JP3430097B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
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- JP3430097B2 JP3430097B2 JP36564299A JP36564299A JP3430097B2 JP 3430097 B2 JP3430097 B2 JP 3430097B2 JP 36564299 A JP36564299 A JP 36564299A JP 36564299 A JP36564299 A JP 36564299A JP 3430097 B2 JP3430097 B2 JP 3430097B2
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイ基板の製造方法、特に、透明導電膜であるＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅの略称で、以下Ｉ
ＴＯと記す）を含む配線の上をシリコン窒化膜（ＳｉＮ
ｘ）からなる保護絶縁膜を堆積させる製造工程に関する
ものである。
アレイ基板の製造方法、特に、透明導電膜であるＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅの略称で、以下Ｉ
ＴＯと記す）を含む配線の上をシリコン窒化膜（ＳｉＮ
ｘ）からなる保護絶縁膜を堆積させる製造工程に関する
ものである。
【０００２】
【従来の技術】従来より、ＩＴＯとＳｉＮｘ膜の界面部
で異常エッチングが起こるという問題が有ることは知ら
れている。
で異常エッチングが起こるという問題が有ることは知ら
れている。
【０００３】この異常エッチングを防止するために、第
１の従来例として、ＳｉＮｘ膜の成膜速度を制御すると
いう方法が特開平１０−３４１０２２号公報に示されて
いる。この文献ではＩＴＯ上にプラズマＣＶＤ法により
ＳｉＮｘ膜からなる絶縁膜を形成し、絶縁膜にエッチン
グにより形成された開口部を有するＴＦＴアレイ基板の
製造方法において、プラズマＣＶＤ法によるＳｉＮｘ膜
の形成は、１０ｎｍ／ｍｉｎ〜５０ｎｍ／ｍｉｎで行
い、下層膜より大きい速度で上層膜を構成することを特
徴としている。
１の従来例として、ＳｉＮｘ膜の成膜速度を制御すると
いう方法が特開平１０−３４１０２２号公報に示されて
いる。この文献ではＩＴＯ上にプラズマＣＶＤ法により
ＳｉＮｘ膜からなる絶縁膜を形成し、絶縁膜にエッチン
グにより形成された開口部を有するＴＦＴアレイ基板の
製造方法において、プラズマＣＶＤ法によるＳｉＮｘ膜
の形成は、１０ｎｍ／ｍｉｎ〜５０ｎｍ／ｍｉｎで行
い、下層膜より大きい速度で上層膜を構成することを特
徴としている。
【０００４】又、横電界方式の液晶表示装置において、
横電界を発生させる櫛歯状の共通電極と画素電極の構造
において、ＴＮ方式の液晶表示装置と同等のＳｉＮｘ膜
を形成した場合、主に画素電極部から光漏れが発生し、
黒輝度が悪化する。
横電界を発生させる櫛歯状の共通電極と画素電極の構造
において、ＴＮ方式の液晶表示装置と同等のＳｉＮｘ膜
を形成した場合、主に画素電極部から光漏れが発生し、
黒輝度が悪化する。
【０００５】これは画素電極上の絶縁膜のステップカバ
レッジと液晶の配向性に相関関係があり、カバレッジ形
状が悪いと配向も悪くなり、画素電極部より光が漏れる
ことになる。
レッジと液晶の配向性に相関関係があり、カバレッジ形
状が悪いと配向も悪くなり、画素電極部より光が漏れる
ことになる。
【０００６】これを解決するために、例えば画素電極を
テーパー形状にエッチングするという方法が考えられる
が、パターン精度を得にくくプロセスの制御性が悪い。
テーパー形状にエッチングするという方法が考えられる
が、パターン精度を得にくくプロセスの制御性が悪い。
【０００７】そこで、第２の従来例として、パッシベー
ション膜としてのＳｉＮｘ膜の膜厚を厚く成膜したとこ
ろ、画素電極のエッチング形状によらず（テーパー形状
〜垂直形状）光漏れのない黒輝度の安定した液晶表示装
置が得られた。
ション膜としてのＳｉＮｘ膜の膜厚を厚く成膜したとこ
ろ、画素電極のエッチング形状によらず（テーパー形状
〜垂直形状）光漏れのない黒輝度の安定した液晶表示装
置が得られた。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
第１の従来例のように、成膜速度を制御して、ＳｉＨ4
／ＮＨ3の流量比を変化させその比が大きくなるように
すると、界面部で異常エッチが発生することが分かっ
た。
第１の従来例のように、成膜速度を制御して、ＳｉＨ4
／ＮＨ3の流量比を変化させその比が大きくなるように
すると、界面部で異常エッチが発生することが分かっ
た。
【０００９】又、第２の従来例のように、パッシベーシ
ョン膜としてのＳｉＮｘ膜を厚くすると、その膜応力に
よりＩＴＯとの冗長配線にも関わらずドレイン配線の断
線が多発するという新たな問題が発生した。
ョン膜としてのＳｉＮｘ膜を厚くすると、その膜応力に
よりＩＴＯとの冗長配線にも関わらずドレイン配線の断
線が多発するという新たな問題が発生した。
【００１０】本発明の目的は、薄膜トランジスタアレイ
基板の製造、特に、透明導電膜であるＩＴＯを含む配線
の上にシリコン窒化膜（ＳｉＮｘ）からなる保護絶縁膜
を堆積させる製造工程において、ＩＴＯとシリコン窒化
膜（ＳｉＮｘ）との異常エッチングを防止し、かつ、配
線の断線を低減できる薄膜トランジスタアレイ基板の製
造方法を提供することにある。
基板の製造、特に、透明導電膜であるＩＴＯを含む配線
の上にシリコン窒化膜（ＳｉＮｘ）からなる保護絶縁膜
を堆積させる製造工程において、ＩＴＯとシリコン窒化
膜（ＳｉＮｘ）との異常エッチングを防止し、かつ、配
線の断線を低減できる薄膜トランジスタアレイ基板の製
造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイ基板の第１の製造方法は、ＩＴＯ（Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる配線を基板の上方
に形成し、前記配線を含む前記基板の上にシリコン窒化
膜（ＳｉＮｘ）からなる保護絶縁膜を堆積させ、前記保
護絶縁膜の所定領域を除去して前記保護絶縁膜に前記透
明導電膜を露出させる開口部を形成する製造工程を少な
くとも備える薄膜トランジスタアレイ基板の製造方法で
あって、少なくとも前記保護絶縁膜のうち、前記配線の
表面と接する部分の前記シリコン窒化膜は、前記シリコ
ン窒化膜を構成するシリコン原子が水素原子と結合した
原子数をＳｉ−Ｈ、窒素原子が水素原子と結合した原子
数をＮ−Ｈ、とそれぞれ表した場合、Ｎ−ＨのＳｉ−Ｈ
に対する比であるＮ−Ｈ／Ｓｉ−Ｈが５以上となる膜質
に形成されることを特徴とし、第１の製造方法の第１適
用形態は、前記保護絶縁膜は、一層からなる単層シリコ
ン窒化膜を堆積することにより形成され、前記単層シリ
コン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが５以上となる膜質に
形成され、前記単層シリコン窒化膜を膜厚２００ｎｍ以
下の膜厚に堆積する、というものである。
タアレイ基板の第１の製造方法は、ＩＴＯ（Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる配線を基板の上方
に形成し、前記配線を含む前記基板の上にシリコン窒化
膜（ＳｉＮｘ）からなる保護絶縁膜を堆積させ、前記保
護絶縁膜の所定領域を除去して前記保護絶縁膜に前記透
明導電膜を露出させる開口部を形成する製造工程を少な
くとも備える薄膜トランジスタアレイ基板の製造方法で
あって、少なくとも前記保護絶縁膜のうち、前記配線の
表面と接する部分の前記シリコン窒化膜は、前記シリコ
ン窒化膜を構成するシリコン原子が水素原子と結合した
原子数をＳｉ−Ｈ、窒素原子が水素原子と結合した原子
数をＮ−Ｈ、とそれぞれ表した場合、Ｎ−ＨのＳｉ−Ｈ
に対する比であるＮ−Ｈ／Ｓｉ−Ｈが５以上となる膜質
に形成されることを特徴とし、第１の製造方法の第１適
用形態は、前記保護絶縁膜は、一層からなる単層シリコ
ン窒化膜を堆積することにより形成され、前記単層シリ
コン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが５以上となる膜質に
形成され、前記単層シリコン窒化膜を膜厚２００ｎｍ以
下の膜厚に堆積する、というものである。
【００１２】又、第１の製造方法の第２適用形態は、前
記保護絶縁膜は、２層以上のシリコン窒化膜を順次堆積
することにより形成される積層シリコン窒化膜からな
り、前記積層シリコン窒化膜のうち第１層目を構成する
下層シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが５以上とな
る膜質に形成され、前記積層シリコン窒化膜のうち、２
層目よりも上のシリコン窒化膜で構成する上層シリコン
窒化膜が、その膜応力の絶対値が０．３ＧＰａ（０．３
×１０9Ｐａ）以下に形成され、前記下層シリコン窒化
膜を膜厚２００ｎｍ以下の膜厚に堆積する、というもの
である。
記保護絶縁膜は、２層以上のシリコン窒化膜を順次堆積
することにより形成される積層シリコン窒化膜からな
り、前記積層シリコン窒化膜のうち第１層目を構成する
下層シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが５以上とな
る膜質に形成され、前記積層シリコン窒化膜のうち、２
層目よりも上のシリコン窒化膜で構成する上層シリコン
窒化膜が、その膜応力の絶対値が０．３ＧＰａ（０．３
×１０9Ｐａ）以下に形成され、前記下層シリコン窒化
膜を膜厚２００ｎｍ以下の膜厚に堆積する、というもの
である。
【００１３】次に、本発明の薄膜トランジスタアレイ基
板の第２の製造方法は、ＩＴＯ膜からなる配線を基板の
上方に形成し、前記配線を含む前記基板の上にシリコン
窒化膜（ＳｉＮｘ）からなる保護絶縁膜を堆積させ、前
記保護絶縁膜の所定領域を除去して前記保護絶縁膜に前
記透明導電膜を露出させる開口部を形成する製造工程を
少なくとも備える薄膜トランジスタアレイ基板の製造方
法であって、前記保護絶縁膜は、その堆積前に前記配線
を含む前記基板の表面を窒素プラズマ処理した後に堆積
し、少なくとも前記保護絶縁膜のうち、前記配線の表面
と接する部分の前記シリコン窒化膜は、前記シリコン窒
化膜を構成するシリコン原子が水素原子と結合した原子
数をＳｉ−Ｈ、窒素原子が水素原子と結合した原子数を
Ｎ−Ｈ、とそれぞれ表した場合、Ｎ−ＨのＳｉ−Ｈに対
する比であるＮ−Ｈ／Ｓｉ−Ｈが３．５以上となる膜質
に形成されることを特徴とし、第２の製造方法の第１適
用形態は、前記保護絶縁膜は、一層からなる単層シリコ
ン窒化膜を堆積することにより形成され、前記単層シリ
コン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが３．５以上となる膜
質に形成され、前記単層シリコン窒化膜を膜厚３００ｎ
ｍ以下の膜厚に堆積する、というものである。
板の第２の製造方法は、ＩＴＯ膜からなる配線を基板の
上方に形成し、前記配線を含む前記基板の上にシリコン
窒化膜（ＳｉＮｘ）からなる保護絶縁膜を堆積させ、前
記保護絶縁膜の所定領域を除去して前記保護絶縁膜に前
記透明導電膜を露出させる開口部を形成する製造工程を
少なくとも備える薄膜トランジスタアレイ基板の製造方
法であって、前記保護絶縁膜は、その堆積前に前記配線
を含む前記基板の表面を窒素プラズマ処理した後に堆積
し、少なくとも前記保護絶縁膜のうち、前記配線の表面
と接する部分の前記シリコン窒化膜は、前記シリコン窒
化膜を構成するシリコン原子が水素原子と結合した原子
数をＳｉ−Ｈ、窒素原子が水素原子と結合した原子数を
Ｎ−Ｈ、とそれぞれ表した場合、Ｎ−ＨのＳｉ−Ｈに対
する比であるＮ−Ｈ／Ｓｉ−Ｈが３．５以上となる膜質
に形成されることを特徴とし、第２の製造方法の第１適
用形態は、前記保護絶縁膜は、一層からなる単層シリコ
ン窒化膜を堆積することにより形成され、前記単層シリ
コン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが３．５以上となる膜
質に形成され、前記単層シリコン窒化膜を膜厚３００ｎ
ｍ以下の膜厚に堆積する、というものである。
【００１４】又、第２の製造方法の第２適用形態は、前
記保護絶縁膜は、２層以上のシリコン窒化膜を順次堆積
することにより形成される積層シリコン窒化膜からな
り、前記積層シリコン窒化膜のうち第１層目を構成する
下層シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが３．５以上
となる膜質に形成され、前記積層シリコン窒化膜のう
ち、２層目よりも上のシリコン窒化膜で構成する上層シ
リコン窒化膜が、その膜応力の絶対値が０．３ＧＰａ
（０．３×１０9Ｐａ）以下に形成され、前記下層シリ
コン窒化膜を膜厚３００ｎｍ以下の膜厚に堆積する、と
いうものである。
記保護絶縁膜は、２層以上のシリコン窒化膜を順次堆積
することにより形成される積層シリコン窒化膜からな
り、前記積層シリコン窒化膜のうち第１層目を構成する
下層シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが３．５以上
となる膜質に形成され、前記積層シリコン窒化膜のう
ち、２層目よりも上のシリコン窒化膜で構成する上層シ
リコン窒化膜が、その膜応力の絶対値が０．３ＧＰａ
（０．３×１０9Ｐａ）以下に形成され、前記下層シリ
コン窒化膜を膜厚３００ｎｍ以下の膜厚に堆積する、と
いうものである。
【００１５】又、上記第１、２の製造方法の第２適用形
態において、前記積層シリコン窒化膜を膜厚４００ｎｍ
以上の膜厚に堆積し、少なくとも前記下層シリコン窒化
膜を、プラズマＣＶＤ法により堆積するか、或いは、前
記積層シリコン窒化膜を構成する全てのシリコン窒化膜
をプラズマＣＶＤ法により堆積する、というもので、特
に後者の場合には、前記積層シリコン窒化膜を全て同じ
チャンバー内で堆積する、というものである。
態において、前記積層シリコン窒化膜を膜厚４００ｎｍ
以上の膜厚に堆積し、少なくとも前記下層シリコン窒化
膜を、プラズマＣＶＤ法により堆積するか、或いは、前
記積層シリコン窒化膜を構成する全てのシリコン窒化膜
をプラズマＣＶＤ法により堆積する、というもので、特
に後者の場合には、前記積層シリコン窒化膜を全て同じ
チャンバー内で堆積する、というものである。
【００１６】更に、上記第１、２の製造方法の第２適用
形態により得られる薄膜トランジスタアレイ基板は横方
向電界方式の液晶表示装置に用いられる、というもので
ある。
形態により得られる薄膜トランジスタアレイ基板は横方
向電界方式の液晶表示装置に用いられる、というもので
ある。
【００１７】最後に、上記第１、２の製造方法において
は、前記配線を含む前記基板の上にシリコン窒化膜から
なる保護絶縁膜を堆積させる工程のあとに、前記保護絶
縁膜の所定領域を除去して前記保護絶縁膜に開口部を形
成する工程を有しており、前記保護絶縁膜の所定領域を
除去が、バッファード弗酸を用いたウェットエッチング
により行われ、前記保護絶縁膜の前記開口部には、少な
くとも前記透明導電膜が露出する、という形態を採るこ
とも可能である。
は、前記配線を含む前記基板の上にシリコン窒化膜から
なる保護絶縁膜を堆積させる工程のあとに、前記保護絶
縁膜の所定領域を除去して前記保護絶縁膜に開口部を形
成する工程を有しており、前記保護絶縁膜の所定領域を
除去が、バッファード弗酸を用いたウェットエッチング
により行われ、前記保護絶縁膜の前記開口部には、少な
くとも前記透明導電膜が露出する、という形態を採るこ
とも可能である。
【００１８】
【発明の実施の形態】本発明の実施形態の説明に入る前
に、本発明の特徴を簡記しておく。
に、本発明の特徴を簡記しておく。
【００１９】従来の技術の項で既に説明した第１の従来
例の問題を解決するには、ＩＴＯと界面を形成するＳ
ｉＮｘ膜の膜質をＦＴ−ＩＲで測定した結果、Ｎ−Ｈ／
Ｓｉ−Ｈが５以上となる膜を形成すると防止できること
が分かった。これによりＴＮ方式の液晶表示装置におい
てＩＴＯ上のＳｉＮｘ膜の異常エッチングを解決でき
る。
例の問題を解決するには、ＩＴＯと界面を形成するＳ
ｉＮｘ膜の膜質をＦＴ−ＩＲで測定した結果、Ｎ−Ｈ／
Ｓｉ−Ｈが５以上となる膜を形成すると防止できること
が分かった。これによりＴＮ方式の液晶表示装置におい
てＩＴＯ上のＳｉＮｘ膜の異常エッチングを解決でき
る。
【００２０】又、第２の従来例の問題を解決するには、
パッシベーション膜としてのＳｉＮｘを２層構造と
し、第１層目はＮ−Ｈ／Ｓｉ−Ｈ≧５なる膜を５０ｎｍ
成膜し、第２層目には応力の絶対値が０．３ＧＰａ以下
のＳｉＮｘ膜を３５０ｎｍ成膜したところ、ドレイン配
線の断線の発生をＴＮ方式の液晶表示装置と同等にする
ことが出来た。ここで第２層目のＳｉＮｘ膜のみを用い
た場合、例えば端子部のＩＴＯ上のＳｉＮｘにおいて異
常エッチが発生することが確認できた。
パッシベーション膜としてのＳｉＮｘを２層構造と
し、第１層目はＮ−Ｈ／Ｓｉ−Ｈ≧５なる膜を５０ｎｍ
成膜し、第２層目には応力の絶対値が０．３ＧＰａ以下
のＳｉＮｘ膜を３５０ｎｍ成膜したところ、ドレイン配
線の断線の発生をＴＮ方式の液晶表示装置と同等にする
ことが出来た。ここで第２層目のＳｉＮｘ膜のみを用い
た場合、例えば端子部のＩＴＯ上のＳｉＮｘにおいて異
常エッチが発生することが確認できた。
【００２１】上記の、において、さらにＩＴＯ上の
ＳｉＮｘ膜を成膜する前にＮ2プラズマ処理を行うこと
により、Ｎ−Ｈ／Ｓｉ−Ｈ≧３．５となる膜を形成する
ことでも異常エッチングを抑制できる効果があることが
分かった。Ｎ2プラズマ処理を行うことでトランジスタ
のオフ電流を抑えることが出来るという副次的効果もあ
る。
ＳｉＮｘ膜を成膜する前にＮ2プラズマ処理を行うこと
により、Ｎ−Ｈ／Ｓｉ−Ｈ≧３．５となる膜を形成する
ことでも異常エッチングを抑制できる効果があることが
分かった。Ｎ2プラズマ処理を行うことでトランジスタ
のオフ電流を抑えることが出来るという副次的効果もあ
る。
【００２２】次に、本発明の実施形態に共通する薄膜ト
ランジスタ近傍の平面図及び回路図ついて図面を参照し
て説明しておく。
ランジスタ近傍の平面図及び回路図ついて図面を参照し
て説明しておく。
【００２３】まず、本発明の薄膜トランジスタアレイに
ついて図１２（平面図）、１３（回路図）を用いて説明
する。
ついて図１２（平面図）、１３（回路図）を用いて説明
する。
【００２４】図１３において、透明絶縁性基板３０１上
にゲート端子３７０及びドレイン端子３８０が設けら
れ、それぞれの端子には、ゲートバスライン３７４及び
ドレインバスライン３７９が導出される。ゲートバスラ
イン３７４はゲート配線３３３としてゲート電極につな
がる。又、ドレインバスライン３７９は、ゲートバスラ
イン３７４と直交し、ドレイン配線３６９としてドレイ
ン電極３３９につながる。その他に、共通電極３０２、
共通配線３３２が形成され、ゲート配線３３３とドレイ
ン配線３６９の各交差部付近に薄膜トランジスタ３２０
が形成されている。
にゲート端子３７０及びドレイン端子３８０が設けら
れ、それぞれの端子には、ゲートバスライン３７４及び
ドレインバスライン３７９が導出される。ゲートバスラ
イン３７４はゲート配線３３３としてゲート電極につな
がる。又、ドレインバスライン３７９は、ゲートバスラ
イン３７４と直交し、ドレイン配線３６９としてドレイ
ン電極３３９につながる。その他に、共通電極３０２、
共通配線３３２が形成され、ゲート配線３３３とドレイ
ン配線３６９の各交差部付近に薄膜トランジスタ３２０
が形成されている。
【００２５】図１２において、画素部は櫛歯状の共通電
極３０２と同じく櫛歯状の画素電極３０８を設けること
により横方向電界を発生し液晶を駆動する。
極３０２と同じく櫛歯状の画素電極３０８を設けること
により横方向電界を発生し液晶を駆動する。
【００２６】次に、本発明の第１の実施形態を図１〜３
にしたがって説明する。図１は本発明のＴＦＴの断面構
造であり、図２は断面構造の詳細であり、図３はその端
子構造の１例である。
にしたがって説明する。図１は本発明のＴＦＴの断面構
造であり、図２は断面構造の詳細であり、図３はその端
子構造の１例である。
【００２７】透明絶縁性基板１０１上にゲート電極１０
３を兼ねるゲート配線及び共通電極１０２を兼ねる共通
配線として、Ｍｏをスパッタにより３００ｎｍ成膜し、
フォトレジスト工程によりパターニングを行う。次に、
プラズマＣＶＤを用いて、ＳｉＮｘからなるゲート絶縁
膜１０４を４００ｎｍ、半導体膜１０５（以下、アモル
ファスシリコンの略称ａ−Ｓｉを用いる）を２００ｎ
ｍ、オーミックコンタクト膜１０６（以下、ｎ+アモル
ファスシリコンの略称ｎ+ａ−Ｓｉを用いる）を３０ｎ
ｍ、連続成膜し、次にフォトレジスト工程により孤立ア
イランドパターンを形成する（図１（ａ））。さらに連
続してフォトレジスト工程により第１のコンタクトホー
ル１０７を形成する（図３参照）。
３を兼ねるゲート配線及び共通電極１０２を兼ねる共通
配線として、Ｍｏをスパッタにより３００ｎｍ成膜し、
フォトレジスト工程によりパターニングを行う。次に、
プラズマＣＶＤを用いて、ＳｉＮｘからなるゲート絶縁
膜１０４を４００ｎｍ、半導体膜１０５（以下、アモル
ファスシリコンの略称ａ−Ｓｉを用いる）を２００ｎ
ｍ、オーミックコンタクト膜１０６（以下、ｎ+アモル
ファスシリコンの略称ｎ+ａ−Ｓｉを用いる）を３０ｎ
ｍ、連続成膜し、次にフォトレジスト工程により孤立ア
イランドパターンを形成する（図１（ａ））。さらに連
続してフォトレジスト工程により第１のコンタクトホー
ル１０７を形成する（図３参照）。
【００２８】次に、ソース／ドレイン電極１０９および
画素電極１０８としてスパッタによりＣｒを２００ｎｍ
成膜し、フォトレジスト工程によりパターニングを行
う。次に、ドレイン配線の冗長性を持たせ、かつ端子部
で外部ドライバーと良好な導通を得るために、スパッタ
によりＩＴＯ１１０を５０ｎｍ成膜し、フォトレジスト
工程により所定のパターンを得る（図１（ｂ））。
画素電極１０８としてスパッタによりＣｒを２００ｎｍ
成膜し、フォトレジスト工程によりパターニングを行
う。次に、ドレイン配線の冗長性を持たせ、かつ端子部
で外部ドライバーと良好な導通を得るために、スパッタ
によりＩＴＯ１１０を５０ｎｍ成膜し、フォトレジスト
工程により所定のパターンを得る（図１（ｂ））。
【００２９】次に、ソース／ドレイン電極１０９をマス
クとしてドライエッチ装置を用いて、チャネル１１１を
形成するためにチャネル部のｎ+ａ−Ｓｉ１０６を除去
する。
クとしてドライエッチ装置を用いて、チャネル１１１を
形成するためにチャネル部のｎ+ａ−Ｓｉ１０６を除去
する。
【００３０】次に、チャネル部を保護するためのパッシ
ベーション膜として２層のＳｉＮｘ膜１１２、１１３を
４００ｎｍ成膜する。ここで、下層の第１ＳｉＮｘ膜１
１２は、例えばＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／４
／２０、圧力２００Ｐａ、ＲＦパワー２０００Ｗなる条
件でＮ−Ｈ／Ｓｉ−Ｈ比が５、応力が１．０ＧＰａであ
る膜をデポジションレートが約１００ｎｍ／ｍｉｎで５
０ｎｍ成膜し、上層の第２ＳｉＮｘ膜１１３は、例えば
ＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／４／１０、圧力２
００Ｐａ、ＲＦパワー１５００Ｗなる条件でＮ−Ｈ／Ｓ
ｉ−Ｈ比が２、応力が０．３ＧＰａである膜をデポジシ
ョンレートを約２３０ｎｍ／ｍｉｎで３５０ｎｍ成膜し
た。
ベーション膜として２層のＳｉＮｘ膜１１２、１１３を
４００ｎｍ成膜する。ここで、下層の第１ＳｉＮｘ膜１
１２は、例えばＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／４
／２０、圧力２００Ｐａ、ＲＦパワー２０００Ｗなる条
件でＮ−Ｈ／Ｓｉ−Ｈ比が５、応力が１．０ＧＰａであ
る膜をデポジションレートが約１００ｎｍ／ｍｉｎで５
０ｎｍ成膜し、上層の第２ＳｉＮｘ膜１１３は、例えば
ＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／４／１０、圧力２
００Ｐａ、ＲＦパワー１５００Ｗなる条件でＮ−Ｈ／Ｓ
ｉ−Ｈ比が２、応力が０．３ＧＰａである膜をデポジシ
ョンレートを約２３０ｎｍ／ｍｉｎで３５０ｎｍ成膜し
た。
【００３１】これにより、図２に示したように画素電極
１０８状のステップカバレッジ形状が良好になる。
１０８状のステップカバレッジ形状が良好になる。
【００３２】最後に、図３に示す、端子をむき出しにす
る第２コンタクトホール１１４形成工程を行う。ここ
で、コンタクトホールの形成はＨＦ（弗酸）を主成分と
する薬液によるウエットエッチングで行う。以上の工程
により、目的の薄膜トランジスタアレイを得る。
る第２コンタクトホール１１４形成工程を行う。ここ
で、コンタクトホールの形成はＨＦ（弗酸）を主成分と
する薬液によるウエットエッチングで行う。以上の工程
により、目的の薄膜トランジスタアレイを得る。
【００３３】ここで、ゲート端子、ドレイン端子の断面
構造は図３（ａ）のようになっており、共に耐酸化性の
ＩＴＯ１１０を最上層とする構成を採る。
構造は図３（ａ）のようになっており、共に耐酸化性の
ＩＴＯ１１０を最上層とする構成を採る。
【００３４】ゲート端子においては、端子構造は、ゲー
ト配線１３３を覆うゲート絶縁膜１０４に第１コンタク
トホール１０７をまず形成し、次に、ソース／ドレイン
配線１３９と同じ構成の金属で第１コンタクトホール１
０７を完全に覆い、その上のパッシベーション膜に第２
コンタクトホール１１４を形成する。
ト配線１３３を覆うゲート絶縁膜１０４に第１コンタク
トホール１０７をまず形成し、次に、ソース／ドレイン
配線１３９と同じ構成の金属で第１コンタクトホール１
０７を完全に覆い、その上のパッシベーション膜に第２
コンタクトホール１１４を形成する。
【００３５】これに対して、ドレイン端子の端子構造
は、ソース／ドレイン配線１３９の上のパッシベーショ
ン膜に第２コンタクトホール１１４のみを形成する。
は、ソース／ドレイン配線１３９の上のパッシベーショ
ン膜に第２コンタクトホール１１４のみを形成する。
【００３６】図３（ｂ）、（ｃ）は、それぞれゲート端
子、ドレイン端子の断面構造の拡大図である。
子、ドレイン端子の断面構造の拡大図である。
【００３７】ここで本実施形態ではソース／ドレイン電
極１０９及びソース／ドレイン配線１３９としてＣｒを
成膜し、次にドレイン配線の冗長性を持たせ、かつ端子
部で外部ドライバーと良好な導通を得るために、スパッ
タによりＩＴＯを成膜したが、工程は逆でも良く、まず
下地にＩＴＯを成膜し、その上にＣｒを成膜する順序で
パターニングを行っても良い。この時、端子部は開口部
のＩＴＯ上のＣｒを除去する必要がある（図示せず）。
極１０９及びソース／ドレイン配線１３９としてＣｒを
成膜し、次にドレイン配線の冗長性を持たせ、かつ端子
部で外部ドライバーと良好な導通を得るために、スパッ
タによりＩＴＯを成膜したが、工程は逆でも良く、まず
下地にＩＴＯを成膜し、その上にＣｒを成膜する順序で
パターニングを行っても良い。この時、端子部は開口部
のＩＴＯ上のＣｒを除去する必要がある（図示せず）。
【００３８】また、端子構造については、耐腐食性の弱
い金属を配線材料として用いる場合は、開口部にはＩＴ
Ｏのみを設け、ゲート配線及びドレイン配線材料につい
ては端子開口部に設置しない構造を採ることも可能であ
る（図示せず）。配線金属材料については本実施形態に
とらわれるものではない。
い金属を配線材料として用いる場合は、開口部にはＩＴ
Ｏのみを設け、ゲート配線及びドレイン配線材料につい
ては端子開口部に設置しない構造を採ることも可能であ
る（図示せず）。配線金属材料については本実施形態に
とらわれるものではない。
【００３９】以上のようにして得られた薄膜トランジス
タアレイ基板の特性を、従来の問題と対比しながら説明
する。
タアレイ基板の特性を、従来の問題と対比しながら説明
する。
【００４０】横方向電界駆動方式の液晶表示装置におい
て、まず、黒輝度と断線発生率とＳｉＮｘ膜厚の関係を
図６に示す。横電界を発生させる櫛歯状の共通電極と画
素電極の構造において、ＴＮ方式の液晶表示装置と同等
のＳｉＮｘ膜を形成した場合、主に画素電極部から光漏
れが発生し、黒輝度が悪化する。これは画素電極上の絶
縁膜のステップカバレッジと液晶の配向性に相関関係が
あり、カバレッジ形状が悪いと配向も悪くなり、画素電
極部より光が漏れることによる（図４、５参照）。
て、まず、黒輝度と断線発生率とＳｉＮｘ膜厚の関係を
図６に示す。横電界を発生させる櫛歯状の共通電極と画
素電極の構造において、ＴＮ方式の液晶表示装置と同等
のＳｉＮｘ膜を形成した場合、主に画素電極部から光漏
れが発生し、黒輝度が悪化する。これは画素電極上の絶
縁膜のステップカバレッジと液晶の配向性に相関関係が
あり、カバレッジ形状が悪いと配向も悪くなり、画素電
極部より光が漏れることによる（図４、５参照）。
【００４１】これを解決するために、例えば画素電極を
テーパー形状にエッチングするという方法が考えられる
が、パターン精度を得にくくプロセスの制御性が悪い。
そのためパネルの輝度がばらつくという問題がある。
テーパー形状にエッチングするという方法が考えられる
が、パターン精度を得にくくプロセスの制御性が悪い。
そのためパネルの輝度がばらつくという問題がある。
【００４２】そこで、パッシベーション膜としてのＳｉ
Ｎｘ膜の膜厚を厚く成膜したところ、画素電極のエッチ
ング形状によらず（画素電極の断面形状が、テーパー状
から垂直状となっても）光漏れのない黒輝度の安定した
液晶表示装置が得られた。
Ｎｘ膜の膜厚を厚く成膜したところ、画素電極のエッチ
ング形状によらず（画素電極の断面形状が、テーパー状
から垂直状となっても）光漏れのない黒輝度の安定した
液晶表示装置が得られた。
【００４３】ところが、パッシベーション膜としてのＳ
ｉＮｘ膜を特に４００ｎｍ以上に厚くすると、その膜応
力によりＩＴＯとの冗長配線にも関わらずドレイン配線
の断線が多発するという新たな問題が発生した。
ｉＮｘ膜を特に４００ｎｍ以上に厚くすると、その膜応
力によりＩＴＯとの冗長配線にも関わらずドレイン配線
の断線が多発するという新たな問題が発生した。
【００４４】そこで、パッシベーション膜としてＳｉＮ
ｘを２層構造とし、第１層目はＮ−Ｈ／Ｓｉ−Ｈ≧５な
る膜を５０ｎｍ成膜し、第２層目には応力の絶対値が
０．３ＧＰａ以下のＳｉＮｘ膜を３５０ｎｍ成膜したと
ころ、断線の発生率をＴＮ方式の液晶表示装置と同等に
することが出来た。また、ＩＴＯとＳｉＮｘ界面の異常
エッチングは認められなかった。
ｘを２層構造とし、第１層目はＮ−Ｈ／Ｓｉ−Ｈ≧５な
る膜を５０ｎｍ成膜し、第２層目には応力の絶対値が
０．３ＧＰａ以下のＳｉＮｘ膜を３５０ｎｍ成膜したと
ころ、断線の発生率をＴＮ方式の液晶表示装置と同等に
することが出来た。また、ＩＴＯとＳｉＮｘ界面の異常
エッチングは認められなかった。
【００４５】次に、図８にパッシベーション膜厚を４０
０ｎｍにした場合の第１層目のＳｉＮｘの膜厚とドレイ
ン配線の断線発生率の関係を示す。これからわかるよう
に、第１ＳｉＮｘ膜膜厚が２００ｎｍまでは断線発生率
は良好であるが、３００ｎｍ付近より断線の発生率が上
昇する。したがって、第１ＳｉＮｘ膜膜厚は２００ｎｍ
以下が望ましい（また、第１ＳｉＮｘ膜膜厚はプラズマ
ＣＶＤの放電の安定化時間があるため、５ｎｍ以上必要
である）。
０ｎｍにした場合の第１層目のＳｉＮｘの膜厚とドレイ
ン配線の断線発生率の関係を示す。これからわかるよう
に、第１ＳｉＮｘ膜膜厚が２００ｎｍまでは断線発生率
は良好であるが、３００ｎｍ付近より断線の発生率が上
昇する。したがって、第１ＳｉＮｘ膜膜厚は２００ｎｍ
以下が望ましい（また、第１ＳｉＮｘ膜膜厚はプラズマ
ＣＶＤの放電の安定化時間があるため、５ｎｍ以上必要
である）。
【００４６】本条件を見出すために、ガス流量等のパラ
メータは一定とし、ＲＦパワーを変化させた場合の膜特
性（水素結合数比、膜応力、１％ＨＦエッチングレート
及び第１ＳｉＮｘ膜の単膜で膜厚４００ｎｍの場合のＩ
ＴＯ上のエッチング形状）を図７に示す。これから分か
るように、ＲＦパワーについて、ＲＦパワーを大きくす
ることで、圧縮方向の膜応力が大きくなり、これにつれ
て、１％ＨＦエッチングレートが低下、水素結合数比
（Ｎ−Ｈ／Ｓｉ−Ｈ）が上昇することが分かり、水素結
合数比が概ね５以上の膜を用いるとＩＴＯとＳｉＮｘ界
面のウエットエッチング時の異常エッチング形状を防ぐ
ことが出来る。特に図示しないが、例えば、ＳｉＮｘの
成膜に用いるＳｉＨ4ガスとＮＨ3ガスの流量比を変化さ
せることでも膜質を制御することは可能であり、同等の
結果が得られることを確認した。
メータは一定とし、ＲＦパワーを変化させた場合の膜特
性（水素結合数比、膜応力、１％ＨＦエッチングレート
及び第１ＳｉＮｘ膜の単膜で膜厚４００ｎｍの場合のＩ
ＴＯ上のエッチング形状）を図７に示す。これから分か
るように、ＲＦパワーについて、ＲＦパワーを大きくす
ることで、圧縮方向の膜応力が大きくなり、これにつれ
て、１％ＨＦエッチングレートが低下、水素結合数比
（Ｎ−Ｈ／Ｓｉ−Ｈ）が上昇することが分かり、水素結
合数比が概ね５以上の膜を用いるとＩＴＯとＳｉＮｘ界
面のウエットエッチング時の異常エッチング形状を防ぐ
ことが出来る。特に図示しないが、例えば、ＳｉＮｘの
成膜に用いるＳｉＨ4ガスとＮＨ3ガスの流量比を変化さ
せることでも膜質を制御することは可能であり、同等の
結果が得られることを確認した。
【００４７】次に、本発明の第２の実施形態について説
明するが、パッシベーション膜の製造方法以外は第１の
実施形態と全く同じであるので、図面は第１の実施形態
と同じ図１〜３を再度使用して説明する。
明するが、パッシベーション膜の製造方法以外は第１の
実施形態と全く同じであるので、図面は第１の実施形態
と同じ図１〜３を再度使用して説明する。
【００４８】透明絶縁基板１０１上にゲート電極１０
３、ゲート配線１３３及び共通電極１０２として、Ｍｏ
をスパッタにより３００ｎｍ成膜し、フォトレジスト工
程によりパターニングを行う。次にプラズマＣＶＤを用
いて、ゲート絶縁膜１０４を４００ｎｍ、ａ−Ｓｉ１０
５を２００ｎｍ、ｎ+ａ−Ｓｉ１０６を３０ｎｍ、連続
成膜し、次にフォトレジスト工程により孤立アイランド
パターンを形成する。さらに連続してフォトレジスト工
程により第１コンタクトホール１０７を形成する。次に
ソース／ドレイン電極１０９、ソース／ドレイン配線１
３９及び画素電極１０８としてスパッタによりＣｒを２
００ｎｍ成膜し、フォトレジスト工程によりパターニン
グを行う。
３、ゲート配線１３３及び共通電極１０２として、Ｍｏ
をスパッタにより３００ｎｍ成膜し、フォトレジスト工
程によりパターニングを行う。次にプラズマＣＶＤを用
いて、ゲート絶縁膜１０４を４００ｎｍ、ａ−Ｓｉ１０
５を２００ｎｍ、ｎ+ａ−Ｓｉ１０６を３０ｎｍ、連続
成膜し、次にフォトレジスト工程により孤立アイランド
パターンを形成する。さらに連続してフォトレジスト工
程により第１コンタクトホール１０７を形成する。次に
ソース／ドレイン電極１０９、ソース／ドレイン配線１
３９及び画素電極１０８としてスパッタによりＣｒを２
００ｎｍ成膜し、フォトレジスト工程によりパターニン
グを行う。
【００４９】次に、ドレイン配線の冗長性を持たせ、か
つ端子部で外部ドライバーと良好な導通を得るために、
スパッタによりＩＴＯ１１０を５０ｎｍ成膜し、フォト
レジスト工程により所定のパタンを得る。
つ端子部で外部ドライバーと良好な導通を得るために、
スパッタによりＩＴＯ１１０を５０ｎｍ成膜し、フォト
レジスト工程により所定のパタンを得る。
【００５０】次に、ソース／ドレイン電極１０９をマス
クとしてドライエッチ装置を用いて、チャネル１１１を
形成するためにｎ+ａ−Ｓｉ１０６を選択的に除去す
る。
クとしてドライエッチ装置を用いて、チャネル１１１を
形成するためにｎ+ａ−Ｓｉ１０６を選択的に除去す
る。
【００５１】次に、ここが第１の実施形態と異なるので
あるが、チャネル１１１部を保護するためのパッシベー
ション膜として２層の第１ＳｉＮｘ膜１１２、第２Ｓｉ
Ｎｘ膜１１３を形成する前に、ＳｉＮｘ膜を形成する装
置と同一装置内(望ましくは同一チャンバーで実施)でＮ
2プラズマ処理を行う。この処理において基板表面に窒
素が付着し、ＩＴＯとＳｉＮｘ界面が非常にＮリッチな
ＳｉＮｘが形成される。
あるが、チャネル１１１部を保護するためのパッシベー
ション膜として２層の第１ＳｉＮｘ膜１１２、第２Ｓｉ
Ｎｘ膜１１３を形成する前に、ＳｉＮｘ膜を形成する装
置と同一装置内(望ましくは同一チャンバーで実施)でＮ
2プラズマ処理を行う。この処理において基板表面に窒
素が付着し、ＩＴＯとＳｉＮｘ界面が非常にＮリッチな
ＳｉＮｘが形成される。
【００５２】このときの条件は、例えばＮ2流量９Ｌ／
ｍｉｎ、圧力２００Ｐａ、ＲＦパワー１０００ｗで３０
秒処理する。
ｍｉｎ、圧力２００Ｐａ、ＲＦパワー１０００ｗで３０
秒処理する。
【００５３】次に、チャネル部を保護するためのパッシ
ベーション膜として第１ＳｉＮｘ膜１１２、第２ＳｉＮ
ｘ膜１１３をトータル４００ｎｍ成膜する。
ベーション膜として第１ＳｉＮｘ膜１１２、第２ＳｉＮ
ｘ膜１１３をトータル４００ｎｍ成膜する。
【００５４】ここで、第１ＳｉＮｘ膜１１２はＳｉ
Ｈ4、ＮＨ3、Ｎ2の流量比が１／４／２０、圧力２００
Ｐａ、ＲＦパワー２０００Ｗなる条件でＮ−Ｈ／Ｓｉ−
Ｈ比が５、応力が１．０ＧＰａである膜をデポジション
レート約１００ｎｍ／ｍｉｎで５０ｎｍ成膜し、第２Ｓ
ｉＮｘ膜１１３はＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／
４／１０、圧力２００Ｐａ、ＲＦパワー１５００Ｗなる
条件でＮ−Ｈ／Ｓｉ−Ｈ比が２、応力が０．３ＧＰａで
ある膜をデポジションレートが約２３０ｎｍ／ｍｉｎで
３５０ｎｍ成膜した。
Ｈ4、ＮＨ3、Ｎ2の流量比が１／４／２０、圧力２００
Ｐａ、ＲＦパワー２０００Ｗなる条件でＮ−Ｈ／Ｓｉ−
Ｈ比が５、応力が１．０ＧＰａである膜をデポジション
レート約１００ｎｍ／ｍｉｎで５０ｎｍ成膜し、第２Ｓ
ｉＮｘ膜１１３はＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／
４／１０、圧力２００Ｐａ、ＲＦパワー１５００Ｗなる
条件でＮ−Ｈ／Ｓｉ−Ｈ比が２、応力が０．３ＧＰａで
ある膜をデポジションレートが約２３０ｎｍ／ｍｉｎで
３５０ｎｍ成膜した。
【００５５】最後に、端子をむき出しにする第２コンタ
クトホール１１４形成工程を行う。ＩＴＯ上の第１Ｓｉ
Ｎｘ膜１１２、第２ＳｉＮｘ膜１１３の成膜フローを図
９に示す（Ｎ2のガス流量とＲＦパワーに着目して形成
する）。
クトホール１１４形成工程を行う。ＩＴＯ上の第１Ｓｉ
Ｎｘ膜１１２、第２ＳｉＮｘ膜１１３の成膜フローを図
９に示す（Ｎ2のガス流量とＲＦパワーに着目して形成
する）。
【００５６】ここで、第２コンタクトホール１１４の形
成はＨＦを主成分とする薬液によるウェットエッチング
で行う。これにより目的のトランジスタを得る。
成はＨＦを主成分とする薬液によるウェットエッチング
で行う。これにより目的のトランジスタを得る。
【００５７】ここでは、Ｎ2プラズマ処理以外は第１の
実施形態と同じ条件でＳｉＮｘ膜の成膜を行ったが、第
１ＳｉＮｘ膜１１２の水素結合数比と第２コンタクトホ
ール１１４形成工程におけるＩＴＯ上のＳｉＮｘ膜（膜
厚４００ｎｍ）のエッチング形状の関係を見たところ、
図１０のような関係が得られ、Ｎ−Ｈ／Ｓｉ−Ｈ比≧
３．５を満たす膜で第１の実施形態と同様な結果が得ら
れ、さらに改善（プロセスマージンが拡大）することが
わかった。
実施形態と同じ条件でＳｉＮｘ膜の成膜を行ったが、第
１ＳｉＮｘ膜１１２の水素結合数比と第２コンタクトホ
ール１１４形成工程におけるＩＴＯ上のＳｉＮｘ膜（膜
厚４００ｎｍ）のエッチング形状の関係を見たところ、
図１０のような関係が得られ、Ｎ−Ｈ／Ｓｉ−Ｈ比≧
３．５を満たす膜で第１の実施形態と同様な結果が得ら
れ、さらに改善（プロセスマージンが拡大）することが
わかった。
【００５８】又、第１の実施形態と同様にパッシベーシ
ョン膜厚を４００ｎｍにした場合の第１ＳｉＮｘ膜１１
２の膜厚とドレイン配線の断線発生率の関係を調べたと
ころ、第１ＳｉＮｘ膜１１２の膜厚が３００ｎｍまでは
断線発生率は良好であるが、４００ｎｍ付近では断線の
発生率が上昇する。したがって、第１ＳｉＮｘ膜１１２
の膜厚は３００ｎｍ以下が望ましい（図示せず）。
ョン膜厚を４００ｎｍにした場合の第１ＳｉＮｘ膜１１
２の膜厚とドレイン配線の断線発生率の関係を調べたと
ころ、第１ＳｉＮｘ膜１１２の膜厚が３００ｎｍまでは
断線発生率は良好であるが、４００ｎｍ付近では断線の
発生率が上昇する。したがって、第１ＳｉＮｘ膜１１２
の膜厚は３００ｎｍ以下が望ましい（図示せず）。
【００５９】また、本実施形態はチャネル堀込み型のト
ランジスタについて述べているが、この場合、チャネル
エッチを行った界面がＮ2プラズマに曝されるため、界
面部でプラズマダメージ層が形成され、図１１に示すよ
うにトランジスタのＩｏｆｆ特性が向上する(リーク電
流を低減できる)という副次的な効果もある。
ランジスタについて述べているが、この場合、チャネル
エッチを行った界面がＮ2プラズマに曝されるため、界
面部でプラズマダメージ層が形成され、図１１に示すよ
うにトランジスタのＩｏｆｆ特性が向上する(リーク電
流を低減できる)という副次的な効果もある。
【００６０】なお、第１、２の実施形態ではパッシベー
ション膜が２層構造の場合で、横方向電界型の液晶表示
装置用の薄膜トランジスタアレイ基板に適用した例を述
べたが、パッシベーション膜が単層、３層以上の場合で
も良い。
ション膜が２層構造の場合で、横方向電界型の液晶表示
装置用の薄膜トランジスタアレイ基板に適用した例を述
べたが、パッシベーション膜が単層、３層以上の場合で
も良い。
【００６１】また、ＴＮ型の液晶表示装置用の薄膜トラ
ンジスタアレイ基板に適用できることは言うまでもな
い。
ンジスタアレイ基板に適用できることは言うまでもな
い。
【００６２】以上の実施形態においては、パッシベーシ
ョン膜として、ＳｉＮｘの２層構造について説明してき
たが、この構造以外のパッシベーション構造について本
発明を適用する場合は、以下のようになる。
ョン膜として、ＳｉＮｘの２層構造について説明してき
たが、この構造以外のパッシベーション構造について本
発明を適用する場合は、以下のようになる。
【００６３】まず、パッシベーション膜が単膜の場合に
は、液晶表示用の薄膜トランジスタアレイ基板におい
て、パッシベーション膜はＳｉＮｘ膜であり、その水素
結合数比がＮ−Ｈ／Ｓｉ−Ｈ≧５であり、かつ、ＳｉＮ
ｘの膜厚が２００ｎｍ以下（Ｎ 2プラズマ処理を用いる
と３００ｎｍ以下）とすることで歩留の問題ない薄膜ト
ランジスタアレイを得られる。
は、液晶表示用の薄膜トランジスタアレイ基板におい
て、パッシベーション膜はＳｉＮｘ膜であり、その水素
結合数比がＮ−Ｈ／Ｓｉ−Ｈ≧５であり、かつ、ＳｉＮ
ｘの膜厚が２００ｎｍ以下（Ｎ 2プラズマ処理を用いる
と３００ｎｍ以下）とすることで歩留の問題ない薄膜ト
ランジスタアレイを得られる。
【００６４】ここで、横方向電界型の薄膜トランジスタ
アレイの場合、効果のところで述べたように、画素電極
より光漏れが発生するため、横方向電界型以外の薄膜ト
ランジスタアレイ（ＴＮ型）にも適用できる(図示せ
ず)。
アレイの場合、効果のところで述べたように、画素電極
より光漏れが発生するため、横方向電界型以外の薄膜ト
ランジスタアレイ（ＴＮ型）にも適用できる(図示せ
ず)。
【００６５】次に、パッシベーション膜が３層以上の場
合、パッシベーション膜厚を４００ｎｍ成膜する。ここ
で、第１ＳｉＮｘ膜はＳｉＨ4、ＮＨ3、Ｎ2の流量比が
１／４／２０、圧力２００Ｐａ、ＲＦパワー２０００Ｗ
なる条件でＮ−Ｈ／Ｓｉ−Ｈ比が５、応力が１．０ＧＰ
ａである膜をデポジションレート約１００ｎｍ／ｍｉｎ
で５０ｎｍ成膜し、第２ＳｉＮｘ膜はＳｉＨ4、ＮＨ3、
Ｎ2の流量比が１／４／１０、圧力２００Ｐａ、ＲＦパ
ワー１５００Ｗなる条件でＮ−Ｈ／Ｓｉ−Ｈ比が２、応
力が０．３ＧＰａである膜をデポジションレート約２３
０ｎｍ／ｍｉｎで３００ｎｍ成膜し、さらに第３ＳｉＮ
ｘ膜はＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／４／５、圧
力２００Ｐａ、ＲＦパワー１５００Ｗなる条件でＮ−Ｈ
／Ｓｉ−Ｈ比が１．５、応力が０．１ＧＰａである膜を
デポジションレート約１５０ｎｍ／ｍｉｎで５０ｎｍ成
膜することで、歩留の問題ない薄膜トランジスタアレイ
を得られる（図示せず）。
合、パッシベーション膜厚を４００ｎｍ成膜する。ここ
で、第１ＳｉＮｘ膜はＳｉＨ4、ＮＨ3、Ｎ2の流量比が
１／４／２０、圧力２００Ｐａ、ＲＦパワー２０００Ｗ
なる条件でＮ−Ｈ／Ｓｉ−Ｈ比が５、応力が１．０ＧＰ
ａである膜をデポジションレート約１００ｎｍ／ｍｉｎ
で５０ｎｍ成膜し、第２ＳｉＮｘ膜はＳｉＨ4、ＮＨ3、
Ｎ2の流量比が１／４／１０、圧力２００Ｐａ、ＲＦパ
ワー１５００Ｗなる条件でＮ−Ｈ／Ｓｉ−Ｈ比が２、応
力が０．３ＧＰａである膜をデポジションレート約２３
０ｎｍ／ｍｉｎで３００ｎｍ成膜し、さらに第３ＳｉＮ
ｘ膜はＳｉＨ4、ＮＨ3、Ｎ2の流量比が１／４／５、圧
力２００Ｐａ、ＲＦパワー１５００Ｗなる条件でＮ−Ｈ
／Ｓｉ−Ｈ比が１．５、応力が０．１ＧＰａである膜を
デポジションレート約１５０ｎｍ／ｍｉｎで５０ｎｍ成
膜することで、歩留の問題ない薄膜トランジスタアレイ
を得られる（図示せず）。
【００６６】最後に、以上述べた実施形態及びその変形
例においてＳｉＮｘ膜を積層してパッシベーション膜と
する場合、最も下層のＳｉＮｘ膜を少なくともプラズマ
ＣＶＤにより堆積して、そのＳｉＮｘ膜の水素結合数比
がＮ−Ｈ／Ｓｉ−Ｈ≧５、或いは、Ｎ−Ｈ／Ｓｉ−Ｈ≧
３．５となるようにすればよいのであって、それよりも
上のＳｉＮｘ膜の堆積はプラズマＣＶＤに限定されるこ
とはない。又、全てのＳｉＮｘ膜をプラズマＣＶＤによ
り堆積してパッシベーション膜とする場合、同一プラズ
マＣＶＤ装置の同一チャンバー内で堆積作業を行うこと
ができ、生産効率上極めて有効である。
例においてＳｉＮｘ膜を積層してパッシベーション膜と
する場合、最も下層のＳｉＮｘ膜を少なくともプラズマ
ＣＶＤにより堆積して、そのＳｉＮｘ膜の水素結合数比
がＮ−Ｈ／Ｓｉ−Ｈ≧５、或いは、Ｎ−Ｈ／Ｓｉ−Ｈ≧
３．５となるようにすればよいのであって、それよりも
上のＳｉＮｘ膜の堆積はプラズマＣＶＤに限定されるこ
とはない。又、全てのＳｉＮｘ膜をプラズマＣＶＤによ
り堆積してパッシベーション膜とする場合、同一プラズ
マＣＶＤ装置の同一チャンバー内で堆積作業を行うこと
ができ、生産効率上極めて有効である。
【００６７】
【発明の効果】以上に説明したように本発明による薄膜
トランジスタアレイ基板の製造方法によれば、パッシベ
ーション膜としてのＳｉＮｘ膜にＮ−Ｈ／Ｓｉ−Ｈ比が
５以上、或いは、Ｎ２プラズマ処理後のＳｉＮｘ膜にＮ
−Ｈ／Ｓｉ−Ｈ比が３．５以上のＳｉＮｘ膜を成膜する
ことで、特に、ＳｉＮｘ膜の下地にＩＴＯを有する構造
においてはＳｉＮｘ膜／ＩＴＯ界面の異常エッチングを
防止でき、又、ＳｉＮｘ膜に覆われる配線の断線を低減
できる、という効果を発揮する。
トランジスタアレイ基板の製造方法によれば、パッシベ
ーション膜としてのＳｉＮｘ膜にＮ−Ｈ／Ｓｉ−Ｈ比が
５以上、或いは、Ｎ２プラズマ処理後のＳｉＮｘ膜にＮ
−Ｈ／Ｓｉ−Ｈ比が３．５以上のＳｉＮｘ膜を成膜する
ことで、特に、ＳｉＮｘ膜の下地にＩＴＯを有する構造
においてはＳｉＮｘ膜／ＩＴＯ界面の異常エッチングを
防止でき、又、ＳｉＮｘ膜に覆われる配線の断線を低減
できる、という効果を発揮する。
【図１】本発明の第１、２の実施形態の製造方法を製造
工程順に示す断面図である。
工程順に示す断面図である。
【図２】本発明の第１の実施形態の製造方法により得ら
れた薄膜トランジスタアレイ基板のパッシベーション膜
のカバレッジ状態を示す断面図である。
れた薄膜トランジスタアレイ基板のパッシベーション膜
のカバレッジ状態を示す断面図である。
【図３】本発明の第１の実施形態の製造方法により得ら
れた薄膜トランジスタアレイ基板の端子部の断面図であ
る。
れた薄膜トランジスタアレイ基板の端子部の断面図であ
る。
【図４】従来の薄膜トランジスタアレイ基板の製造方法
を製造工程順に示す断面図である。
を製造工程順に示す断面図である。
【図５】従来の薄膜トランジスタアレイ基板のパッシベ
ーション膜のカバレッジ状態を示す断面図である。
ーション膜のカバレッジ状態を示す断面図である。
【図６】本発明の第１の実施形態の効果を説明するため
の黒輝度及びドレイン線断線発生率のＳｉＮｘ膜厚依存
性を示すグラフである。
の黒輝度及びドレイン線断線発生率のＳｉＮｘ膜厚依存
性を示すグラフである。
【図７】本発明の第１の実施形態の効果を説明するため
のＳｉＮｘ膜応力、ＨＦエッチングレート、ＳｉＮｘ膜
エッチング形状、Ｎ−Ｈ／Ｓｉ−Ｈ結合数比、断線発生
率のＲＦパワー依存性を示すグラフである。
のＳｉＮｘ膜応力、ＨＦエッチングレート、ＳｉＮｘ膜
エッチング形状、Ｎ−Ｈ／Ｓｉ−Ｈ結合数比、断線発生
率のＲＦパワー依存性を示すグラフである。
【図８】本発明の第１の実施形態の効果を説明するため
のドレイン断線発生率の第１ＳｉＮｘ膜厚依存性を示す
グラフである。
のドレイン断線発生率の第１ＳｉＮｘ膜厚依存性を示す
グラフである。
【図９】本発明の第２の実施形態の製造方法を説明する
ためのＳｉＮｘ成膜時のプロセスチャートである。
ためのＳｉＮｘ成膜時のプロセスチャートである。
【図１０】本発明の第２の実施形態の効果を説明するた
めのＮ−Ｈ／Ｓｉ−Ｈ結合数比、断線発生率、ＳｉＮｘ
膜エッチング形状のＲＦパワー依存性を示すグラフであ
る。
めのＮ−Ｈ／Ｓｉ−Ｈ結合数比、断線発生率、ＳｉＮｘ
膜エッチング形状のＲＦパワー依存性を示すグラフであ
る。
【図１１】本発明の第２の実施形態の効果を説明するた
めのトランジスタ特性を示すグラフである。
めのトランジスタ特性を示すグラフである。
【図１２】本発明の実施形態に共通する薄膜トランジス
タアレイ基板の平面図である。
タアレイ基板の平面図である。
【図１３】本発明の実施形態に共通する薄膜トランジス
タアレイ基板の回路図である。
タアレイ基板の回路図である。
１０１、２０１、３０１ 透明絶縁性基板
１０２、２０２、３０２ 共通電極
１０３、２０３ ゲート電極
１０４、２０４ ゲート絶縁膜
１０５、２０５ ａ−Ｓｉ
１０６、２０６ ｎ+ａ−Ｓｉ
１０７ 第１コンタクトホール
１０８、２０８、３０８ 画素電極
１０９、２０９ ソース／ドレイン電極
１１０、２１０ ＩＴＯ
１１１、２１１ チャネル
１１２ 第１ＳｉＮｘ膜
１１３ 第２ＳｉＮｘ膜
１１４ 第２コンタクトホール
１３３、３３３ ゲート配線
１３９ ソース／ドレイン配線
２４２ ＳｉＮｘ膜
３０５ 半導体層
３０９ ソース電極
３２０ 薄膜トランジスタ
３３０ 液晶層
３３２ 共通配線
３３９ ドレイン電極
３６９ ドレイン配線
３７０ ゲート端子
３７４ ゲートバスライン
３７９ ドレインバスライン
３８０ ドレイン端子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−34465（ＪＰ，Ａ)
特開 平８−43853（ＪＰ，Ａ)
特開 平６−95145（ＪＰ，Ａ)
特開 平10−260431（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1333 505
H01L 21/318
H01L 29/786
Claims (18)
- 【請求項１】 ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉ
ｄｅ）膜からなる配線を基板の上方に形成し、前記配線
を含む前記基板の上にシリコン窒化膜（ＳｉＮｘ）から
なる保護絶縁膜を堆積させ、前記保護絶縁膜の所定領域
を除去して前記保護絶縁膜に前記透明導電膜を露出させ
る開口部を形成する製造工程を少なくとも備える薄膜ト
ランジスタアレイ基板の製造方法であって、少なくとも
前記保護絶縁膜のうち、前記配線の表面と接する部分の
前記シリコン窒化膜は、前記シリコン窒化膜を構成する
シリコン原子が水素原子と結合した原子数をＳｉ−Ｈ、
窒素原子が水素原子と結合した原子数をＮ−Ｈ、とそれ
ぞれ表した場合、Ｎ−ＨのＳｉ−Ｈに対する比であるＮ
−Ｈ／Ｓｉ−Ｈが５以上となる膜質に形成されることを
特徴とする薄膜トランジスタアレイ基板の製造方法。 - 【請求項２】 前記保護絶縁膜は、一層からなる単層シ
リコン窒化膜を堆積することにより形成され、前記単層
シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが５以上となる膜
質に形成される請求項１記載の薄膜トランジスタアレイ
基板の製造方法。 - 【請求項３】 前記単層シリコン窒化膜を膜厚２００ｎ
ｍ以下の膜厚に堆積する請求項２記載の薄膜トランジス
タアレイ基板の製造方法。 - 【請求項４】 前記保護絶縁膜は、２層以上のシリコン
窒化膜を順次堆積することにより形成される積層シリコ
ン窒化膜からなり、前記積層シリコン窒化膜のうち第１
層目を構成する下層シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−
Ｈが５以上となる膜質に形成される請求項１記載の薄膜
トランジスタアレイ基板の製造方法。 - 【請求項５】 前記積層シリコン窒化膜のうち、２層目
よりも上のシリコン窒化膜で構成する上層シリコン窒化
膜が、その膜応力の絶対値が０．３ＧＰａ（０．３×１
０ ９ Ｐａ）以下に形成される請求項４記載の薄膜トラン
ジスタアレイ基板の製造方法。 - 【請求項６】 前記下層シリコン窒化膜を膜厚２００ｎ
ｍ以下の膜厚に堆積する請求項５記載の薄膜トランジス
タアレイ基板の製造方法。 - 【請求項７】 ＩＴＯ膜からなる配線を基板の上方に形
成し、前記配線を含む前記基板の上にシリコン窒化膜
（ＳｉＮｘ）からなる保護絶縁膜を堆積させ、 前記保護
絶縁膜の所定領域を除去して前記保護絶縁膜に前記透明
導電膜を露出させる開口部を形成する製造工程を少なく
とも備える薄膜トランジスタアレイ基板の製造方法であ
って、前記保護絶縁膜は、その堆積前に前記配線を含む
前記基板の表面を窒素プラズマ処理した後に堆積し、少
なくとも前記保護絶縁膜のうち、前記配線の表面と接す
る部分の前記シリコン窒化膜は、前記シリコン窒化膜を
構成するシリコン原子が水素原子と結合した原子数をＳ
ｉ−Ｈ、窒素原子が水素原子と結合した原子数をＮ−
Ｈ、とそれぞれ表した場合、Ｎ−ＨのＳｉ−Ｈに対する
比であるＮ−Ｈ／Ｓｉ−Ｈが３．５以上となる膜質に形
成されることを特徴とする薄膜トランジスタアレイ基板
の製造方法。 - 【請求項８】 前記保護絶縁膜は、一層からなる単層シ
リコン窒化膜を堆積することにより形成され、前記単層
シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ−Ｈが３．５以上とな
る膜質に形成される請求項７記載の薄膜トランジスタア
レイ基板の製造方法。 - 【請求項９】 前記単層シリコン窒化膜を膜厚３００ｎ
ｍ以下の膜厚に堆積する請求項８記載の薄膜トランジス
タアレイ基板の製造方法。 - 【請求項１０】 前記保護絶縁膜は、２層以上のシリコ
ン窒化膜を順次堆積することにより形成される積層シリ
コン窒化膜からなり、前記積層シリコン窒化膜のうち第
１層目を構成する下層シリコン窒化膜が、Ｎ−Ｈ／Ｓｉ
−Ｈが３．５以上となる膜質に形成される請求項７記載
の薄膜トランジスタアレイ基板の製造方法。 - 【請求項１１】 前記積層シリコン窒化膜のうち、２層
目よりも上のシリコン窒化膜で構成する上層シリコン窒
化膜が、その膜応力の絶対値が０．３ＧＰａ（０．３×
１０ ９ Ｐａ）以下に形成される請求項１０記載の薄膜ト
ランジスタアレイ基板の製造方法。 - 【請求項１２】 前記下層シリコン窒化膜を膜厚３００
ｎｍ以下の膜厚に堆積する請求項１１記載の薄膜トラン
ジスタアレイ基板の製造方法。 - 【請求項１３】 前記積層シリコン窒化膜を膜厚４００
ｎｍ以上の膜厚に堆積する請求項４、５、６、１０、１
１又は１２記載の薄膜トランジスタアレイ基板の製造方
法。 - 【請求項１４】 少なくとも前記下層シリコン窒化膜
を、プラズマＣＶＤ法により堆積する請求項４、５、
６、１０、１１、１２又は１３記載の薄膜トランジスタ
アレイ基板の製造方法。 - 【請求項１５】 前記積層シリコン窒化膜を構成する全
てのシリコン窒化膜をプラズマＣＶＤ法により堆積する
請求項４、５、６、１０、１１、１２又は１３記載の薄
膜トランジスタアレイ基板の製造方法。 - 【請求項１６】 前記積層シリコン窒化膜を全て同じチ
ャンバー内で堆積する請求項４、５、６、１０、１１、
１２、１３又は１５記載の薄膜トランジスタアレイ基板
の製造方法。 - 【請求項１７】 前記薄膜トランジスタアレイ基板は横
方向電界方式の液晶表示装置に用いられる請求項４、
５、６、１０、１１、１２、１３、１４、１５又は１６
記載の薄膜トランジスタアレイ基板の製造方法。、 - 【請求項１８】 前記保護絶縁膜の所定領域を除去して
前記保護絶縁膜に開口部を形成する工程において、前記
保護絶縁膜の所定領域を除去が、バッファード弗酸を用
いたウェットエッチングにより行われる請求項１、２、
３、４、５、６、７、８、９、１０、１１、１２、１
３、１４、１５、１６又は１７記載の薄膜トランジスタ
アレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36564299A JP3430097B2 (ja) | 1999-12-22 | 1999-12-22 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36564299A JP3430097B2 (ja) | 1999-12-22 | 1999-12-22 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001183639A JP2001183639A (ja) | 2001-07-06 |
| JP3430097B2 true JP3430097B2 (ja) | 2003-07-28 |
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ID=18484764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36564299A Expired - Lifetime JP3430097B2 (ja) | 1999-12-22 | 1999-12-22 | 薄膜トランジスタアレイ基板の製造方法 |
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| Country | Link |
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| JP (1) | JP3430097B2 (ja) |
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|---|---|---|---|---|
| US7683375B2 (en) | 2005-10-03 | 2010-03-23 | Nec Lcd Technologies, Ltd. | Thin-film transistor with controllable etching profile |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003228081A (ja) | 2002-01-31 | 2003-08-15 | Nec Corp | 液晶表示装置及びその製造方法 |
| KR101219038B1 (ko) | 2004-10-26 | 2013-01-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR100683766B1 (ko) | 2005-03-30 | 2007-02-15 | 삼성에스디아이 주식회사 | 평판표시장치 및 그의 제조방법 |
| JP5368070B2 (ja) * | 2008-05-08 | 2013-12-18 | シャープ株式会社 | 固体撮像素子およびその製造方法、電子情報機器 |
| US8580993B2 (en) | 2008-11-12 | 2013-11-12 | Air Products And Chemicals, Inc. | Amino vinylsilane precursors for stressed SiN films |
| US8889235B2 (en) | 2009-05-13 | 2014-11-18 | Air Products And Chemicals, Inc. | Dielectric barrier deposition using nitrogen containing precursor |
| JP2011023655A (ja) * | 2009-07-17 | 2011-02-03 | Shimadzu Corp | 窒化シリコン薄膜成膜方法および窒化シリコン薄膜成膜装置 |
| KR20140021118A (ko) | 2012-08-07 | 2014-02-20 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| JP6124668B2 (ja) * | 2013-04-26 | 2017-05-10 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| TWI515912B (zh) * | 2013-05-08 | 2016-01-01 | 友達光電股份有限公司 | 半導體元件 |
-
1999
- 1999-12-22 JP JP36564299A patent/JP3430097B2/ja not_active Expired - Lifetime
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| US7683375B2 (en) | 2005-10-03 | 2010-03-23 | Nec Lcd Technologies, Ltd. | Thin-film transistor with controllable etching profile |
| US7871846B2 (en) | 2005-10-03 | 2011-01-18 | Nec Lcd Technologies, Ltd. | Thin-film transistor, TFT-array substrate, liquid-crystal display device and method of fabricating the same |
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