JP4931908B2 - 回路基板、電子回路装置及び表示装置 - Google Patents

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Description

本発明は、回路基板、電子回路装置及び表示装置に関する。より詳しくは、半導体集積回路をフェイスダウン実装するのに好適な回路基板、並びに、その回路基板を備えた電子回路装置及び表示装置に関するものである。
携帯電話をはじめとする電子機器の高機能化及び小型化により基板上の部品実装が益々高密度化してきている。これにより、回路基板の配線形成も片面形成から両面形成、多層形成へと多層化が進むとともに、配線の更なる高密度化が求められるようになっている。
ここで、両面なかでも裏面に高密度に配線が形成された回路基板に対して半導体集積回路（以下、「ＩＣチップ」ともいう。）を実装する方法を説明する。
図１３は、従来の回路基板の第２主面（裏面）側の構成を示す平面模式図である。なお、図１３において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。また、図１４は、図１３で示された回路基板にＩＣチップを実装する工程における従来の回路基板を示す断面模式図であり、ＩＣチップを熱圧着する前の状態を示す。なお、図１４は、図１３のＸＹ線での断面模式図である。
従来の回路基板２０ｇは、図１３に示すように、ＩＣチップが実装される領域（以下、「ＩＣチップ実装領域」ともいう。）に複数本の第２配線３１ｇが無作為に配置されている。また、図１４に示すように、回路基板２０ｇの表面にはバンプ接続端子３２を有する第１配線３０が形成され、第２配線３１ｇは裏面に形成される。そして、回路基板２０ｇの表面にはバンプ２とバンプ接続端子３２とが接触するようにＩＣチップ１が実装される。この際、ＩＣチップ１の上面が加熱及び加圧される。これにより、回路基板２０ｇ上にＩＣチップ１が実装されるとともに、第１配線３０とＩＣチップ１とが電気的に接続される。
しかしながら、このような従来の回路基板では、ＩＣチップの端部と第１配線とがショートするエッジショートが発生することがあり解決が求められていた。特に、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）基板等の柔らかい基板ではより顕著にエッジショートが発生してしまうという点で改善の余地があった。
このような状況の中、ＩＣチップと配線との接続構造に関する発明として、特許文献１〜３に示すような発明が存在し、なかでも特許文献１に記載の発明には、ＩＣとパターン（配線）とのショートを防止するためのレジストを形成する技術が開示されている。しかしながら、この技術では、一本の配線しかＩＣを実装するエリアの裏面に設けることができないため、配線を高密度に設けることができなかった。
また、特許文献２及び特許文献３に記載の発明は、エッジショートを抑制するための技術ではなく、また、特許文献３に記載の発明は、一本の配線しかＩＣ実装部の裏面に設けることができず、更に、特許文献２に記載の発明も、実装部分の裏面に配線が設けられていないため、配線を高密度に設けることができなかった。
このように、従来の回路基板は、配線の高密度化とエッジショートの抑制とを両立するという点で工夫の余地があった。
特許第３０２６２０５号明細書 特開２００４−１９３２７７号公報 特開２００４−３０３８０３号公報
本発明は、上記現状に鑑みてなされたものであり、エッジショートの発生を抑制することができ、かつ高密度に配線を配置することが可能な回路基板、電子回路装置及び表示装置を提供することを目的とするものである。
本発明者らは、エッジショートの発生を抑制することができ、かつ高密度に配線を配置することが可能な回路基板、電子回路装置及び表示装置について種々検討したところ、回路基板のＩＣチップが実装される面と反対側の面における配線の形態に着目した。そして、従来の回路基板では以下のようにしてエッジショートが発生することを見出した。すなわち、図１３で示したように、第２配線３１ｇは、通常全てのバンプ２ｇに重複して配置されることはなく、図１３中、破線で囲まれたバンプのように裏面に第２配線３１ｇが配置されないバンプ２ｇが存在する。したがって、図１４で示したように、ＩＣチップ実装工程において、第２配線３１ｇの厚み（５〜３０μｍ程度）に起因して、第２配線３１ｇが配置されないバンプ２ｇに重複する領域の圧着装置ステージ５１とカバーレイフィルム６との間に隙間５０ができてしまう。そして、ＩＣチップ熱圧着時に回路基板２０ｇが押圧されると、図１５に示すように、隙間５０があるために第２配線３１ｇが配置されないバンプ２ｇの周囲の回路基板２０ａが盛り上がる。その結果、ＩＣチップの端部５２と第１配線３０とが直に接触したり、異方性導電膜（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）中に含まれる導電粒子を介して接触することによってエッジショートが発生することを見出した。
そこで、本発明者らは更に検討したところ、第２配線が、半導体集積回路が実装される領域に重複して複数本が互いに独立して配置され、かつ回路基板が、バンプ接続端子が設けられた領域と重複する第２主面内の領域に配線部を備えることにより、エッジショートの発生を抑制することができ、かつ高密度に配線を配置することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備え、上記第１主面にはバンプ接続端子を有する第１配線が形成され、上記第２主面には第２配線が形成された回路基板であって、上記第２配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立して配置され、上記回路基板は、バンプ接続端子が設けられた領域と重複する第２主面内の領域に配線部を備える回路基板（以下、「本発明の第１の回路基板」ともいう。）である。
以下に本発明の第１の回路基板を詳述する。
本発明の第１の回路基板は、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備え、上記第１主面にはバンプ接続端子を有する第１配線が形成され、上記第２主面には第２配線が形成される。このように、本発明の第１の回路基板は、ＩＣチップが実装される両面基板又は多層基板である。ＩＣチップの実装方法としては特に限定されないが、通常ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式によってベアチップ実装される。
本発明の第１の回路基板は、配線が複数層に形成された多層基板であってもよく、この場合には、第１主面は第１層目の表面となり、第２主面は第２層目の表面（第１層目と第２層目との境界面）となる。したがって、この場合、第１配線は１層目配線として機能し、第２配線は２層目配線として機能する。なお、第１層目とは、ＩＣチップが実装される層を意味し、通常最表面の層である。そして、第１層目から離れていくに従い、各層を順次第２層目、第３層目と規定する。また、本発明の回路基板を多層基板とする場合には、第３層目以降の各層の形態は特に限定されず、適宜設定すればよい。
上記バンプ接続端子は、第１配線とＩＣチップのバンプとを電気的に接続するための端子である。したがって、バンプ接続端子は、通常、ＩＣチップのバンプの配置形態と略同一の配置形態を有する。バンプ接続端子は、製造プロセスの簡略化の観点からは、第１配線と一体的に形成されたものであることが好ましい。すなわち、第１配線は、バンプ接続端子を含んで構成されることが好ましい。なお、バンプとは、ＩＣチップと外部回路とを接続するためにＩＣチップに設けられた突起状の電極である。
上記第２配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立して配置される。複数本の第２配線がＩＣチップ実装領域に重複して配置されるとは、回路基板を第１又は第２主面側から平面視したとき（以下、単に「回路基板を平面視したとき」ともいう。）に、ＩＣチップ実装領域に複数本の第２配線が存在することを意味する。また、複数本の第２配線が互いに独立して配置されるとは、ＩＣチップ実装領域内において複数本の第２配線が互いに電気的に接続されずに配置されることを意味する。これにより、本発明の第１の回路基板において、回路基板に配線を高密度に配置することができる。複数本の第２配線間の間隔は特に限定されないが、複数本の第２配線間でショートが発生するのを抑制する観点から、ＩＣチップ実装領域において１０μｍ以上であることが好ましく、２０μｍ以上であることがより好ましい。なお、複数本の第２配線間の間隔が１０μｍ以下であると、第２配線をウェットエッチングにより形成した場合、第２配線間に配線残り（エッチングが充分にされずに配線間に配線材料が残ってしまう現象）が発生することがある。その結果、第２配線間でショートが発生することがある。
なお、ＩＣチップ実装領域に重複して配置される複数本の第２配線は、第２主面に形成された全ての第２配線である必要はない。したがって、第２主面に形成された全ての第２配線のうち、所望の設計に合わせて適宜複数本の第２配線をＩＣチップ実装領域に重複して配置すればよい。また、複数本の第２配線は、ＩＣチップ実装領域外では、互いに接続されていてもよいし、接続されていなくてもよい。
上記回路基板は、バンプ接続端子が設けられた領域と重複する第２主面内の領域に配線部を備える。すなわち、上記回路基板は、ＩＣチップが実装されたときにバンプが配置される領域と重複する第２主面内の領域に配線部を備える。配線部は、ＩＣチップ実装工程において、バンプに重複する領域の回路基板と圧着装置ステージとの間に発生する隙間を埋める機能を有する。これにより、本発明の第１の回路基板において、エッジショートの発生を抑制することができる。このように、上記配線部は、上記回路基板を平面視したときに上記バンプ接続端子の複数個（上記バンプ接続端子の複数個に対応する領域）を覆うように形成されることが好ましい。
なお、バンプ接続端子が設けられた領域の一部に重複して第２配線が配置されている場合には、バンプ接続端子が設けられた領域の第２配線が配置されていない領域に対して配線部を配置すればよく、配線部と第２配線とが重複しないことが好ましい。また、配線部は、バンプ接続端子が設けられた領域と重複する第２主面内の全ての領域に配置されてもよいし、配置されなくてもよい。しかしながら、エッジショートの発生をより効果的に抑制する観点からは、上記回路基板は、バンプ接続端子が設けられた領域と重複する第２主面内の実質的に全ての領域に配線部を備えることが好ましい。すなわち、上記回路基板は、ＩＣチップが実装されたときにバンプが配置される領域と重複する第２主面内の実質的に全ての領域に配線部を備えることが好ましい。したがって、このような観点からは、上記回路基板は、上記回路基板を平面視したときに上記バンプ接続端子の全て（上記複数のバンプ接続端子に対応する領域の全て）を覆うように上記複数の第２配線及び上記配線部が形成されることが好ましい。また、同様の観点からは、上記第２配線は、上記回路基板を平面視したときに上記バンプ接続端子（上記複数のバンプ接続端子に対応する領域）に重ならないように形成され、上記配線部は、上記回路基板を平面視したときに上記バンプ接続端子の全て（上記複数のバンプ接続端子に対応する領域の全て）を覆うように形成される形態であってもよい。
本発明の第１の回路基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
以上、説明したように、本発明の第１の回路基板においては、半導体集積回路が実装される領域に任意に複数の第２配線を配置するとともに、第２配線が配置された領域以外のＩＣチップ実装工程において各バンプが押圧する部分を覆うように配線部を形成することによって、配線を高密度に形成することができるとともに、ＩＣチップ実装工程における各バンプにかかる圧力のバランスを良好にすることができ、その結果エッジショートの発生を抑制することができる。このように、本発明の第１の回路基板は、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備える回路基板であって、上記回路基板は、上記半導体集積回路が実装される領域に形成された複数のバンプ接続端子と、上記複数のバンプ接続端子にそれぞれ接続された複数の第１配線とを上記第１主面側に有するとともに、上記回路基板を平面視したときに上記半導体集積回路が実装される領域を（互いに離れて）通るように形成された複数の第２配線と、配線部とを上記第２主面側に有し、上記配線部は、上記回路基板を平面視したときに上記複数のバンプ接続端子（上記複数のバンプ接続端子に対応する領域）を覆うように形成される回路基板であってもよい。
本発明の第１の回路基板における好ましい形態について以下に詳しく説明する。
上記配線部の形状は特に限定されないが、本発明の効果を充分に奏するためには、配線部は、その厚みが第２配線の厚みとそろえられていることが好ましい。このように、配線部は、第２配線と同一又は略同一の厚みを有することが好ましい。また、配線部は、第２配線と同一又は略同一の材質からなることが好ましく、これにより、互いに一致する厚みを有する配線部と第２配線とを同一プロセスで簡便に形成することができる。なお、本明細書において、ある部材が他の部材と略同一の厚みを有するとは、ある部材を他の部材と同一プロセスで形成した場合に実現可能な程度に同一の厚みをある部材が有すればよく、また、ある部材の厚みと他の部材の厚みとの間には、これらを同一プロセスで形成したとしても生じ得る程度の差があってもよい。このように、配線部と第２配線の厚みの差は、より具体的には、６μｍ以下であることが好ましく、３μｍ以下であることがより好ましい。これにより、本発明の作用効果を充分に奏することができる。
上記配線部の形態としては、（１）第２配線に接続される形態、（２）第２配線とは独立のダミー配線である形態が好ましい。なお、第２配線とは独立のダミー配線であるとは、第２配線と電気的に接続されていないダミー配線であることを意味する。また、ダミー配線とは、外部回路と接続されない電気的に絶縁状態の配線を意味する。上記（１）の形態によれば、エッジショートの発生をより効果的に抑制することができる。上記（１）の形態において、第２配線と配線部とを接続する方法は特に限定されないが、第２配線と配線部とが一体的に形成される形態が好ましく、これにより容易に上記（１）の形態を実現することができる。
上記（２）の形態によれば、配線部を介して複数本の第２配線間でショートが発生するのを抑制することができる。上記（２）の形態においては、エッジショートの発生を効果的に抑制する観点から、配線部と第２配線との間隔は、各バンプ接続端子間の間隔以下であることが好ましく、また、配線部と第２配線との間隔は、ＩＣが実装されたときのバンプの間隔以下であることが好ましい。より具体的には、上記（２）の形態において、配線部と第２配線との間隔は、５０μｍ以下であることが好ましく、３０μｍ以下であることがより好ましい。なお、本発明の第１の回路基板においては、一部（いくつか）の配線部が第２配線に接続され、残りの配線部がいずれの第２配線にも接続されない形態であってもよい。
上記バンプ接続端子の形態は、実装されるＩＣチップのバンプに合わせて適宜設計すればよいが、本発明の第１の回路基板において、上記バンプ接続端子は、半導体集積回路が実装される領域の境界線に沿って複数列配置され、上記回路基板は、スルーホールを備え、かつ最内周のバンプ接続端子と第２配線とがスルーホールを介して接続される形態（以下、「第１形態」ともいう。）が好ましい。これにより、更なる配線の高密度化が可能となるので、より小型のＩＣチップを本発明の回路基板に実装することができる。なお、スルーホールの形態としては、第１主面上のバンプ接続端子と第２主面上の第２配線とを接続できれば特に限定されないが、基板に設けられた開口に導電性物質が充填された形態、基板に設けられた開口の内壁面に導電性物質が形成された形態が好ましい。開口の形態としては特に限定されず、円柱、楕円柱、直方体等が挙げられる。
上記第１形態において、（ａ）バンプ接続端子は、千鳥状に二列以上配置される形態、（ｂ）スルーホールは、最内周のバンプ接続端子よりも内側に配置される形態が好ましい。上記（ａ）の形態によれば、バンプ接続端子が千鳥状、すなわち互い違いに二列以上に配置されることから、内側のバンプ接続端子と外側のバンプ接続端子との間でショート等の不良が発生するのを抑制できる。また、内側のバンプ接続端子と外側のバンプ接続端子との間でショートが発生するのを抑制しながらバンプ接続端子をより高密度に配置することができる。上記（ｂ）の形態によれば、高密度に配置された第１配線とスルーホールとのショートを防止することができるとともに、スルーホールのスペースを充分に確保することができる。
本発明はまた、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備え、上記第１主面にはバンプ接続端子を有する第１配線が形成され、上記第２主面には第２配線が形成された回路基板であって、上記第２配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立して配置され、上記回路基板は、第２主面側のバンプ接続端子が配置された領域に配線部を備え、上記配線部は、各バンプ接続端子の間隔以下の間隔で複数配置される回路基板（以下、「本発明の第２の回路基板」ともいう。）でもある。
以下に本発明の第２の回路基板を詳述する。なお、本発明の第２の回路基板と本発明の第１の回路基板とは、配線部の形態が異なるだけなので、重複する構成要素については説明を省略する。
本発明の第２の回路基板において、上記回路基板は、第２主面側のバンプ接続端子が配置された領域に配線部を備える。すなわち、上記回路基板は、ＩＣチップが実装されたときに第２主面側のバンプが配置された領域に配線部を備える。このように、配線部は、通常ＩＣチップ実装領域の境界線に沿って配置される。
本発明の第２の回路基板において、上記配線部は、各バンプ接続端子の間隔以下の間隔で複数配置される。これにより、基板は通常ある程度のこしを有するので、本発明の第２の回路基板において、エッジショートの発生を抑制することができる。なお、本明細書において、間隔とは、隣り合うある２つの物体間の最短距離、すなわち隣り合うある２つの物体間に存在するスペース（隙間）の最短の長さを意味する。また、Ａｕメッキ等からなる形状がストレート状のメッキバンプ（いわゆるストレートメッキバンプ）を有するＩＣチップを実装する場合には、バンプのファインピッチ化が可能であることから、通常、各バンプ接続端子の間隔は、回路基板に実装されるＩＣチップの各バンプの間隔よりも大きい。したがって、エッジショートの発生をより抑制する観点からは、上記配線部は、ＩＣチップが実装されたときに各バンプの間隔以下の間隔で複数配置されることが好ましい。一方、スタッドバンプを有するＩＣチップを実装する場合には、通常、各バンプ接続端子の間隔は、回路基板に実装されるＩＣチップの各バンプの間隔よりも小さい。したがって、この場合には、上述のように配線部が各バンプ接続端子の間隔以下の間隔で複数配置されることによって、エッジショートの発生をより充分に抑制することができる。なお、スタッドバンプは、例えば、Ａｕワイヤの先端を放電溶融してボール状のＡｕを形成し、これをＩＣパッド上に熱及び超音波で接合した後、ワイヤを切断することによって形成できる。また、スタッドバンプは、レベリングによってバンプの高さを揃えることも可能である。このように、上記配線部は、上記回路基板を平面視したときに上記バンプ接続端子の複数個（上記バンプ接続端子の複数個に対応する領域）を覆う領域に各バンプ接続端子間の間隔以下の間隔で配置されることが好ましい。
上記配線部の形態としては特に限定されないが、（Ａ）配線部が点状に配置される形態、（Ｂ）配線部にスリットが設けられた形態が好適である。これにより、本発明の第２の回路基板を容易に実現することができる。
上記各配線部の間隔は、各バンプ接続端子の間隔以下であれば特に限定されないが、より具体的には、各配線部の間隔は、５０μｍ以下であることが好ましく、３０μｍ以下であることがより好ましい。これにより、ピッチが１００μｍ又は６０μｍといった微細なバンプを有するＩＣチップを本発明の第２の回路基板に実装する場合においても、より効果的にエッジショートの発生を抑制することができる。なお、本明細書において、ピッチとは、隣り合うある２つの物体の相対応する２点間の距離を意味する。
なお、本発明の第２の回路基板において、各配線部の間隔は、バンプ接続端子の間隔と略同じであってもよい。また、配線部は、第２主面側のバンプ接続端子が配置された全ての領域に配置されてもよいし、配置されなくてもよい。すなわち、上記配線部は、上記回路基板を平面視したときに上記バンプ接続端子の全ての部分（上記バンプ接続端子の全ての部分に対応する領域）と重なるように配置されてもよいし、配置されなくてもよい。
本発明の第２の回路基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
以上、説明したように、本発明の第２の回路基板においては、半導体集積回路が実装される領域に任意に複数の第２配線を配置するとともに、第２配線が配置された領域以外のＩＣチップ実装工程において各バンプが押圧する部分を覆う領域に各バンプ間の間隔以下の間隔で配線部を形成することによって、配線を高密度に形成することができるとともに、ＩＣチップ実装工程における各バンプにかかる圧力のバランスを良好にすることができ、その結果エッジショートの発生を抑制することができる。このように、本発明の第２の回路基板は、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備える回路基板であって、上記回路基板は、上記半導体集積回路が実装される領域に形成された複数のバンプ接続端子と、上記複数のバンプ接続端子にそれぞれ接続された複数の第１配線とを上記第１主面側に有するとともに、上記回路基板を平面視したときに上記半導体集積回路が実装される領域を（互いに離れて）通るように形成された複数の第２配線と、複数の配線部とを上記第２主面側に有し、上記複数の配線部は、上記回路基板を平面視したときに上記複数のバンプ接続端子（上記複数のバンプ接続端子に対応する領域）を覆う領域に各バンプ接続端子間の間隔以下の間隔で配置される回路基板であってもよい。
なお、本発明の第１の回路基板において詳述したその他の形態については、本発明の第２の回路基板においても適宜適用することができる。ただし、本発明の第２の回路基板においては、配線部の配置形態を容易に設計する観点から、配線部の一部（いくつか）は、第２配線に接続されない形態が好ましい。より具体的には、第２配線に隣接する配線部以外の配線部は、第２配線に接続されないことが好ましい。
また、本発明は、本発明の第１及び第２の回路基板を組み合わせた形態であってもよい。
本発明はまた、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備え、上記第１主面にはバンプ接続端子を有する第１配線が形成され、上記第２主面には第２配線が形成された回路基板であって、上記第２配線は、全てのバンプ接続端子に重複して複数本が配置される回路基板（以下、「本発明の第３の回路基板」ともいう。）でもある。
以下に本発明の第３の回路基板を詳述する。なお、本発明の第３の回路基板と本発明の第１の回路基板とは、第２配線及び配線部の形態が異なるだけなので、重複する構成要素については説明を省略する。
本発明の第３の回路基板において、上記第２配線は、全てのバンプ接続端子に重複して複数本が配置される。すなわち、上記第２配線は、ＩＣが実装されたときに全てのバンプに重複して複数本が配置される。これにより、配線部を有さなくとも、本発明の第３の回路基板において、エッジショートの発生を抑制することができる。なお、複数本の第２配線が全てのバンプ接続端子に重複して配置されるとは、回路基板を平面視したときに、全てのバンプ接続端子に重なって複数本の第２配線が存在することを意味する。
本発明の第３の回路基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
以上、説明したように、本発明の第３の回路基板においては、半導体集積回路が実装される領域にＩＣチップ実装工程において各バンプが押圧する部分と重なるように複数の第２配線を配置することによって、配線を高密度に形成することができるとともに、ＩＣチップ実装工程における各バンプにかかる圧力のバランスを良好にすることができ、その結果エッジショートの発生を抑制することができる。このように、本発明の第３の回路基板は、半導体集積回路が実装される第１主面と、第２主面とを有する基板を備える回路基板であって、上記回路基板は、上記半導体集積回路が実装される領域に形成された複数のバンプ接続端子と、上記複数のバンプ接続端子にそれぞれ接続された複数の第１配線とを上記第１主面側に有するとともに、上記回路基板を平面視したときに上記半導体集積回路が実装される領域を（互いに離れて）通るように形成された複数の第２配線を上記第２主面側に有し、上記複数のバンプ接続端子（上記複数のバンプ接続端子に対応する領域）は、上記回路基板を平面視したときに上記複数の第２配線のいずれかに重なる回路基板であってもよい。
なお、本発明の第１の回路基板において詳述したその他の形態については、本発明の第３の回路基板においても適宜適用することができる。
本発明は更に、本発明の第１〜第３のいずれかの回路基板と、上記バンプ接続端子にバンプが接続された半導体集積回路とを備える電子回路装置（以下、「本発明の電子回路装置」ともいう。）でもある。これにより、回路基板において、エッジショートの発生の抑制と、配線の高密度化とが可能となるので、電子回路装置の不良発生の低減及び小型化が可能となる。
本発明はそして、本発明の電子回路装置を含んで構成される表示装置でもある。これにより、電子回路装置の不良発生の低減及び小型化が可能となるので、表示装置の不良発生の低減及び小型化が可能となる。
本発明の回路基板によれば、エッジショートの発生を抑制することができ、かつ高密度に配線を配置することができる。また、本発明の電子回路装置及び表示装置によれば、不良発生の低減及び小型化が可能となる。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。なお、以下の実施形態では、液晶表示装置を例にして、本発明を説明する。しかしながら、本発明の表示装置は、液晶表示装置のみならず種々の表示装置、例えば、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置、プラズマディスプレイパネル（ＰＤＰ）、真空蛍光表示（ＶＦＤ）装置、電子ペーパー等の各種表示装置に適用することができる。また、本発明の回路基板及び電子回路装置は、表示装置のみならず種々の電子機器、例えば携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＯＡ機器等にも適用することができる。
（実施形態１）
本発明に係る実施形態１の液晶表示装置について説明する。図２は、本実施形態の液晶表示装置の平面模式図である。
液晶表示装置１００は、液晶表示パネル１０と、液晶表示パネル１０の端部に接続された電子回路装置７とを有する。
液晶表示パネル１０は、スイッチング素子が形成された素子基板と、素子基板に対向して配置された対向基板と、その両基板間に介在する液晶層とを有する。対向基板は、基板上に表示領域のほぼ全面に設けられた共通電極と、カラーフィルター層とを有する。液晶層は、電気光学特性を有するネマチック液晶材料で構成されている。
素子基板は、基板上に相互に並行に延びるように設けられた複数本のゲート配線と、それらのゲート配線に直交する方向に相互に並行に延びるように設けられたソース配線と、ゲート配線及びソース配線の各交差部に設けられたＴＦＴと、各ＴＦＴに対応して設けられた画素電極とを有する。
また、液晶表示パネル１０は、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によって基板上にベアチップ実装されたドライバ２２を有する。
ドライバ２２としては、ゲートドライバ、ソースドライバ等が挙げられ、ゲートドライバは、選択されたゲート配線のみを高電位にして、他のゲート配線を低電位に保つようにゲート配線にゲート信号を送る役割をする。
一方、ソースドライバは、受け取った画像データを液晶容量に印加されるべき電圧（信号電圧）に変換し、その信号電圧を選択されたソース配線を介して画素電極に加える役割をする。
このように液晶表示パネル１０は、各画素電極で１つの画素が構成されており、各画素において、ゲート配線を介してゲートドライバからゲート信号が送られてＴＦＴがオン状態になったときに、ソース配線を介してソースドライバから所定のソース信号が送られて画素電極に電荷が書き込まれ、画素電極と共通電極との間で構成される液晶容量に印加される電圧を制御し、それによって液晶層の液晶分子の配向状態を変化させて光の透過率を調整することで画像表示するように構成されている。
電子回路装置７は、回路基板２０ａと、ＩＣチップ１と、チップ電子部品２１とを有する。
ＩＣチップ１は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式によって、回路基板２０ａ上にベアチップ実装され、突起状のボンディング用バンプ電極であるバンプ２を有する。このＩＣチップ１は、本実施形態では液晶表示装置のコントローラＩＣ、電源ＩＣ等に相当する。ＩＣチップ１の外寸は、例えば縦５ｍｍ、横５ｍｍ、高さ４００μｍである。
バンプ２は、ＩＣチップ１の底面の外周部においてＩＣチップ１の法線方向に複数本が突出するように設けられ、その表面にはＡｕメッキが施されており、ＩＣチップ１の入出力端子となる。このようにバンプ２は、いわゆるストレートメッキバンプである。バンプ２の外寸は、例えば縦６０μｍ、横（ピッチ方向）４０μｍ、高さ１５μｍであり、各バンプ２の間隔及びピッチは、例えば、それぞれ２０μｍ及び６０μｍである。
コントローラＩＣは、ソースドライバ及びゲートドライバを動作させる制御信号を生成したり、基準電源回路の極性反転のタイミングを制御したりする。
電源ＩＣは、入力された交流電圧をソースドライバ、ゲートドライバ、コントローラＩＣ等の駆動対象に応じて最適な電圧に変換する。
チップ電子部品２１は、抵抗やセラミックコンデンサ等の液晶表示パネル１０周辺の電子部品である。
図１は、実施形態１の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図１において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。図３は、図１のＰＱ線における実施形態１の電子回路装置の断面模式図である。
回路基板２０ａは、絶縁性を有するベースフィルム（基板）４と、第１配線３０と、第２配線３１ａと、配線部４０ａと、第２配線３１ａ及び配線部４０ａを覆うように配置されたカバーレイフィルム６とを有する。
ベースフィルム４は、主にポリイミドからなる可撓性のフィルムである。カバーレイフィルム６は、ポリイミドフィルム等からなる絶縁フィルム６ａと粘着剤層６ｂとで構成される。なお、ベースフィルム４は、ガラスエポキシ、液晶ポリマー等からなるフィルムであってもよい。
第１配線３０は、ＩＣチップ１が実装されているベースフィルム４の第１主面（表面）に設けられ、ＩＣチップ１と、入力信号用コネクタ（図示せず）、液晶表示パネル１０等とを接続している。ＩＣチップ１を実装するためのＩＣチップ実装領域には、ＩＣチップ１のバンプ２と第１配線３０とを接続するためのバンプ接続端子３２が設けられている。また、ベースフィルム４の第１主面（表面）には、第１配線３０を覆うようにエポキシ樹脂等からなる絶縁性のレジスト５が設けられている。なお、バンプ接続端子３２は、ＩＣチップ実装領域に延伸された第１配線３０の末端部にＮｉメッキ処理と、Ｎｉメッキ上に更にＡｕメッキ処理を施すことによって形成されている。
第２配線３１ａは、ＩＣチップ１が実装されている面と反対のベースフィルム４の第２主面（裏面）に設けられている。第２配線３１ａは、第１配線３０がベースフィルム４の表面で交差するのを防ぎつつ、高密度に配線を配置する等の目的のために、第１配線３０の一部が裏面に迂回したものである。第２配線の寸法は、例えば幅５０μｍ、厚み１７μｍである。
また、複数本の第２配線３１ａは、図１に示すように、ＩＣチップ実装領域において３０μｍ以上の間隔を有して互いに接続されずにＩＣチップ実装領域に重複して配置されている。すなわち、複数の第２配線３１ａは、回路基板ａを平面視したときにＩＣチップ実装領域を互いに離れて通るように配置されている。これにより、配線の高密度化が可能となっている。
配線部４０ａは、図１３で示したように、ＩＣチップ実装工程において、バンプに重複する領域の回路基板と圧着装置ステージとの間に発生する隙間を埋める機能を有するものであり、バンプ２が設けられた領域と重複する回路基板２０ａの第２主面上の領域に形成されている。すなわち、配線部４０ａは、回路基板２０ａの第２主面側に形成されるとともに、配線部４０ａは、回路基板２０ａを平面視したときに各バンプ２を覆うように配置されている。また、配線部４０ａと第２配線３１ａとは一体的に形成されることによって接続されており、配線部４０ａは、第２配線３１ａと略同一の幅及び厚みを有している。
このように、バンプ２に重複する全ての領域に第２配線３１ａと配線部４０ａとが存在するために、ＩＣチップ実装工程において、バンプ２に重複する領域に隙間が発生しなくなる。したがって、ＩＣチップ熱圧着時における回路基板２０ａの盛り上がりを抑制することができ、その結果として、エッジショートの発生を抑制することができる。このように、本実施形態においては、バンプ２と重複する領域に第２配線３１ａ及び配線部４０ａのいずれかが配置されることによって、エッジショートの発生を効果的に抑制することができる。言い換えると、本実施形態においては、回路基板２０ａを平面視したときに全てのバンプ接続端子３２と重複するように第２配線３１ａ及び配線部４０ａのいずれかが形成されている。
また、配線部４０ａがあるために、第２配線３１ａをバンプ２に無理やり重複するように配置する必要がなくなる。したがって、第２配線３１ａを自由に配置することができるので、回路基板２０ａの設計の自由度を高めることができる。
更に、ＩＣチップ実装工程において、バンプ２に重複する領域に隙間があると、ＩＣチップ熱圧着時にバンプ２に充分に荷重がかからず、バンプ２とバンプ接続端子３２との間で接続不良が発生することがある。しかしながら、本実施形態の液晶表示装置では、バンプ２に重複する全ての領域に第２配線３１ａと配線部４０ａとが配置されているため、接続不良が発生するのを効果的に抑制することができる。
次に、回路基板２０ａの製造方法について例を挙げて説明する。回路基板２０ａの製造方法としては、サブトラクティブ法、アディティブ法等が挙げられる。
サブトラクティブ法を用いて回路基板２０ａを作製する場合には、まず、キャスティング法等により銅／ポリイミド（ベースフィルム４）／銅の積層基板を作製する。なお、キャスティング法とは、例えば、銅箔上にポリイミド前駆体溶液を塗布した後、乾燥及び硬化させ、銅／ポリイミドの積層基板を作製する方法である。
次いで、得られた銅／ポリイミド／銅の積層基板の一方側の面（表面）の銅層をフォトリソグラフィ技術（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ、以下「ＰＥＰ技術」ともいう。）によりパターニングする。そして、ＩＣチップ実装領域にバンプ接続端子３２が配置されるようにバンプ接続端子３２及び第１配線３０を一体的に形成する。
次いで、銅／ポリイミド／銅の積層基板の他方側の面（裏面）の銅層をＰＥＰ技術によりパターニングし、上述の配置形態を有する複数本の第２配線３１ａと配線部４０ａとを形成する。
一方、アディティブ法を用いて回路基板２０ａを作成する場合には、まず、ポリイミド（ベースフィルム４）の表面及び裏面の配線を形成する領域以外にレジストを形成する。
次いで、これを金属塩と還元剤の混合水溶液に浸し、ポリイミド上に無電解メッキを施す。これにより、配線を形成する領域に金属層を還元析出させる。
次いで、通常の電解メッキを施し、金属層上に更に銅を形成する。そして、レジストを除去することによって、上述の配置形態を有するバンプ接続端子３２、第１配線３０、複数本の第２配線３１ａ及び配線部４０ａを形成する。
以上のようにして形成した基板に対して、印刷法により、バンプ接続端子３２があるＩＣチップ実装領域を除いて、第１配線３０を覆うように積層基板の表面にレジスト５を塗布する。このとき、第１配線３０のうちレジスト５で被覆されていない部分はバンプ接続端子３２となる。そして、バンプ接続端子３２の表面にＮｉメッキ処理及びＡｕメッキ処理を施す。
次いで、絶縁フィルム６ａ及び粘着剤層６ｂが積層されたカバーレイフィルム６を、第２配線３１ａを覆うように積層基板の裏面に貼り付ける。
以上のようにして、本発明の回路基板２０ａが製造される。
次に、回路基板２０ａにＩＣチップ１及びチップ電子部品２１を実装して電子回路装置７を製造する方法について説明する。
本実施形態では、従来技術に準じて、ＩＣチップ１のバンプ２と回路基板２０ａ上のバンプ接続端子３２とをＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）８によって接続した後、チップ電子部品２１の接続を行う。
以下に、ＩＣチップ１のバンプ２と回路基板２０ａ上のバンプ接続端子３２とをＡＣＦ８を用いて接続する方法について説明する。
図４は、実施形態１の電子回路装置におけるＩＣチップの端部近傍の構造を示す断面模式図であり、ＡＣＦを用いてＩＣチップと回路基板とを接続した場合を示す。なお、説明に不要な構成要素については図示を省略する。
まず、バンプ接続端子３２を覆うように回路基板２０ａ上にＡＣＦ８を貼り付ける。続いて、バンプ接続端子３２とＩＣチップ１のバンプ２とを位置合わせした後、ツール（図示せず）でＩＣチップ１を加熱及び加圧（熱圧着）して、バンプ２とバンプ接続端子３２とを接続する。ＡＣＦ８は、プラスチックビーズにＮｉ、Ａｕ等をメッキした導電粒子８ａをエポキシ樹脂等からなるフィルム状の接着剤８ｂ中に分散したものである。このＡＣＦ８を１８０〜２１０℃で加熱及び加圧することにより、導電粒子８ａがＩＣチップ１のバンプ２とバンプ接続端子３２との間に押さえつけられた状態となり、バンプ２とバンプ接続端子３２とが電気的に接続される。そして、それと同時に接着剤８ｂが熱硬化することによりバンプ２とバンプ接続端子３２との接続部分が固定され、回路基板２０ａにＩＣチップ１が実装される。
以下に、ＩＣチップ１が実装された回路基板２０ａにチップ電子部品２１を接続する方法について説明する。
まず、回路基板２０ａ上に設けているチップ電子部品２１搭載用の接続端子（図示せず）に印刷法、ディスペンサ法等によってクリームはんだ（はんだ粉、溶媒及びフラックスを含むクリーム状の混合物）を塗布する。
次いで、回路基板２０ａとチップ電子部品２１との位置合わせして、チップ電子部品２１を搭載する。
次いで、約２３０℃〜２６０℃のリフロー炉にチップ電子部品２１を搭載した回路基板２０ａを投入してクリームはんだを溶融させる（リフロー加熱工程）。
なお、リフロー加熱工程において、ＩＣチップ１とベースフィルム４との間に介在するＡＣＦ８に含まれている水分は、加熱され水蒸気となり外部に噴出しようとする。本実施形態の回路基板２０ａによれば、ＩＣチップ実装領域に配線部４０ａ及び第２配線３１ａのどちらもが配置されない領域が存在し、この領域のベースフィルム４及びカバーレイフィルム６を透過して水蒸気が外部に発散される。したがって、本実施形態は、リフロー加熱工程での水蒸気の噴出に起因するバンプ２とバンプ接続端子３２との間での接続不良の発生を防ぐことができる。
その後、クリームはんだを冷却及び硬化し、チップ電子部品２１と回路基板２０ａとが電気的に接続される。
以上のようにして、本実施形態の電子回路装置７が製造される。更に、液晶表示パネル１０と電子回路装置７とを例えばＡＣＦにより接続することによって、本実施形態の液晶表示装置１００が製造される。
なお、本実施形態では、ＡＣＦ８によるバンプ２とバンプ接続端子３２との接続を例に説明した。しかしながら、バンプ２とバンプ接続端子３２との接続方法はＡＣＦ８による接続方法に限定されず、例えば、Ａｕ−Ｓｎ共晶接合によりバンプ２とバンプ接続端子３２とを接続してもよい。このＡｕ−Ｓｎ共晶接合による接続方法を用いる場合には、バンプ接続端子３２をＳｎメッキ処理した後、バンプ２をバンプ接続端子３２に約４００℃で熱圧着して接続する。Ｓｎメッキは、約４００℃で加熱することで溶融し、図５に示すように、バンプ接続端子３２とバンプ２との間にはＡｕ−Ｓｎ共晶物１２が形成される。これにより、Ａｕ−Ｓｎ共晶物１２を介してバンプ接続端子３２とバンプ２とが接続される。その後、ＩＣチップ１とベースフィルム４との間にエポキシ樹脂等の絶縁性を有するアンダーフィル１１を注入及び硬化させればよい。
また、本実施形態では、カバーレイフィルム６を回路基板２０ａの裏面全面に配置しているが、カバーレイフィルム６は、ＩＣチップ実装領域に重複して開口部を有してもよい。これにより、リフロー加熱工程において、水蒸気の外部への発散をより効率的に行うことができる。
更に、本実施形態では、３本の第２配線３１ａがＩＣチップ実装領域内に配置されている。しかしながら、複数本の第２配線３１ａは、ＩＣチップ実装領域内に３本以上配置されてもよく、これにより、配線の更なる高密度化が可能となる。より具体的には、本実施形態においては、ＩＣチップ１及び第２配線３１ａの寸法を考慮すると、ＩＣチップ１が実装された領域内に第２配線３１ａを２〜４０本程度配置することが可能である。これにより、各第２配線３１ａ間でショートが発生しない程度の間隔を充分に確保しつつ、第２配線３１ａを更に高密度に配置することができる。
（実施形態２）
以下に、本発明に係る実施形態２の液晶表示装置について説明する。実施形態２の液晶表示装置は、実施形態１と第２配線及び配線部の形態が異なるだけなので、実施形態１及び実施形態２で重複する内容については説明を省略する。
図６は、実施形態２の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図６において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。
本実施形態の液晶表示装置（回路基板２０ｂ）において、第２配線３１ｂと配線部４０ｂとは互いに接続されていない。すなわち、配線部３１ｂは、第２配線３１ｂとは電気的に絶縁されたダミー配線である。また、配線部４０ｂと第２配線３１ｂとの間隔Ｄｂは、各バンプ２間の間隔Ｄ２よりも小さく設定されている。これにより、配線部４０ｂ及び第２配線３１ｂのいずれもが重複して配置されないバンプが存在することはないので、エッジショートの発生を充分に抑制することができる。
また、全てのバンプに重複する領域の少なくとも一部に第２配線３１ｂと配線部４０ｂとが配置されているため、実施形態１と同様にして、バンプ２とバンプ接続端子３２との間で接続不良が発生するのを効果的に抑制することができる。
更に、第２配線３１ｂと配線部４０ｂとの間にスペース（隙間）があるので、配線部４０ｂを介して第２配線３１ｂ間でショートが発生するのを効果的に抑制することができる。
なお、本実施形態においては、第２配線３１ｂと配線部４０ｂとの間にスペースがあるので、配線部４０ｂ及び第２配線３１ｂが一部にしか配置されないバンプが存在する。しかしながら、ベースフィルム４は、通常ある程度のこし（強度）、すなわち圧力に対する形状保持性能を有するためエッジショート及び接続不良抑制の効果に悪影響を及ぼすことはほぼない。
（実施形態３）
以下に、本発明に係る実施形態３の液晶表示装置について説明する。実施形態３の液晶表示装置は、実施形態１と第２配線及び配線部の形態が異なるだけなので、実施形態１及び実施形態３で重複する内容については説明を省略する。
図７は、実施形態３の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図７において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。
本実施形態の液晶表示装置（回路基板２０ｃ）は、第２配線３１ｃと、スリットを有する配線部４０ｃとを備える。すなわち、各配線部４０ｃの間にはスリットが設けられている。また、各配線部４０ｃ間の間隔Ｄｃは、各バンプ２間の間隔Ｄ２より小さく設定されている。すなわち、複数の配線部４０ｃは、回路基板２０ｃを平面視したときに各バンプ２を覆う領域に配置されるとともに、各配線部４０ｃは、間隔Ｄ２よりも小さい間隔を有する。これにより、配線部４０ｃ及び第２配線３１ｃのいずれもが重複して配置されないバンプが存在することはないので、エッジショートの発生を充分に抑制することができる。言い換えると、本実施形態においては、複数の配線部４０ｃは、回路基板２０ｃを平面視したときに全てのバンプ接続端子３２を覆う領域に配置されるとともに、各配線部４０ｃは、間隔Ｄ２よりも小さい間隔を有する。
また、全てのバンプ２に重複する領域の少なくとも一部に第２配線３１ｃと配線部４０ｃとが配置されている。すなわち、回路基板２０ｃを平面視したときに全てのバンプ２の少なくとも一部に重複するように第２配線３１ｃ及び配線部４０ｃのいずれかが配置されている。したがって、実施形態１と同様にして、バンプ２とバンプ接続端子３２との間で接続不良が発生するのを効果的に抑制することができる。
更に、配線部４０ｃは、多くのスリットを有して配置されることから、配線部４０ｃを介して第２配線３１ｃ間でショートが発生するのを効果的に抑制することができる。
そして、各第２配線３１ｃ及び配線部４０ｃの間、及び、各配線部４０ｃの間のスペース（隙間）から（裏面から）バンプとバンプ接続端子との位置を観察することができるので、ＩＣチップ１の位置ずれによる不良品の選別を容易に行うことができる。
なお、本実施形態においては、各配線部４０ｃ間にスペースがあるので、配線部４０ｃ及び第２配線３１ｃが一部にしか重複して配置されないバンプが存在する。しかしながら、ベースフィルム４は、通常ある程度のこし（強度）を有するためエッジショート及び接続不良抑制の効果に悪影響を及ぼすことはほぼない。
また、本実施形態においては、各配線部４０ｃは、各バンプ２間の間隔Ｄ２よりも小さな間隔Ｄｃで配置されることから、バンプ２のサイズによっては、各配線部４０ｃが非常に高精細なパターンを有することがある。しかしながら、実施形態１で説明したアディティブ法を用いて配線形成を行えば、そのように微細なパターンを有する配線部４０ｃであっても容易に形成することができる。
また、本実施形態では、各配線部４０ｃ間の間隔Ｄｃは、各バンプ２間の間隔Ｄ２よりも小さいものとしたが、本実施形態においては、配線部４０ｃは、各バンプ接続端子３２の間隔以下の間隔で複数配置されればよく、図１６（ａ）に示すように、各配線部４０ｃａ間の間隔Ｄｃが、各バンプ接続端子３２間の間隔Ｄｔと略同じである形態であってもよい。
また、本実施形態においては、図１６（ｂ）に示すように、配線部４０ｃｂがバンプ２及びバンプ接続端子３２のピッチ方向に対してずれて配置された形態であってもよい。
更に、本実施形態においては、配線部４０ｃが各バンプ接続端子３２の間隔以下の間隔で複数配置される限り、図１６（ｃ）に示すように、複数の配線部４０ｃｃのうちの一部（いくつか）がバンプ２及びバンプ接続端子３２のどちらにも重複しない形態であってもよく、また、図１６（ｄ）に示すように、複数の配線部４０ｃｄの全部（全て）がバンプ２及びバンプ接続端子３２のどちらにも重複しない形態であってもよい。このような形態であっても、基板であるベースフィルム４のこし（強度）を利用してエッジショート及び接続不良を抑制することができる。
（実施形態４）
以下に、本発明に係る実施形態４の液晶表示装置について説明する。実施形態４の液晶表示装置は、実施形態１と第２配線及び配線部の形態が異なるだけなので、実施形態１及び実施形態４で重複する内容については説明を省略する。
図８は、実施形態４の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図８において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。
本実施形態の液晶表示装置（回路基板２０ｄ）は、配線部を有さず、全てのバンプ２に重複するように配置された複数の第２配線３１ｄを備える。すなわち、複数の第２配線３１ｄは、回路基板２０ｄを平面視したときに全てのバンプ２に重なるように配置されている。更に言い換えると、全てのバンプ２は、回路基板２０ｄを平面視したときに複数の第２配線３１ｄのいずれかに重なっている。これにより、エッジショートの発生を抑制することができる。なお、回路基板２０ｄにおいては、３本の第２配線３１ｄが３６個のバンプ全てに重なるように、ＩＣチップ実装領域における各第２配線３１ｄの幅は、ＩＣチップ実装領域外における各第２配線３１の幅よりも太くなっている。
また、バンプ２に重複する領域の全てに第２配線３１ｄが配置されているため、実施形態１と同様にして、バンプ２とバンプ接続端子３２との間で接続不良が発生するのを効果的に抑制することができる。
なお、本実施形態においては、ＩＣチップ実装領域の大部分に第２配線３１ｄが配置されている。また、第２配線３１ｄは、通常、通気性の小さいＣｕ等の金属を含んで構成される。したがって、本実施形態の液晶表示装置は、リフロー加熱工程における水蒸気の発散を効率的に行うことができないという点では実施形態１、２及び３に比べ不利な形態である。
なお、本実施形態においては、図９に示すように、太さが略一定である複数本の第２配線３１ｅが全てのバンプ２に重複するように配置された回路基板２０ｅであってもよい。
（実施形態５）
以下に、本発明に係る実施形態５の液晶表示装置について説明する。なお、実施形態１及び実施形態５で重複する内容については説明を省略する。
図１０は、実施形態５の液晶表示装置に用いるＩＣチップの底面の構成を示す平面模式図である。また、図１１は、実施形態５の電子回路装置のＩＣチップ実装領域及びその近傍における構成を示す平面模式図であり、（ａ）は、第１主面（表面）側を示し、（ｂ）は、第２主面（裏面）を示す。なお、図１１（ａ）において、点線及び一点鎖線は、それぞれバンプ及びＩＣチップが配置される領域を示し、図１１（ｂ）において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。
本実施形態のＩＣチップ１ｆは、図１０に示すように、ＩＣチップ１ｆの周縁に沿って千鳥状に二列に配置されたバンプ２ｆを有する。すなわち、バンプ２ｆは、内側バンプ９ａと外側バンプ９ｂとが互い違いに配列されている。これにより、ＩＣチップ１ｆの小型化が可能となっている。
本実施形態の回路基板２０ｆは、図１１（ａ）に示すように、内側バンプ９ａ及び外側バンプ９ｂに重複する領域にそれぞれ配置された内側バンプ接続端子３２ａ及び外側バンプ接続端子３２ｂと、各内側バンプ接続端子３２ａの内側に形成されたスルーホール４１とを備える。
外側バンプ接続端子３２ｂは、第１配線３０ｆと一体的に形成され、回路基板２０ｆの表面にて第１配線３０ｆと接続されている。一方、内側バンプ接続端子３２ａは、図１１（ｂ）に示すように、スルーホール４１を介して回路基板２０ｆの裏面の第２配線３１ｆと接続されている。このようにして、本実施形態の回路基板２０ｆは、内側バンプ接続端子３２ａと外側バンプ接続端子３２ｂとの間でショート等の不良が発生するのを抑制しつつ、小型のＩＣチップ１ｆを実装することができる。
また、回路基板２０ｆは、内側バンプ９ａと外側バンプ９ｂとに重複して配置された第２配線３１ｆと配線部４０ｆとを有する。これにより、エッジショートの発生を効果的に抑制することができる。
更に、バンプ２ｆ（内側バンプ９ａ及び外側バンプ９ｂ）に重複する領域の全て第２配線３１ｆと配線部４０ｆとが配置されているため、実施形態１と同様にして、バンプ２ｆとバンプ接続端子３２（内側バンプ接続端子３２ａ及び外側バンプ接続端子３２ｂ）との間で接続不良が発生するのを効果的に抑制することができる。
以下に、本実施形態の液晶表示装置の製造方法について説明する。なお、本実施形態の液晶表示装置は、スルーホール形成工程以外は実施形態１の液晶表示装置の製造方法と同様にして作製することができる。したがって以下では、スルーホールの形成方法についてのみ説明する。
スルーホール４１は、一般的なスルーホールメッキの技術を用いて形成することができる。すなわち、まず、実施形態１において説明した方法により作製した銅／ポリイミド／銅の積層基板にレーザ、ドリル等により孔を開ける。
次いで、積層基板を処理液に浸漬して孔の内壁と積層基板の銅全面とにメッキにより銅を形成する。このとき、積層基板の銅箔全面にもメッキが付くため、銅箔の厚みが厚くなる。
次いで、ＰＥＰ技術により第１及び第２配線パターンを形成する。
以上のようにして、スルーホール４１を有する回路基板２０ｆを作製することができる。
なお、本実施形態の液晶表示装置において、配線部４０ｆと第２配線３１ｆとは接続されていないが、配線部４０ｆは第２配線３１ｆと接続されていてもよい。また、本実施形態の液晶表示装置は、図１２に示すように、配線部を有さず、全てのバンプ２ｆに重複するように配置（形成）された第２配線３１ｈを備える形態であってもよい。
以上、各実施形態では、液晶表示装置として、ＴＦＴをスイッチング素子として用いたアクティブマトリクス型液晶表示装置を例にして説明した。しかしながら、本発明の表示装置は、ＴＦＴ等の３端子素子に限定されず、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）等の２端子素子をスイッチング素子として用いたアクティブマトリクス型液晶表示装置であってもよい。また、本発明の表示装置は、アクティブ駆動型の表示装置だけでなく、パッシブ（マルチプレックス）駆動型の表示装置にも適用することができる。更に、本発明の表示装置は、透過型、反射型及び透過反射両用型のいずれのタイプの表示装置にも適用できる。
また、言うまでもなく、各実施形態は、適宜組み合わせて用いてもよい。
なお、本願は、２００６年３月１４日に出願された日本国特許出願２００６−６９８９２号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
また、本願明細書における「以上」及び「以下」は、当該数値（境界値）を含むものである。
実施形態１の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図１において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 実施形態１の液晶表示装置の平面模式図である。 図１のＰＱ線における実施形態１の電子回路装置の断面模式図である。 実施形態１の電子回路装置におけるＩＣチップの端部近傍の構造を示す断面模式図であり、ＡＣＦを用いてＩＣチップと回路基板とを接続した場合を示す。 実施形態１の電子回路装置におけるＩＣチップの端部近傍の構造を示す断面模式図であり、Ａｕ−Ｓｎ共晶接合を用いてＩＣチップと回路基板とを接続した場合を示す。 実施形態２の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図６において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 実施形態３の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図７において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 実施形態４の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の構成を示す平面模式図である。なお、図８において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 実施形態４の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の別の構成を示す平面模式図である。なお、図９において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 実施形態５の液晶表示装置に用いるＩＣチップの底面の構成を示す平面模式図である。 実施形態５の電子回路装置のＩＣチップ実装領域及びその近傍における構成を示す平面模式図であり、（ａ）は、第１主面（表面）側を示し、（ｂ）は、第２主面（裏面）を示す。なお、図１１（ａ）において、点線及び一点鎖線は、それぞれバンプ及びＩＣチップが配置される領域を示し、図１１（ｂ）において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 実施形態５の電子回路装置のＩＣチップ実装領域及びその近傍における第２主面（裏面）側の別の構成を示す平面模式図である。なお、図１２において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 従来の回路基板の第２主面（裏面）側の構成を示す平面模式図である。なお、図１３において、点線及び一点鎖線は、それぞれ第１主面（表面）に配置されたバンプ及びＩＣチップを示す。 図１３で示された回路基板にＩＣチップを実装する工程における従来の回路基板を示す断面模式図であり、ＩＣチップを熱圧着する前の状態を示す。なお、図１４は、図１３のＸＹ線での断面模式図である。 図１３で示された回路基板にＩＣチップを実装する工程における従来の回路基板を断面模式図であり、ＩＣチップ熱圧着時の状態を示す。なお、図１５は、図１４のバンプ付近を拡大した断面模式図である。 （ａ）〜（ｄ）は、実施形態３の電子回路装置のＩＣチップ実装領域及びその近傍の一部における第２主面（裏面）側の別の構成を示す平面模式図である。なお、図１６において、点線、一点鎖線及び二点破線は、それぞれ第１主面（表面）に配置されたバンプ、ＩＣチップ及びバンプ接続端子を示す。
符号の説明
１、１ｆ：半導体集積回路（ＩＣチップ）
２、２ｆ、２ｇ：バンプ
４：ベースフィルム（基板）
５：レジスト
６：カバーレイフィルム
６ａ：絶縁フィルム
６ｂ：粘着剤層
７：電子回路装置
８：異方性導電膜（ＡＣＦ）
８ａ：導電粒子
８ｂ：接着剤
９ａ：内側バンプ
９ｂ：外側バンプ
１０：液晶表示パネル
１１：アンダーフィル
１２：Ａｕ−Ｓｎ共晶物
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ：回路基板
２１：チップ電子部品
２２：ドライバ
３０、３０ｆ：第１配線（表面配線）
３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇ、３１ｈ：第２配線（裏面配線）
３２：バンプ接続端子
３２ａ：内側バンプ接続端子
３２ｂ：外側バンプ接続端子
４０ａ、４０ｂ、４０ｃ、４０ｃａ、４０ｃｂ、４０ｃｃ、４０ｃｄ、４０ｆ：配線部
４１：スルーホール
５０：隙間
５１：圧着装置ステージ
５２：ＩＣチップの端部
１００：液晶表示装置
Ｄ２：バンプ間の間隔
Ｄｂ：配線部と第２配線との間隔
Ｄｃ：各配線部間の間隔
Ｄｔ：バンプ接続端間の間隔

Claims (4)

  1. 半導体集積回路が実装される第１主面と、第２主面とを有する基板を備え、該第１主面にはバンプ接続端子を有する第１配線が形成され、該第２主面には第２配線が形成された回路基板であって、
    該第２配線は、半導体集積回路が実装される領域に重複して複数本が互いに独立して配置され、
    該回路基板は、第２主面側のバンプ接続端子が配置された領域及び／又は該領域間に、複数の配線部を備え、
    該複数の配線部は、各バンプ接続端子の間隔以下の間隔で配置され、
    該複数の配線部のうちの少なくとも一つが、実装される半導体集積回路のバンプ及びバンプ接続端子のどちらにも重畳していないことを特徴とする回路基板。
  2. 前記配線部は、その厚みが第２配線の厚みとそろえられていることを特徴とする請求項１記載の回路基板。
  3. 請求項１又は２に記載の回路基板と、前記バンプ接続端子にバンプが接続された半導体集積回路とを備えることを特徴とする電子回路装置。
  4. 請求項３記載の電子回路装置を含んで構成されることを特徴とする表示装置。
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