JP4930204B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に関し、所謂チップサイズの半導体装置の如く小型の半導体素子を基板内に収容してなる半導体装置、及びその製造方法に関する。

近年、電子機器の高機能化、小型化、軽量化が進む中で、半導体集積回路の高密度実装の要求はますます強くなっている。それに伴い、半導体パッケージの小型化、多ピン化、外部端子のファインピッチ化が求められている。

当該半導体装置の小型化要求に対応する為に、チップサイズレベルのパッケージから発展した形態の半導体パッケージとして、複数の半導体チップをウエハレベルで一括してパッケージングする、所謂ＷＬＰ（Wafer Level Package）が登場している（例えば、特許文献１参照。）。

更に、次世代のＳｉＰ（System in Package）技術として、配線基板に設けられた凹部内に、前記ＷＬＰを収容した形態の、所謂ＥＷＬＰ（Embedded Wafer Level Package）が注目されている（例えば、特許文献２参照。）。

前記ＥＷＬＰの構成の一例を、図１１に示す。当該図１１は、ＥＷＬＰ型半導体装置１００の構成を示す断面模式図である。
当該半導体装置１００（ＥＷＬＰ）に於いては、第１の基板コア材１０１と当該第１の基板コア材１０１の一方の主面に配設された絶縁層１０２、及び当該絶縁層１０２上に配設された第２の基板コア材１０３をもって基板１０４が形成され、当該第２の基板コア材１０３及び絶縁層１０２を貫通して設けられた凹部１０４Ａ内に、半導体チップ（ＷＬＰ）２００が収容されている。

また、当該基板１０４に於いては、第１の基板コア材１０１、絶縁層１０２、第２の基板コア材１０３内に、これらを貫通する如く電極１０５，１０６が配設されている。そして、第２の基板コア材１０３上には、前記電極１０５，１０６と導通する配線層１０７，１０８が配設されている。

また、当該配線層１０７，１０８上には、第３の基板コア材１０９が配設されている。
当該第３の基板コア材１０９に於いては、前記配線層１０７，１０８に導通する電極１１０，１１１が当該基板コア材１０９を貫通して配設されており、更に前記半導体チップ２００に設けられた電極パッド２０１に導通する電極１１３，１１４も当該第３の基板コア材１０９を貫通して設けられている。

また、当該第３の基板コア材１０９の一方の主面には、前記電極１１０，１１１，１１３あるいは１１４に導通する配線層１１５，１１６，１１７が配設されている。
そして、当該第３の基板コア材１０９の一方の主面には、前記配線層１１５，１１６，１１７上をも覆って絶縁層１１８が配設されており、当該絶縁層１１８を貫通して配設された電極１１９，１２０，１２１先端部には、それぞれ、半田ボールからなる外部接続用電極端子１２２が配設されている。

このようなＥＷＬＰ型の半導体装置１００の形成方法を、図１２、図１３を用いて説明する。
所謂多層配線基板の形成技術が用いられて、まず、第１の基板コア材１０１，絶縁層１０２、及び第２の基板コア材１０３の積層構造体からなる基板１０４が形成される。

当該基板１０４に於ける凹部１０４Ａは、絶縁層の選択的な積層配置、あるいは当該絶縁層の選択的除去により形成される。また、当該基板１０４を貫通する電極１０５，１０６は、当該基板１０４に設けられた貫通孔内に、所謂スルホールメッキ法などにより銅（Ｃｕ）などの導電材料が充填されて形成される。更に、第２の基板コア材１０３上には前記電極１０５，１０６に導通して配線層１０７，１０８が配設される。

そして、当該基板１０４の凹部１０４Ａ内には、半導体チップ２００が収容され、更に当該半導体チップ２００、配線層１０７，１０８などを覆って、第３の基板コア材１０９が配設される（図１２（Ａ）参照）。

次いで、前記第３の基板コア材１０９に選択的に開口を形成する。
即ち、レーザ加工法により、第３の基板コア材１０９の一部を選択的に除去し、開口１０９Ａを形成する。この結果、前記半導体チップ２００上の電極パッド２０１並びに配線層１０７，１０８の一部が露出される（図１２（Ｂ）参照）。

次いで、前記第３の基板コア材１０９上を覆い、且つ前記開口１０９Ａ内に充填されて、前記電極パッド２０１並びに配線層１０７，１０８に接続された金属めっき層１１０を形成する（図１２（Ｃ）参照）。

次いで、フォトエッチングプロセスを適用して、前記金属メッキ層１１０を選択的に除去し、前記半導体チップ２００上の電極パッド２０１及び配線層１０７，１０８に導通する電極１１１，１１２，１１３，１１４並びに配線層１１５，１１６，１１７を形成する（図１３（Ａ）参照）。

次いで、前記配線層１１５，１１６，１１７を覆って絶縁層１１８を形成し、フォトエッチングプロセスを適用して、当該絶縁層１１８に開口を形成する。
そして当該開口部内に金属メッキを施し、電極１１９，１２０，１２１を充填形成する（図１３（Ｂ）参照）。

しかる後、前記電極１１９，１２０，１２１それぞれの表出部に、半田ボールからなる外部接続用電極端子１２２を配設し、前記図１１に示される半導体装置構造を得る。
この様に、ＥＷＬＰ型の半導体装置１００にあっては、ＷＬＰ型の半導体チップ２００が、基板１０４に形成された凹部１０４Ａ内に収容されて、高集積モジュール化が図られている。
特開２０００−３５３７６２号公報 特開２００３−２９８００５号公報

前記図１１に示すＥＷＬＰの構成にあっては、半導体チップ２００に於いて、電極パッド２０１が配設されているものの、当該電極パッド２０１上に電極端子が配設されていない。

この為、当該半導体チップ２００の構造では、基板１０４内に収容する前に、当該半導体チップ２００に対する所謂パッケージ試験等が遂行し難い。
また、前記図１２、図１３に示すＥＷＬＰの製造方法は、特許文献１に示すＷＬＰを用いての製造方法に類似する。

かかる製造方法にあっては、半導体チップ２００上に絶縁層などの積層工程、フォトリソグラフィ工程等を繰り返し行い、製造工程が長く煩雑である。
従って、当該ＥＷＬＰの製造方法にあっては、生産性が低く、製造コストの上昇を招いてしまう。

本発明はこのような点に鑑みてなされたものであり、チップサイズの半導体装置の如く小型の半導体素子を基板内に収容することができ、更に検査効率の高い、半導体装置及びその製造方法を提供することを目的とする。

本発明では上記課題を解決するために、断面形状が凹状を有する電極を具備してなる半導体素子と、半導体素子上に配設され、半導体素子の断面形状が凹状を有する電極と第２の配線基板の電極とに対応して、先鋭状の電極端子が配設されてなる第１の配線基板と、半導体素子と第１の配線基板との間に形成された樹脂層と、を具備し、半導体素子は、凹部を有する第２の配線基板の凹部内に収容され、半導体素子の断面形状が凹状を有する電極の凹部と第２の配線基板の電極とに、第１の配線基板の先鋭状の電極端子が受容され、樹脂層は、半導体素子の断面形状が凹状を有する電極と第１の配線基板の先鋭状の電極端子とを包囲していることを特徴とする半導体装置が提供される。

また、本発明では、上記課題を解決するために、半導体素子の電極パッド上に、断面形状が凹状を有する電極を形成する工程と、半導体素子を、凹部を有する第２の配線基板の凹部内に配置する工程と、第２の配線基板の凹部内に配置された半導体素子上に、半導体素子の電極と第２の配線基板の電極とに対応して先鋭状の電極端子が配設されてなる第１の配線基板を配置する工程と、半導体素子に於ける断面形状が凹状を有する電極の凹部と第２の配線基板の電極とに、第１の配線基板に於ける先鋭状の電極端子を圧入する工程と、半導体素子と第１の配線基板との間に、半導体素子の断面形状が凹状を有する電極と第１の配線基板の先鋭状の電極端子とを包囲する樹脂層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、所謂チップサイズの半導体装置の如く、小型の半導体素子が基板内部に収容された半導体装置を、高い生産性をもって低コストで製造することができる半導体装置構造、並びにその製造方法が実現される。

以下、本発明の実施の形態を、図面を参照しつつ詳細に説明する。
＜半導体装置＞
本発明による半導体装置の要部断面構造を、図１に示す。

即ち、本発明による半導体装置１（ＥＷＬＰ）は、半導体チップ（半導体素子）２０（ＷＬＰ）、当該半導体チップ２０を収容する基板１０、これらを覆って配置された配線基板３０、並びに当該配線基板３０の他方の主面に配設された外部接続用電極端子４０を具備する。

即ち、当該半導体装置１（ＥＷＬＰ）に於いては、半導体チップ２０を収容・保持する基板１０は、第１の基板コア材１０ａと、当該第１の基板コア材１０ａの一方の主面に配設された絶縁層１０ｂ、及び当該絶縁層１０ｂ上に配設された第２の基板コア材１０ｃを具備する。

また、当該基板１０に於いては、第１の基板コア材１０ａ、絶縁層１０ｂ、第２の基板コア材１０ｃ内に、これらを貫通する如く電極１０ｄ，１０ｅが選択的に配設されている。

更に、第２の基板コア材１０ｃ上には、前記電極１０ｄ，１０ｅと導通する配線層１０ｆ，１０ｇが選択的に配設され、当該配線層１０ｆ，１０ｇは、絶縁層１０ｈにより被覆されている。

そして、絶縁層１０ｈ、第２の基板コア材１０ｃ及び絶縁層１０ｂを貫通して設けられた凹部１５内に、半導体チップ（ＷＬＰ）２０が収容され、接着部材２１により固着されている。

かかる構成を有する基板１０に於いて、前記基板コア材１０ａ，１０ｃは、ガラス繊維等を含む有機絶縁性樹脂から構成される。当該樹脂としては、エポキシ樹脂、ビスマレイミドトリアジン、またはポリイミド等の有機絶縁性樹脂が適用される。

一方、絶縁層１０ｂ，１０ｈは、エポキシ樹脂あるいはポリイミド等の有機絶縁性樹脂から構成される。
また、前記電極１０ｄ，１０ｅ、並びに配線層１０ｆ，１０ｇは、例えば銅（Ｃｕ）により形成される。

当該電極１０ｄ，１０ｅは、基板コア材１０ａ，１０ｃ及び絶縁層１０ｂを貫通して設けられた孔内に、所謂スルホールメッキ法などにより銅（Ｃｕ）などの導電材料が充填されて形成される。

また、配線層１０ｆ，１０ｇは、基板コア材１０ｃ表面への銅（Ｃｕ）層の形成、及びその後の選択エッチング処理（所謂フォトリソグラフィ法）により、あるいは選択メッキ法により形成される。

また、前記半導体チップ２０を基板１０の凹部１５内に固着する接着部材２１としては、エポキシ系樹脂、ポリイミド系樹脂あるいはアクリル系樹脂などからなる接着剤が適用される。当該接着部材２１は、半導体チップ２０の底部及び側面と、基板１０との間に在るように、その量が選択される。

当該半導体チップ２０は、Ｓｉ（シリコン）あるいはガリウム砒素（ＧａＡｓ）等の半導体基材の一方の主面（上面）に、ウエハプロセスが適用されて、トランジスタ等の能動素子、容量素子等の受動素子、並びにこれらの機能素子を接続する配線層を含んで電子回路領域が形成されている（図示せず）。

そして、当該半導体チップ２０の上面には、前記電子回路領域に接続された電極パッド２０ａが配設され、当該電極パッド２０ａ上には、外部接続用電極端子として、断面形状が凹状を有するバンプ（Ｂｕｍｐ）電極２０ｂが配設されている。

尚、当該断面は、半導体チップ２０の電子回路領域が形成された主表面に対して、垂直方向の断面である。
前記電極パッド２０ａは、銅（Ｃｕ）またはアルミニウム（Ａｌ）を主体とする金属で構成される。また、断面形状が凹状を有するバンプ電極２０ｂは、半田または金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金等により構成される。

このように断面形状が凹状を有するバンプ電極２０ｂの形成方法については後述する。
かかる半導体装置１にあっては、前記基板１０の半導体チップ２０収容部上に、配線基板３０が載置されている。

そして、当該配線基板３０と、半導体チップ２０並びに基板１０との間には、絶縁層３１が配設されている。
当該配線基板３０にあっては、絶縁体からなる配線基板コア材３０ａの一方の主面（半導体チップ２０への対向面）に配線層３０ｂが複数、選択的に配設されており、かかる配線層３０ｂには、先鋭状の電極端子３０ｃが選択的に配設されている。

当該先鋭状の電極端子３０ｃは、前記半導体チップ２０に於ける断面形状が凹状のバンプ電極２０ｂに対し選択的に接続され、また第２の基板コア材１０ｃ上に配設されている配線層１０ｆ，１０ｇに対して、絶縁層１０ｈを貫通して選択的に接続されている。

また、当該配線基板３０にあっては、配線基板コア材３０ａを貫通して、電極３０ｄが選択的に配設されている。
更に、配線基板コア材３０ａの他方の主面（半導体チップ２０への非対向面）には、前記電極３０ｄに導通する配線層３０ｅ、あるいは非導通の配線層３０ｆが選択的に配設されている。

これらの配線層３０ｅ、あるいは配線層３０ｆを覆って絶縁層３２が配設され、当該絶縁層３２に選択的に形成された開口部に於いて表出された配線層には、外部接続用電極端子４０を構成する半田ボールが配設されている。

即ち、かかる外部接続用電極端子４０の配置構造は、所謂ＢＧＡ（Ball Grid Array）構造とされている。
ここで、配線基板コア材３０ａは、ガラス繊維を含んだ有機絶縁性樹脂により形成されている。

一方、絶縁層３１，３２は、エポキシ樹脂またはポリイミド等の有機絶縁性樹脂から構成される。
また、先鋭状の電極端子３０ｃは、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金等により構成される。当該先鋭状の電極端子３０ｃの形成方法については、後述する。

また、配線層３０ｂ，３０ｅ，３０ｆ、並びに電極３０ｄは、例えば、銅（Ｃｕ）により構成される。
なお、半導体装置１にあっては、基板コア材１０ａ，１０ｃ、あるいは電極端子３０ｃの数、並びにその層間に配設させる絶縁層１０ｂ，１０ｈの層数は、図１に示される構成に限定されるものではない。

同様に、電極１０ｄ，１０ｅ，３０ｄ並びに配線層１０ｆ，１０ｇ，３０ｅ，３０ｆについても、図１に示される構成に限定されるものではない。
次に、前記半導体装置１の製造方法について、図２乃至図４を用いて説明する。

ここでは、半導体装置の製造の効率化を図る為に、前記基板１０として大判の形態を有するものが適用され、当該大判の基板１０に複数個の半導体チップが収容される製造形態が採られる場合を開示している。

但し、図２乃至図４にあっては、当該大判の基板を用いて形成される複数個の半導体装置の中、１個の半導体装置の形成工程について特徴的に示す。
当該図２乃至図４に於いて、左右に延びる破線は、大判の基板を適用している状態を模している。

まず、半導体チップ２０が、基板１０に設けられた凹部１５内に収容され、固着される工程を、図２に示す。
尚、当該基板１０の形成に際しては、所謂多層配線基板の形成技術が用いられて、第１の基板コア材１０ａ、絶縁層１０ｂ、及び第２の基板コア材１０ｃの積層構造体が形成される。

そして、当該積層構造体を貫通して設けられた孔内に、所謂スルホールメッキ法などにより銅（Ｃｕ）などの導電材料が充填されて、電極１０ｄ，１０ｅが形成される。
更に、第２の基板コア材１０ｃ上には、前記電極１０ｄ，１０ｅに導通して配線層１０ｆ，１０ｇが配設される。

かかる配線層１０ｆ，１０ｇの形成後、絶縁層１０ｈが被覆形成される。
当該積層構造体からなる基板１０に於ける凹部１５は、第１の基板コア材１０ａ上への予め開口が設けられた絶縁層１０ｂ、基板コア材１０ｃの積層配置、あるいは積層後に於ける当該基板コア材１０ｃ及び絶縁層１０ｂの選択的な除去などにより形成される。

当該凹部１５内への、半導体チップ２０の収容・固着に際しては、図２（Ａ）に示される様に、予め当該凹部１５の底部に熱硬化性の接着部材２１を配置しておき、ボンディングツール（図示せず）に保持された半導体チップ２０を当該凹部１５内へ降下せしめる。

尚、当該半導体チップ２０の上面には、後述する製造方法をもって、断面が凹状のバンプ電極２０ｂが形成されている。
一方、前記基板１０は、ボンディングステージ（図示せず）上に保持され、必要に応じて加熱されている。

尚、この段階では、前記接着部材２１はペースト状である。
凹部１５内へ降下された半導体チップ２０は、ボンディングツールにより押圧され、基板コア材１０ａ上に接着部材２１を介して固着される。

半導体チップ２０が、当該基板コア材１０ａ上に接着部材２１を介して固着された状態を、図２（Ｂ）に示す。
前記ボンディングツールによる荷重の印加により、ペースト状の接着部材２１は、半導体チップ２０と基板コア材１０ａとの間に於いて、半導体チップ２０周囲に回り込むと共に、加熱によって熱硬化する。

この結果、基板１０に於ける凹部１５内に、半導体チップ２０が当該接着部材２１を介して固着される。
次いで、半導体チップ２０が収容・固着された基板１０上に、配線基板３０を搭載し、固着する。

即ち、図３（Ａ）に示される様に、半導体チップ２０が収容・固着された基板１０上に、ボンディングツール（図示せず）に保持された配線基板３０を降下せしめる。
この時、基板１０は、ボンディングステージ（図示せず）上に保持され、必要に応じて予備加熱されている。一方、配線基板３０も、必要に応じて予備加熱される。

前述の如く、当該配線基板３０は、絶縁体からなる配線基板コア材３０ａの一方の主面（半導体チップ２０への対向面）に配線層３０ｂが選択的に配設されており、かかる配線層３０ｂには、先鋭状の電極端子３０ｃが選択的に配設されている。

そして、当該先鋭状の電極端子３０ｃの周囲に於ける配線基板３０表面には、熱可塑性樹脂からなる絶縁層３１が被覆されている。
一方、当該配線基板コア材３０ａの他方の主面（半導体チップ２０への非対向面）には、電極３０ｄに導通する配線層３０ｅ、あるいは非導通の配線層３０ｆが配設され、これらの配線層を選択的に覆って絶縁層３２が配設されている。

かかる配線基板３０を降下させ、加熱を行いながら、当該配線基板３０をボンディングツールにより基板１０に対し押圧する。（図示せず）
かかる押圧により、前記配線基板３０に配設されていた先鋭状の電極端子３０ｃのうち、前記半導体チップ２０に対応する電極端子３０ｃは、前記半導体チップ２０に於けるバンプ電極２０ｂの凹部内に受容されて、嵌合状態をもって、当該電極端子３０ｃとバンプ電極２０ｂとの機械的な接続がなされる。

一方、他の電極端子３０ｃは、絶縁層１０ｈを貫通して、第２の基板コア材１０ｃ上の配線層１０ｆ，１０ｇに接続される。
かかる状態を、図３（Ｂ）に示す。

上述の如く、ボンディングツールによる荷重の印加並びに加熱により、熱可塑性樹脂からなる絶縁層３１は塑性を発現し、半導体チップ２０、並びに基板１０の絶縁層１０ｈと配線基板３０との間に於いて流動する。そして、当該半導体チップ２０、並びに基板１０の絶縁層１０ｈと配線基板３０との間の空間を埋める。

一方、有機系樹脂からなる絶縁層１０ｈは、加熱により低弾性となる。
なお、前記接着部材２１は加熱により弾性を発現し、配線基板３０の押圧によって、半導体チップ２０下面に位置する接着部材２１の厚さは、前記図２（Ｂ）に示す状態よりも薄くなる。

そして、絶縁層３１が所定の温度以下となり、硬化することにより、配線基板３０に於ける先鋭状の電極端子３０ｃと半導体チップ２０に配設されたバンプ電極２０ｂ、並びに配線基板３０に於ける先鋭状の電極端子３０ｃと基板１０に配設された配線層１０ｆ，１０ｇは、より強固に接続される。

なお、絶縁層３１としては、熱可塑性樹脂に限らず、熱硬化性樹脂を用いてもよい。
即ち、配線基板３０の第一の主面に於いて、先鋭状の電極端子３０ｃの先端が表出するように、熱硬化性樹脂層を形成し、配線基板３０と半導体チップ２０並びに基板１０とを圧着した後、加熱により当該熱硬化性樹脂を硬化せしめ、先鋭状の電極端子３０ｃと、配線層１０ｆ，１０ｇ並びにバンプ電極２０ｂとを圧接により接続することができる。

この様に、半導体チップ２０が収容された基板１０の上を覆う配線基板３０を配設した後、当該配線基板３０の他方の主面に、外部接続用電極端子４０を構成する半田ボールを配設する。

即ち、図４に示される様に、配線基板３０の他方の主面に於ける配線層３０ｅ，３０ｆ上に、当該半田ボールをリフロー法により形成して外部接続用電極端子４０を配設する。
前述の如く、基板１０として大判の形態を有するものが適用され、当該大判の基板１０に複数個の半導体チップが収容される製造形態が採られた場合には、前記半田ボールからなる外部接続用電極端子４０の形成の後、ダイシング法により、基板１０並びに配線基板３０をその積層方向に切断して個片化し、前記図１に示す半導体装置１を形成する。

この様な半導体装置１の製造方法にあっては、基板１０上並びに半導体チップ２０に対し、配線基板３０を一度の工程をもって接続する。従って、薄型の半導体チップ（ＷＬＰ）が内蔵された半導体装置１をより簡便な工程をもって製造することができる。

即ち、従来のＥＷＬＰの製造工程でなされていたＷＬＰ上層の配線層形成における皮膜の積層形成、あるいはフォトリソグラフィ工程の繰り返しなどの工程を経ずに、ＷＬＰが内蔵された半導体装置を容易に製造することができる。

かかる圧着法を用いることにより、配線基板３０に於ける先鋭状の電極端子３０ｃと、半導体チップ２０のバンプ電極２０ｂ、あるいは配線層１０ｆ，１０ｇとの間を機械的に有効に接続することができる。従って、従来のＥＬＷＰに比べ、電極端子３０ｃと、バンプ電極２０ｂ並びに配線層１０ｆ，１０ｇとの接続信頼性を高めることができる。

この時、配線基板３０に於ける先鋭状の電極端子３０ｃを、半導体チップ２０に於けるバンプ電極２０ｂの凹部に受容させて接続していることから、より高い接続信頼性を有する。

また、半導体チップ２０、基板１０並びに配線基板３０の一方の主面を、樹脂３１ｅにより被覆することから、薄形化される半導体チップ２０の保護を図ることができる。
この様に、当該半導体装置１は、薄形化された半導体チップ２０を内蔵することが可能であり、もって、それ自体の薄型化を図ることもできる。

また、前記先鋭状の電極端子３０ｃと、断面形状が凹状を有するバンプ電極２０ｂ並びに配線層１０ｇとを、直接的に圧接して接続することから、断面形状が凹状のバンプ電極２０ｂ相互間の狭ピッチ化が容易に成し得る。 また、これらの電気的な接続を行う部材として、半田ペーストあるいは導電ペーストなどの金属ペーストが適用されている。従って、これらのペースト材が緩衝効果を発揮し、半導体チップ２０への衝撃等を吸収し、半導体チップ２０へのダメージを低減することができる。

更に、基板１０に半導体チップ２０を収容・搭載する前に、当該半導体チップ２０には、凹状のバンプ電極２０ｂが形成されていることから、半導体チップ２０の試験（例えば、電気的特性検査等）を、当該バンプ電極２０ｂを介して容易に遂行できる。その結果、検査効率が向上する。

この様に、半導体装置１に於いては、半導体装置としての生産性がより向上し、低コスト化を図ることができる。更に、半導体装置としての信頼性並びに検査効率がより向上する。

この様な構成を有する半導体装置１を、前述の如き製造方法をもって製造するに際し、半導体チップ２０上に予め配設されるところの断面形状が凹状を有するバンプ電極２０ｂは、図５乃至図９を用いて示す種々の方法により形成することができる。

なお、ここでは、前記図１に於いて示した部位には、同一の符号を付しており、また半導体基板の主面に配設した電極パッド２０ａ部分を拡大して示している。
前述の如く、当該半導体基板に対しては、断面形状が凹状を有するバンプ電極２０ｂの配設に先行して、その一方の主面に、トランジスタ等の能動素子、容量素子等の受動素子、並びにこれらの素子を接続する配線層を有する電子回路領域が形成されている。

そして、当該電子回路領域が形成されている半導体基板の主面上に、前記配線層に接続された電極パッド２０ａが配設されている。
当該電極パッド２０ａの縁部を含んで半導体基板の表面は、有機絶縁膜からなるパッシペーション層２０ｃにより被覆されている。

＜バンプ電極２０ｂの形成方法その１＞
断面形状が凹状を有するバンプ電極２０ｂの形成方法その１について、図５を用いて説明する。

かかる形成方法その１にあっては、半導体基板２２上に、印刷用マスク５０が配設される（図５（Ａ）参照）。
当該印刷用マスク５０は、一つの電極パッド２０ａの上面全領域を開放するものではなく、当該電極パッド２０ａの中央部上方に位置してマスクパターン５０ａが配設されている。

即ち、当該印刷用マスク５０は、電極パッド２０ａの中央部、並びに電極パッド２０ａ領域以外の半導体基板２２の主面をマスクする。
従って、当該電極パッド２０ａは、その周縁部近傍の平面が表出されてマスクされる。

かかる印刷用マスク５０を用いた印刷法により、前記電極パッド２０ａ上に、金属ペースト２３を被着する。
金属ペースト２３としては、共晶系半田もしくは鉛フリー半田等により構成された半田ペースト、または、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金ペースト等により構成された導電ペーストを用いることができる。

前記印刷用マスク５０を用いて、金属ペースト２３を印刷法により被着することにより、電極パッド２０ａ上には、前記マスク５０ａの存在により被着部位、被着量が制限されて、当該金属ペースト２３が被着される。

即ち、電極パッド２０ａの中央部に対しては、マスク５０ａにより金属ペースト２３の被着が阻止・制限され、当該電極パッド２０ａの中央部には、マスク５０ａの周囲にある開口部を通して金属ペースト２３が被着される。

従って、当該電極パッド２０ａ上には、その中央部に於ける被着量が少ない分布、即ち断面形状が凹状を有して金属ペースト２３が被着される（図５（Ｂ）参照）。
被着された金属ペースト２３は、例えば５０〜３００℃の温度をもって所定時間加熱され、硬化（キュア）される。

この結果、電極パッド２０ａ上には、その中央部に於ける被着量が少ない分布形状、即ち断面形状が凹状を有して金属製のバンプ電極２０ｂが形成される（図５（Ｃ）参照）。
この様に、断面形状が凹状を有するバンプ電極２０ｂは、次の様な形成方法を用いて形成することもできる。

＜バンプ電極の形成方法その２＞
断面形状が凹状を有するバンプ電極の形成方法その２について、図６及び図７を用いて説明する。

かかる形成方法その２にあっては、電極パッド２０ａ上を含めて半導体基板２２上に、下地金属層５１及びレジスト層５２が積層して形成される。
当該下地金属層５１は、例えばチタン（Ｔｉ）であって、スパッタリング法により被着される。

また、当該下地金属層５１上に配設されるレジスト層５２は、電極パッド２０ａ上に形成された当該下地金属層５１を表出するように、選択的に配置される（図６（Ａ）参照）。

なお、下地金属層５１上には、必要に応じて、更に鍍金（めっき）用シード層を形成してもよい。
次いで、前記レジスト層５２をマスクとして、下地金属層５１上に金属層２４を厚く被着する。即ち、当該下地金属層５１を通電電極とし、レジスト層５２をマスクとする電気鍍金（めっき）法によって、前記電極パッド２０ａ上に、金属層２４を形成する（図６（Ｂ）参照）。

当該金属層２４を構成する金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金が適用される。
この電気鍍金処理に於いては、電流密度を高密度に設定する、或いは鍍金液の成分を調整することにより、被着される金属層２４の密度を疎とし、内部に気泡（ボイド）２４ａが含まれるものとする。

この様に、密度が疎とされ、内部に気泡（ボイド）２４ａが含まれた金属層２４は、電極パッド２０ａ上に、レジスト層５２の厚さを越え、突出して形成される（図６（Ｃ）参照）。

次いで、前記レジスト層５２、並びに下地金属層５１の表出部を除去する（図７（Ａ）参照）。
レジスト層５２は、例えばアッシング処理により除去され、表出する下地金属層５１はエッチングにより除去される。

しかる後、前述の如く、密度が疎とされ、内部に気泡（ボイド）２４ａが含まれた金属層２４に対し、再溶融（リフロー）処理を施す。
所定のリフロー温度、所定の時間をもって、再溶融処理を施すことにより、金属層２４内に含まれている気泡（ボイド）２４ａは、当該金属層２４の中央部上方へ移動する（図７（Ｂ）参照）。

そして、当該金属層２４の中央部上方に移動した気泡（ボイド）２４ａは、溶融状態にある金属層２４の外部へ放出される。
かかる気泡（ボイド）２４ａの放出により、前記電極パッド２０ａ中央部に位置する金属層２４は陥没し、所謂クレーター状を呈する（図７（Ｃ）参照）。

この結果、当該再溶融（リフロー）処理後には、断面形状が凹状を有するバンプ電極２０ｂが、電極パッド２０ａ上に形成される。
断面形状が凹状を有するバンプ電極２０ｂは、次の様な形成方法を用いて形成することもできる。

＜バンプ電極２０ｂの形成方法その３＞
断面形状が凹状を有するバンプ電極の形成方法その３を、図８を用いて説明する。
かかる形成方法その３にあっては、半導体基板２２上に、電極パッド２０ａ上を含めて下地金属層５１及びレジスト層５２が積層して形成される。

当該下地金属層５１は、例えばチタン（Ｔｉ）であって、スパッタリング法により被着される。
また、当該下地金属層５１上に配設されるレジスト層５２は、電極パッド２０ａ上に形成された当該下地金属層５１を選択的に表出するように配置される（図８（Ａ）参照）。

即ち、当該レジスト層５２ａは、電極パッド２０ａのほぼ中央部に位置して選択的に配設される。
なお、下地金属層５１上には、更に必要に応じて、鍍金層用のシード層を形成してもよい。

次いで、前記レジスト層５２をマスクとして、下地金属層５１上に金属層２４を厚く被着する。即ち、当該下地金属層５１を通電電極とし、レジスト層５２をマスクとする電気鍍金（めっき）法によって、前記電極パッド２０ａ上に、金属層２４を選択的に形成する。

当該金属層２４を構成する金属としては、半田、又は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金が適用される。
かかる電気鍍金（めっき）の際、前記電極パッド２０ａのほぼ中央部に位置してレジスト層５２ａが配設されていることにより、金属層２４は、当該レジスト層５２ａの周囲に表出されている下地金属層５１上に被着される。

厚く被着された金属層２４は、レジスト層５２ａ上に於いて連続し一体化する（図８（Ｂ）参照）。
次に、被着された金属層２４の周囲に在るレジスト５２、並びに下地金属層５１を除去する。

レジスト層５２は、例えばアッシング処理により除去され、表出する下地金属層５１はエッチングにより除去される。
この結果、電極パッド２０ａ上には、その中央部に於ける被着量が少ない分布、即ち断面形状が凹状を有して金属製のバンプ電極２０ｂが形成される（図８（Ｃ）参照）。

この様に断面形状が凹状を有するバンプ電極２０ｂは、更に次の様な形成方法を用いても形成することもできる。
＜バンプ電極２０ｂの形成方法その４＞
断面形状が凹状を有するバンプ電極の形成方法その４について、図９を用いて説明する。

本方法にあっては、一方の主面に、バンプ電極２０ｂの外形形状に対応するキャビティ６０ａが複数個設けられた型６０を予め準備し、当該型６０のキャビティ６０ａ内に金属ペースト２６ａを配設する（図９（Ａ）参照）。

即ち、個々のキャビティ６０ａの中央部に凸部が設けられ、かかる凸部の存在により金属ペーストの導入形態が制限されている。
また、当該型６０に於ける複数個のキャビティ６０ａの相互の間隔は、前記半導体基板２２上に配設された電極パッド２０ａの間隔に対応して設定されている。

そして、当該キャビティ６０ａ内に、金属ペースト２６を印刷法などにより供給する。
当該金属ペースト２６は、共晶系半田もしくは鉛フリー半田ペーストなどの半田ペーストにより構成される。これに代えて、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金ペーストなどの導電ペーストを適用することもできる。

次いで、当該キャビティ６０ａ内に受容された金属ペースト２６を、硬化（キュア）せしめ金属層２６ｂを形成する。
硬化温度は、半田ペーストを用いた場合には、半田の溶融温度以下に設定する。また、導電ペーストを用いた場合には、例えば５０〜３００℃に設定する。

また、必要に応じて、加熱時間を調整する。
次いで、前記型６０に保持された金属層２６ｂを、半導体基板２２上の電極パッド２０ａに接触させる。

即ち、半導体基板２２と型６０との位置合わせを行い、半導体基板２２の電極パッド２０ａ上に、導電性ペースト２７を介して、金属層２６ｂを接触せしめる（図９（Ｂ）参照）。

当該金属ペースト２７ａは、前記金属ペースト２６ａと同一材料（成分）である。
次いで、再び加熱処理を施し、金属ペースト２７ａを硬化（キュア）させ、キャビティ６０ａ内の金属層２６ｂと電極パッド２０ａとを固着する。

ここで、金属ペースト２７ａの硬化条件は、半田ペーストを用いた場合には、半田の溶融温度以下に設定される。また、導電ペーストを用いた場合には、５０〜３００℃に設定する。

更に、必要に応じて、加熱時間を調整して硬化させる。
しかる後、前記型６０を半導体基板２２から分離し、断面形状が凹状を有するバンプ電極２０ｂを表出せしめる。かかる凹部は、前記型６０に於けるキャビティ６０ａ内の凸部に対応して形成されるものである。

この結果、前記電極パッド２０ａ上には、金属層２７ｂを介して、断面形状が凹状を有するバンプ電極２０ｂが配設される（図９（Ｃ）参照）。
一方、前記配線基板３０に配設される先鋭状の電極端子３０ｃは、次の様な製造方法をもって形成することができる。

なお、ここに於いても、前記図１で説明した部位には同一の符号を付す。
＜電極端子３０ｃの形成方法＞
先鋭状の電極端子３０ｃの形成方法を、図１０を用いて説明する。

まず、配線基板３０を構成する基板コア材３０ａの上に、印刷用マスク７０を位置せしめる（図１０（Ａ）参照）。
当該印刷用マスク７０には、前記基板コア材３０ａの表面に選択的に配設されている配線層３０ｂに於ける電極端子設定位置に対応して、貫通孔７０ａが設けられている。

当該貫通孔７０ａは、前記配線層３０ｂの表面側（一方の主面）にあっては当該配線層の表面積に対応して比較的大なる面積を有し、一方当該配線層３０ｂから遠い側（他方の主面）にあっては小面積を有しており、その断面形状は所謂テーパ状を有する。

かかる印刷用マスク７０を、基板コア材３０ａ上に密着させて配置し、前記小面積を有する開口部を通して、貫通孔７０ａ内へ金属ペーストを充填する。
導電ペーストとしては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）もしくはこれらの合金を含むペーストが適用される。

当該金属ペーストを充填処理した後、印刷用マスク７０を除去する。
次いで、前記基板コア材３０ａ上の金属ペーストに対し加熱・乾燥処理を施して、当該金属ペーストを固化し、電極端子３０ｃを形成する。加熱処理温度は、例えば５０〜３００℃に設定される。

金属ペーストが固化されて形成された電極端子３０ｃは、前記印刷用マスク７０に形成された貫通孔７０ａの形状に対応して側面が傾斜面をもって形成され、その形状は、配線層３０ｂの表面からほぼ垂直方向に突出する如く、円錐形あるいは角錐形の先鋭状を有する（図１０（Ｂ）参照）。

この様な工程により、基板コア材３０ａの配線層３０ｂ上に、先鋭状の電極端子３０ｃが選択的に配設される。
（付記１） 断面形状が凹状を有する電極を具備してなる半導体素子と、
前記半導体素子上に配設され、当該半導体素子の断面形状が凹状を有する電極に対応して、先鋭状の電極端子が配設されてなる第１の配線基板と、
を具備し、
前記半導体素子の断面形状が凹状を有する電極の当該凹部に、前記第１の配線基板の先鋭状の電極端子が受容されてなることを特徴とする半導体装置。

（付記２） 前記半導体素子は、凹部を有する第２の配線基板の該凹部内に収容されていることを特徴とする付記１記載の半導体装置。
（付記３） 前記半導体素子がウエハレベルパッケージ（ＷＬＰ）であり、前記半導体素子の主面に凹状の前記電極が少なくとも一つ配設されていることを特徴とする付記１記載の半導体装置。

（付記４） 前記第２の配線基板が少なくとも一つの基板コア材と、前記基板コア材上に形成された少なくとも一つの絶縁層と、前記基板コア材並びに前記絶縁層を貫通する少なくとも一つの電極と、前記電極に導通する前記基板コア材上に配設された少なくとも一つの配線層と、を有していることを特徴とする付記２記載の半導体装置。

（付記５） 前記第１の配線基板が少なくとも一つの基板コア材と、前記基板コア材の主面に形成された少なくとも一つの絶縁層と、前記基板コア材並びに前記絶縁層を貫通する少なくとも一つの電極と、前記電極に導通する前記基板コア材上に配設された少なくとも一つの配線層と、前記配線層上に形成された少なくとも一つの先鋭状電極端子と、を有していることを特徴とする付記１記載の半導体装置。

（付記６） 半導体素子の電極パッド上に、断面形状が凹状を有する電極を形成する工程と、
前記半導体素子上に、当該半導体素子の電極に対応して先鋭状の電極端子が配設されてなる配線基板を配置する工程と、
前記半導体素子に於ける断面形状が凹状を有する電極の当該凹部に、前記配線基板に於ける先鋭状の電極端子を圧入する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記７） 前記半導体素子上に前記配線基板を配置する工程の前に、
前記半導体素子を、凹部を有する第２の配線基板の該凹部内に配置する工程、
を有することを特徴とする付記６記載の半導体装置の製造方法。

（付記８） 前記断面形状が凹状を有する電極は、
複数の電極パッドが形成された半導体基板上に、前記電極パッドの中心の一部を除き前記パッド部の位置に開口を有する印刷用マスクを配置する工程と、
前記印刷用マスクを介して前記電極パッド上に金属ペーストを印刷する工程と、
印刷された前記金属ペーストを乾燥させる工程と、
から形成されることを特徴とする付記６記載の半導体装置の製造方法。

（付記９） 前記断面形状が凹状を有する電極は、
複数の電極パッド上に、ボイドが内部に存在する金属層を形成する工程と、
前記ボイドが存在する前記金属層をリフローする工程と、
から形成されることを特徴とする付記６記載の半導体装置の製造方法。

（付記１０） 前記断面形状が凹状を有する電極は、
複数の電極パッドの中心部と前記電極パッド領域以外の前記半導体基板の主面に、レジストを選択的に配置する工程と、
前記レジストから前記電極パッドが表出した部分に、金属層を形成する工程と、
から形成されることを特徴とする付記６記載の半導体装置の製造方法。

（付記１１） 前記断面形状が凹状を有する電極の形成においては、
凹状の前記電極の形状に対応したキャビティが配設された型に、第１の金属ペーストを供給する工程と、
前記第１の金属ペーストを前記キャビティ内において硬化させる工程と、
硬化させた前記第１の金属ペーストを前記電極パッドに第２の金属ペーストを介して接触させ、前記第２の金属ペーストを硬化させる工程と、
を有し、硬化させた前記第１の金属ペーストから前記型を離反させることにより、前記電極パッド上に凹状の前記電極を形成することを特徴とする付記６記載の半導体装置の製造方法。

（付記１２） 前記配線基板を配置する前に、前記配線基板上に前記電極端子の配設を行い、前記電極端子の配設において、
前記配線基板に配設された配線層の一部以外の前記配線基板の主面をマスクする印刷用マスクにより、前記配線層上に金属ペーストを印刷する工程と、
印刷された前記金属ペーストを乾燥させる工程と、
を有することを特徴とする付記６記載の半導体装置の製造方法。

（付記１３） 前記印刷用マスクに、逆テーパまたは順テーパの貫通孔が設けられていることを特徴とする付記６記載の半導体装置の製造方法。

本発明による半導体装置の構成を示す要部断面模式図である。 本発明による半導体装置の製造方法を示す要部断面模式図（その１）である。 本発明による半導体装置の製造方法を示す要部断面模式図（その２）である。 本発明による半導体装置の製造方法を示す要部断面模式図（その３）である。 バンプ電極の形成方法その１を示す要部断面模式図である。 バンプ電極の形成方法その２を示す要部断面模式図（その１）である。 バンプ電極の形成方法その２を示す要部断面模式図（その２）である。 バンプ電極の形成方法その３を示す要部断面模式図である。 バンプ電極の形成方法その４を示す要部断面模式図である。 電極端子の形成方法を示す要部断面模式図である。 従来のＥＷＬＰの構成を示す要部断面模式図である。 従来のＥＷＬＰの製造方法を示す要部断面模式図（その１）である。 従来のＥＷＬＰの製造方法を示す要部断面模式図（その２）である。

符号の説明

１，１００ 半導体装置
１０ 基板
１０ａ，１０ｃ，１０１，１０３ 基板コア材
１０ｂ，１０ｈ，３１，３２ 絶縁層
１０ｄ，１０ｅ，３０ｄ，１０５，１０６ 電極
１０ｆ，１０ｇ，３０ｂ，３０ｅ，３０ｆ 配線層
１５，１０４Ａ 凹部
２０，２００ 半導体チップ
２０ａ，２０１ 電極パッド
２０ｂ バンプ電極
２０ｃ 有機絶縁膜
２１ 接着部材
２２ 半導体基板
２３，２６ａ，２７ａ 金属ペースト
２４，２５，２６ｂ，２７ｂ 金属層
２４ａ ボイド
３０ 配線基板
３０ｃ 電極端子
４０，１２２ 電極端子
５０，７０ 印刷用マスク
５１ 下地金属層
５２ レジスト
６０ 型
６０ａ キャビティ
７０ａ 貫通孔

Claims (4)

1. 断面形状が凹状を有する電極を具備してなる半導体素子と、
   前記半導体素子上に配設され、当該半導体素子の断面形状が凹状を有する電極と第２の配線基板の電極とに対応して、先鋭状の電極端子が配設されてなる第１の配線基板と、
   前記半導体素子と前記第１の配線基板との間に形成された樹脂層と、
   を具備し、
   前記半導体素子は、凹部を有する前記第２の配線基板の該凹部内に収容され、
   前記半導体素子の断面形状が凹状を有する電極の当該凹部と前記第２の配線基板の電極とに、前記第１の配線基板の先鋭状の電極端子が受容され、
   前記樹脂層は、前記半導体素子の断面形状が凹状を有する電極と前記第１の配線基板の先鋭状の電極端子とを包囲していることを特徴とする半導体装置。
2. 半導体素子の電極パッド上に、断面形状が凹状を有する電極を形成する工程と、
   前記半導体素子を、凹部を有する第２の配線基板の該凹部内に配置する工程と、
   前記第２の配線基板の前記凹部内に配置された前記半導体素子上に、当該半導体素子の電極と前記第２の配線基板の電極とに対応して先鋭状の電極端子が配設されてなる第１の配線基板を配置する工程と、
   前記半導体素子に於ける断面形状が凹状を有する電極の当該凹部と前記第２の配線基板の電極とに、前記第１の配線基板に於ける先鋭状の電極端子を圧入する工程と、
   前記半導体素子と前記第１の配線基板との間に、前記半導体素子の断面形状が凹状を有する電極と前記第１の配線基板の先鋭状の電極端子とを包囲する樹脂層を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
3. 前記断面形状が凹状を有する電極は、
   複数の電極パッドが形成された半導体基板上に、前記電極パッドの中心の一部を除く位置に開口を有する印刷用マスクを配置する工程と、
   前記印刷用マスクを介して前記電極パッド上に金属ペーストを印刷する工程と、
   印刷された前記金属ペーストを乾燥させる工程と、
   から形成されることを特徴とする請求項２記載の半導体装置の製造方法。
4. 半導体素子の電極パッド上に、断面形状が凹状を有する電極を形成する工程と、
   前記半導体素子上に、当該半導体素子の電極に対応して先鋭状の電極端子が配設されてなる配線基板を配置する工程と、
   前記半導体素子に於ける断面形状が凹状を有する電極の当該凹部に、前記配線基板に於ける先鋭状の電極端子を圧入する工程と、を有し、
   前記断面形状が凹状を有する電極は、
   複数の電極パッドが形成された半導体基板上に、前記電極パッドの中心の一部を除く位置に開口を有する印刷用マスクを配置する工程と、
   前記印刷用マスクを介して前記電極パッド上に金属ペーストを印刷する工程と、
   印刷された前記金属ペーストを乾燥させる工程と、
   から形成されることを特徴とする半導体装置の製造方法。

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