JP2008305931A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ウエハレベルパッケージ型の半導体チップ20を基板10内に収容してなる半導体装置1に於いて、半導体チップ20上に断面形状が凹状のバンプ電極20bを配設し、当該半導体チップ20上に、先鋭状の電極端子30cを配設した配線基板30を配置し、前記バンプ電極20bの凹部内に前記先鋭状の電極端子30aを受容して圧接する。これにより、半導体パッケージが基板10内に収容されてなる半導体装置がより安価且つ高信頼性をもって実現される。
【選択図】図1
Description
当該半導体装置100(EWLP)に於いては、第1の基板コア材101と当該第1の基板コア材101の一方の主面に配設された絶縁層102、及び当該絶縁層102上に配設された第2の基板コア材103をもって基板104が形成され、当該第2の基板コア材103及び絶縁層102を貫通して設けられた凹部104A内に、半導体チップ(WLP)200が収容されている。
当該第3の基板コア材109に於いては、前記配線層107,108に導通する電極110,111が当該基板コア材109を貫通して配設されており、更に前記半導体チップ200に設けられた電極パッド201に導通する電極113,114も当該第3の基板コア材109を貫通して設けられている。
そして、当該第3の基板コア材109の一方の主面には、前記配線層115,116,117上をも覆って絶縁層118が配設されており、当該絶縁層118を貫通して配設された電極119,120,121先端部には、それぞれ、半田ボールからなる外部接続用電極端子122が配設されている。
所謂多層配線基板の形成技術が用いられて、まず、第1の基板コア材101,絶縁層102、及び第2の基板コア材103の積層構造体からなる基板104が形成される。
即ち、レーザ加工法により、第3の基板コア材109の一部を選択的に除去し、開口109Aを形成する。この結果、前記半導体チップ200上の電極パッド201並びに配線層107,108の一部が露出される(図12(B)参照)。
そして当該開口部内に金属メッキを施し、電極119,120,121を充填形成する(図13(B)参照)。
この様に、EWLP型の半導体装置100にあっては、WLP型の半導体チップ200が、基板104に形成された凹部104A内に収容されて、高集積モジュール化が図られている。
また、前記図12、図13に示すEWLPの製造方法は、特許文献1に示すWLPを用いての製造方法に類似する。
従って、当該EWLPの製造方法にあっては、生産性が低く、製造コストの上昇を招いてしまう。
<半導体装置>
本発明による半導体装置の要部断面構造を、図1に示す。
また、前記電極10d,10e、並びに配線層10f,10gは、例えば銅(Cu)により形成される。
前記電極パッド20aは、銅(Cu)またはアルミニウム(Al)を主体とする金属で構成される。また、断面形状が凹状を有するバンプ電極20bは、半田または金(Au)、銀(Ag)、銅(Cu)もしくはこれらの合金等により構成される。
かかる半導体装置1にあっては、前記基板10の半導体チップ20収容部上に、配線基板30が載置されている。
当該配線基板30にあっては、絶縁体からなる配線基板コア材30aの一方の主面(半導体チップ20への対向面)に配線層30bが複数、選択的に配設されており、かかる配線層30bには、先鋭状の電極端子30cが選択的に配設されている。
更に、配線基板コア材30aの他方の主面(半導体チップ20への非対向面)には、前記電極30dに導通する配線層30e、あるいは非導通の配線層30fが選択的に配設されている。
ここで、配線基板コア材30aは、ガラス繊維を含んだ有機絶縁性樹脂により形成されている。
また、先鋭状の電極端子30cは、金(Au)、銀(Ag)、銅(Cu)もしくはこれらの合金等により構成される。当該先鋭状の電極端子30cの形成方法については、後述する。
なお、半導体装置1にあっては、基板コア材10a,10c、あるいは電極端子30cの数、並びにその層間に配設させる絶縁層10b,10hの層数は、図1に示される構成に限定されるものではない。
次に、前記半導体装置1の製造方法について、図2乃至図4を用いて説明する。
当該図2乃至図4に於いて、左右に延びる破線は、大判の基板を適用している状態を模している。
尚、当該基板10の形成に際しては、所謂多層配線基板の形成技術が用いられて、第1の基板コア材10a、絶縁層10b、及び第2の基板コア材10cの積層構造体が形成される。
更に、第2の基板コア材10c上には、前記電極10d,10eに導通して配線層10f,10gが配設される。
当該積層構造体からなる基板10に於ける凹部15は、第1の基板コア材10a上への予め開口が設けられた絶縁層10b、基板コア材10cの積層配置、あるいは積層後に於ける当該基板コア材10c及び絶縁層10bの選択的な除去などにより形成される。
一方、前記基板10は、ボンディングステージ(図示せず)上に保持され、必要に応じて加熱されている。
凹部15内へ降下された半導体チップ20は、ボンディングツールにより押圧され、基板コア材10a上に接着部材21を介して固着される。
前記ボンディングツールによる荷重の印加により、ペースト状の接着部材21は、半導体チップ20と基板コア材10aとの間に於いて、半導体チップ20周囲に回り込むと共に、加熱によって熱硬化する。
次いで、半導体チップ20が収容・固着された基板10上に、配線基板30を搭載し、固着する。
この時、基板10は、ボンディングステージ(図示せず)上に保持され、必要に応じて予備加熱されている。一方、配線基板30も、必要に応じて予備加熱される。
一方、当該配線基板コア材30aの他方の主面(半導体チップ20への非対向面)には、電極30dに導通する配線層30e、あるいは非導通の配線層30fが配設され、これらの配線層を選択的に覆って絶縁層32が配設されている。
かかる押圧により、前記配線基板30に配設されていた先鋭状の電極端子30cのうち、前記半導体チップ20に対応する電極端子30cは、前記半導体チップ20に於けるバンプ電極20bの凹部内に受容されて、嵌合状態をもって、当該電極端子30cとバンプ電極20bとの機械的な接続がなされる。
かかる状態を、図3(B)に示す。
なお、前記接着部材21は加熱により弾性を発現し、配線基板30の押圧によって、半導体チップ20下面に位置する接着部材21の厚さは、前記図2(B)に示す状態よりも薄くなる。
即ち、配線基板30の第一の主面に於いて、先鋭状の電極端子30cの先端が表出するように、熱硬化性樹脂層を形成し、配線基板30と半導体チップ20並びに基板10とを圧着した後、加熱により当該熱硬化性樹脂を硬化せしめ、先鋭状の電極端子30cと、配線層10f,10g並びにバンプ電極20bとを圧接により接続することができる。
前述の如く、基板10として大判の形態を有するものが適用され、当該大判の基板10に複数個の半導体チップが収容される製造形態が採られた場合には、前記半田ボールからなる外部接続用電極端子40の形成の後、ダイシング法により、基板10並びに配線基板30をその積層方向に切断して個片化し、前記図1に示す半導体装置1を形成する。
この様に、当該半導体装置1は、薄形化された半導体チップ20を内蔵することが可能であり、もって、それ自体の薄型化を図ることもできる。
前述の如く、当該半導体基板に対しては、断面形状が凹状を有するバンプ電極20bの配設に先行して、その一方の主面に、トランジスタ等の能動素子、容量素子等の受動素子、並びにこれらの素子を接続する配線層を有する電子回路領域が形成されている。
当該電極パッド20aの縁部を含んで半導体基板の表面は、有機絶縁膜からなるパッシペーション層20cにより被覆されている。
断面形状が凹状を有するバンプ電極20bの形成方法その1について、図5を用いて説明する。
当該印刷用マスク50は、一つの電極パッド20aの上面全領域を開放するものではなく、当該電極パッド20aの中央部上方に位置してマスクパターン50aが配設されている。
従って、当該電極パッド20aは、その周縁部近傍の平面が表出されてマスクされる。
金属ペースト23としては、共晶系半田もしくは鉛フリー半田等により構成された半田ペースト、または、金(Au)、銀(Ag)、銅(Cu)もしくはこれらの合金ペースト等により構成された導電ペーストを用いることができる。
被着された金属ペースト23は、例えば50〜300℃の温度をもって所定時間加熱され、硬化(キュア)される。
この様に、断面形状が凹状を有するバンプ電極20bは、次の様な形成方法を用いて形成することもできる。
断面形状が凹状を有するバンプ電極の形成方法その2について、図6及び図7を用いて説明する。
当該下地金属層51は、例えばチタン(Ti)であって、スパッタリング法により被着される。
次いで、前記レジスト層52をマスクとして、下地金属層51上に金属層24を厚く被着する。即ち、当該下地金属層51を通電電極とし、レジスト層52をマスクとする電気鍍金(めっき)法によって、前記電極パッド20a上に、金属層24を形成する(図6(B)参照)。
この電気鍍金処理に於いては、電流密度を高密度に設定する、或いは鍍金液の成分を調整することにより、被着される金属層24の密度を疎とし、内部に気泡(ボイド)24aが含まれるものとする。
レジスト層52は、例えばアッシング処理により除去され、表出する下地金属層51はエッチングにより除去される。
所定のリフロー温度、所定の時間をもって、再溶融処理を施すことにより、金属層24内に含まれている気泡(ボイド)24aは、当該金属層24の中央部上方へ移動する(図7(B)参照)。
かかる気泡(ボイド)24aの放出により、前記電極パッド20a中央部に位置する金属層24は陥没し、所謂クレーター状を呈する(図7(C)参照)。
断面形状が凹状を有するバンプ電極20bは、次の様な形成方法を用いて形成することもできる。
断面形状が凹状を有するバンプ電極の形成方法その3を、図8を用いて説明する。
かかる形成方法その3にあっては、半導体基板22上に、電極パッド20a上を含めて下地金属層51及びレジスト層52が積層して形成される。
また、当該下地金属層51上に配設されるレジスト層52は、電極パッド20a上に形成された当該下地金属層51を選択的に表出するように配置される(図8(A)参照)。
なお、下地金属層51上には、更に必要に応じて、鍍金層用のシード層を形成してもよい。
かかる電気鍍金(めっき)の際、前記電極パッド20aのほぼ中央部に位置してレジスト層52aが配設されていることにより、金属層24は、当該レジスト層52aの周囲に表出されている下地金属層51上に被着される。
次に、被着された金属層24の周囲に在るレジスト52、並びに下地金属層51を除去する。
この結果、電極パッド20a上には、その中央部に於ける被着量が少ない分布、即ち断面形状が凹状を有して金属製のバンプ電極20bが形成される(図8(C)参照)。
<バンプ電極20bの形成方法その4>
断面形状が凹状を有するバンプ電極の形成方法その4について、図9を用いて説明する。
また、当該型60に於ける複数個のキャビティ60aの相互の間隔は、前記半導体基板22上に配設された電極パッド20aの間隔に対応して設定されている。
当該金属ペースト26は、共晶系半田もしくは鉛フリー半田ペーストなどの半田ペーストにより構成される。これに代えて、金(Au)、銀(Ag)、銅(Cu)もしくはこれらの合金ペーストなどの導電ペーストを適用することもできる。
硬化温度は、半田ペーストを用いた場合には、半田の溶融温度以下に設定する。また、導電ペーストを用いた場合には、例えば50〜300℃に設定する。
次いで、前記型60に保持された金属層26bを、半導体基板22上の電極パッド20aに接触させる。
次いで、再び加熱処理を施し、金属ペースト27aを硬化(キュア)させ、キャビティ60a内の金属層26bと電極パッド20aとを固着する。
しかる後、前記型60を半導体基板22から分離し、断面形状が凹状を有するバンプ電極20bを表出せしめる。かかる凹部は、前記型60に於けるキャビティ60a内の凸部に対応して形成されるものである。
一方、前記配線基板30に配設される先鋭状の電極端子30cは、次の様な製造方法をもって形成することができる。
<電極端子30cの形成方法>
先鋭状の電極端子30cの形成方法を、図10を用いて説明する。
当該印刷用マスク70には、前記基板コア材30aの表面に選択的に配設されている配線層30bに於ける電極端子設定位置に対応して、貫通孔70aが設けられている。
導電ペーストとしては、金(Au)、銀(Ag)、銅(Cu)もしくはこれらの合金を含むペーストが適用される。
次いで、前記基板コア材30a上の金属ペーストに対し加熱・乾燥処理を施して、当該金属ペーストを固化し、電極端子30cを形成する。加熱処理温度は、例えば50〜300℃に設定される。
(付記1) 断面形状が凹状を有する電極を具備してなる半導体素子と、
前記半導体素子上に配設され、当該半導体素子の断面形状が凹状を有する電極に対応して、先鋭状の電極端子が配設されてなる第1の配線基板と、
を具備し、
前記半導体素子の断面形状が凹状を有する電極の当該凹部に、前記第1の配線基板の先鋭状の電極端子が受容されてなることを特徴とする半導体装置。
(付記3) 前記半導体素子がウエハレベルパッケージ(WLP)であり、前記半導体素子の主面に凹状の前記電極が少なくとも一つ配設されていることを特徴とする付記1記載の半導体装置。
前記半導体素子上に、当該半導体素子の電極に対応して先鋭状の電極端子が配設されてなる配線基板を配置する工程と、
前記半導体素子に於ける断面形状が凹状を有する電極の当該凹部に、前記配線基板に於ける先鋭状の電極端子を圧入する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体素子を、凹部を有する第2の配線基板の該凹部内に配置する工程、
を有することを特徴とする付記6記載の半導体装置の製造方法。
複数の電極パッドが形成された半導体基板上に、前記電極パッドの中心の一部を除き前記パッド部の位置に開口を有する印刷用マスクを配置する工程と、
前記印刷用マスクを介して前記電極パッド上に金属ペーストを印刷する工程と、
印刷された前記金属ペーストを乾燥させる工程と、
から形成されることを特徴とする付記6記載の半導体装置の製造方法。
複数の電極パッド上に、ボイドが内部に存在する金属層を形成する工程と、
前記ボイドが存在する前記金属層をリフローする工程と、
から形成されることを特徴とする付記6記載の半導体装置の製造方法。
複数の電極パッドの中心部と前記電極パッド領域以外の前記半導体基板の主面に、レジストを選択的に配置する工程と、
前記レジストから前記電極パッドが表出した部分に、金属層を形成する工程と、
から形成されることを特徴とする付記6記載の半導体装置の製造方法。
凹状の前記電極の形状に対応したキャビティが配設された型に、第1の金属ペーストを供給する工程と、
前記第1の金属ペーストを前記キャビティ内において硬化させる工程と、
硬化させた前記第1の金属ペーストを前記電極パッドに第2の金属ペーストを介して接触させ、前記第2の金属ペーストを硬化させる工程と、
を有し、硬化させた前記第1の金属ペーストから前記型を離反させることにより、前記電極パッド上に凹状の前記電極を形成することを特徴とする付記6記載の半導体装置の製造方法。
前記配線基板に配設された配線層の一部以外の前記配線基板の主面をマスクする印刷用マスクにより、前記配線層上に金属ペーストを印刷する工程と、
印刷された前記金属ペーストを乾燥させる工程と、
を有することを特徴とする付記6記載の半導体装置の製造方法。
10 基板
10a,10c,101,103 基板コア材
10b,10h,31,32 絶縁層
10d,10e,30d,105,106 電極
10f,10g,30b,30e,30f 配線層
15,104A 凹部
20,200 半導体チップ
20a,201 電極パッド
20b バンプ電極
20c 有機絶縁膜
21 接着部材
22 半導体基板
23,26a,27a 金属ペースト
24,25,26b,27b 金属層
24a ボイド
30 配線基板
30c 電極端子
40,122 電極端子
50,70 印刷用マスク
51 下地金属層
52 レジスト
60 型
60a キャビティ
70a 貫通孔
Claims (5)
- 断面形状が凹状を有する電極を具備してなる半導体素子と、
前記半導体素子上に配設され、当該半導体素子の断面形状が凹状を有する電極に対応して、先鋭状の電極端子が配設されてなる第1の配線基板と、
を具備し、
前記半導体素子の断面形状が凹状を有する電極の当該凹部に、前記第1の配線基板の先鋭状の電極端子が受容されてなることを特徴とする半導体装置。 - 前記半導体素子は、凹部を有する第2の配線基板の該凹部内に収容されていることを特徴とする請求項1記載の半導体装置。
- 半導体素子の電極パッド上に、断面形状が凹状を有する電極を形成する工程と、
前記半導体素子上に、当該半導体素子の電極に対応して先鋭状の電極端子が配設されてなる配線基板を配置する工程と、
前記半導体素子に於ける断面形状が凹状を有する電極の当該凹部に、前記配線基板に於ける先鋭状の電極端子を圧入する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体素子上に前記配線基板を配置する工程の前に、
前記半導体素子を、凹部を有する第2の配線基板の該凹部内に配置する工程、
を有することを特徴とする請求項3記載の半導体装置の製造方法。 - 前記断面形状が凹状を有する電極は、
複数の電極パッドが形成された半導体基板上に、前記電極パッドの中心の一部を除き前記パッド部の位置に開口を有する印刷用マスクを配置する工程と、
前記印刷用マスクを介して前記電極パッド上に金属ペーストを印刷する工程と、
印刷された前記金属ペーストを乾燥させる工程と、
から形成されることを特徴とする請求項3記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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