JP4921945B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP4921945B2
JP4921945B2 JP2006335722A JP2006335722A JP4921945B2 JP 4921945 B2 JP4921945 B2 JP 4921945B2 JP 2006335722 A JP2006335722 A JP 2006335722A JP 2006335722 A JP2006335722 A JP 2006335722A JP 4921945 B2 JP4921945 B2 JP 4921945B2
Authority
JP
Japan
Prior art keywords
film
wiring
via contact
insulating film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006335722A
Other languages
English (en)
Other versions
JP2008147562A (ja
Inventor
裕美 林
忠兆 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006335722A priority Critical patent/JP4921945B2/ja
Priority to US11/955,880 priority patent/US7888262B2/en
Publication of JP2008147562A publication Critical patent/JP2008147562A/ja
Application granted granted Critical
Publication of JP4921945B2 publication Critical patent/JP4921945B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置の製造方法或いは半導体装置に係り、例えば、積層配線における配線間の絶縁構造に特徴を有する半導体装置及びその製造方法に関する。
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。そして、形成したＣｕ配線と上層配線との中間層として、同様のダマシン法によりヴィアホール（ｖｉａ ｈｏｌｅ）に配線材料となるＣｕを埋め込みヴィアコンタクト（ｖｉａ ｃｏｎｔａｃｔ）を形成する。そして、ヴィアコンタクトでＣｕ配線を上層配線に接続している。
そして、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。例えば、ＦＳＧ膜が配線間の絶縁材料として用いられているが、膜質の安定性の観点からその低誘電率化には限界があり、比誘電率ｋの低減化は従来の約４．２から３．３程度までであった。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。これら多孔質の低誘電率材料膜（ｐ−ｌｏｗｋ膜）は塗布法或いは化学気相成長（ＣＶＤ）法により成膜され、膜密度がシリコンの熱酸化膜と比較して低い。
そして、多層配線の高性能化に向けて、さらに配線容量を低減することが求められている。ここで、最も低い配線容量を実現するためには、配線間またはｖｉａ間を空洞（エアーギャップ：Ａｉｒ ｇａｐ， ｋ＝１．０）にすればよい。例えば、以下のように加工することで、エアーギャップを形成することが検討されている。まず、犠牲膜にダマシン法で配線を形成する。そして、犠牲膜を除去する。その後、段差被覆性の低い絶縁膜で配線間の隙間にふたをするように成膜する（例えば、特許文献１参照）。この手法では、確かに、密パターンの配線間についてはその隙間を埋め込む前に上部が塞がってしまうためエアーギャップを形成することができる。しかしながら、疎パターンの配線間の犠牲膜を全て除去して広い隙間を形成してしまうと、犠牲膜を除去した部分にそのまま絶縁膜が成膜されてしまうためエアーギャップをほとんど形成することができない。
また、従来手法では、配線の上にヴィアコンタクトを形成する際に加工されるヴィアホールの位置がずれてしまった場合に問題が生じる。ヴィアホールがずれて下層に形成されたエアーギャップ上に開いてしまった場合、エアーギャップ内にもヴィアコンタクト材料の堆積が生じてしまう。そのため、配線間の絶縁不良が生じてしまう恐れがある。特に、１：１の幅寸法比でライン＆スペースを形成する密パターン部分ではこの性能劣化は問題である。合わせずれは多層配線の微細化に伴い、ますます深刻な問題となることが予想され、多層配線でのエアーギャップの作成に向けて合わせずれ対策が必要である。
特許第３５２６２８９号（図２）
本発明は、上述したような従来の問題点を克服し、パターンの疎密に関わらず多層配線でのエアーギャップを形成して容量低減を図り得る半導体装置の製造方法或いは半導体装置を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、
配線が形成された配線層上に第１の絶縁性材料膜を形成する第１の絶縁膜形成工程と、
前記配線上に下地膜を形成する工程と、
前記第１の絶縁性材料膜に前記配線層まで貫通する複数の孔を形成する開口工程と、
前記複数の孔のうち、前記配線上に位置する孔内において前記下地膜上にヴィアコンタクト膜を形成するヴィアコンタクト形成工程と、
前記複数の孔のうち前記ヴィアコンタクト膜が形成されずに残った孔に下面の高さ位置が前記配線層と同一の高さ位置とはならずに前記ヴィアコンタクト膜の下面の高さ位置と同一の高さ位置で同じになる空洞を残してふたをするように、上層配線層用の第２の絶縁性材料膜を形成する第２の絶縁膜形成工程と、
を備え、
前記空洞は、前記ヴィアコンタクト膜と同一層に形成され、前記配線が形成された配線層まで達しないたことを特徴とする。
本発明の一態様の半導体装置は、
ヴィアコンタクトと、
前記ヴィアコンタクトと同一層内に配置され、前記ヴィアコンタクトと同じ寸法であって、下面の高さ位置が前記ヴィアコンタクトの下面と同一の高さ位置になり、上層配線層用の絶縁性材料膜でふたをされた空洞が形成された絶縁膜と、
前記ヴィアコンタクトと前記絶縁膜とが配置された層の下層に位置し、前記空洞下から外れた位置で前記ヴィアコンタクトに接続される配線と、
を備え、
前記空洞は、前記ヴィアコンタクト膜と同一層に形成され、前記配線が形成された層まで達しないことを特徴とする。
本発明によれば、パターンの疎密に関わらず、多層配線でのエアーギャップを形成することができる。よって、配線容量を低減することができる。
実施の形態１．
実施の形態１では、リソグラフィを用いて、ヴィアコンタクトを形成する位置以外にもヴィアホールと同じ寸法の複数のホールを同時に形成する。そして、ヴィアコンタクトを形成後、残った空洞をＡｉｒ Ｇａｐとして利用する形態について説明する。以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、実施の形態１の半導体装置の形成方法では、下層配線を形成する下層配線形成工程（Ｓ１０２）と、触媒となる膜を形成する触媒膜形成工程（Ｓ１０４）と、シリコンカーバイド（ＳｉＣ）膜形成工程（Ｓ１０６）と、絶縁膜形成工程（Ｓ１０８）と、キャップ膜形成工程（Ｓ１１０）と、ヴィアホール開口工程（Ｓ１１２）と、選択的ヴィアコンタクト形成工程（Ｓ１１６）と、絶縁膜形成工程（Ｓ１２０）と、上層配線形成工程（Ｓ１２２）という一連の工程を実施する。
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１の下層配線形成工程（Ｓ１０２）から絶縁膜形成工程（Ｓ１０８）までを示している。
図２（ａ）において、下層配線形成工程として、基体２００上にＣｕ膜２６０によるＣｕ配線を形成する。まず、基体２００上に多孔質の低誘電率絶縁材料を用いた絶縁膜２２０の薄膜を例えば２００ｎｍの厚さで形成する。このような絶縁膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ここでは、一例として、比誘電率が２．５未満の低誘電率絶縁材料となるポリメチルシロキサンを用いたＬＫＤ（Ｌｏｗ−Ｋ Ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ：ＪＳＲ製）を塗布して絶縁膜２２０を形成する。絶縁膜２２０の材料としては、ポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル（ＰＡｒ）、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする有機膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかる絶縁膜２２０の材料では、比誘電率が２．５未満の低誘電率を得ることができる。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法や化学気相成長（ＣＶＤ）法を用いることができる。そして、絶縁膜２２０上にＣＶＤ法によってキャップ絶縁膜として例えばＳｉＯＣを例えば膜厚２００ｎｍ堆積することで、ＳｉＯＣ膜２２２の薄膜を形成する。ＳｉＯＣ膜２２２を形成することで、ダマシン法により配線材料を埋め込む際の化学機械研磨（ＣＭＰ）の荷重から機械的強度の小さい絶縁膜２２０を保護し、絶縁膜２２０にＣｕ配線による埋め込み構造を形成することができる。キャップ絶縁膜の材料として、ＳｉＯＣの他に、ＴＥＯＳ（テトラエトキシシラン）、ＳｉＣ、炭水化シリコン（ＳｉＣＨ）、炭窒化シリコン（ＳｉＣＮ）、ＳｉＯＣＨ、およびシラン（ＳｉＨ４）からなる群から選択される少なくとも一種の比誘電率２．５以上の絶縁材料を用いて形成しても構わない。ここでは、ＣＶＤ法によって成膜しているが、ＳＯＤ法などその他の方法を用いても構わない。
そして、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部をＳｉＯＣ膜２２２と絶縁膜２２０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯＣ膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯＣ膜２２２とその下層に位置する絶縁膜２２０を異方性エッチング法により除去して開口部を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部を形成すればよい。そして、下層配線用の溝となる開口部及びＳｉＯＣ膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内でタンタル（Ｔａ）の薄膜を例えば膜厚１５ｎｍ堆積し、バリアメタル膜２４０を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、Ｔａの他、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）もしくはＴａとＴａＮ等これらを組合せて用いた積層膜であっても構わない。
そして、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜２４０が形成された開口部内壁及び基板表面に堆積（形成）させる。ここでは、シード膜を例えば膜厚５０ｎｍ堆積させる。そして、シード膜をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０の薄膜を開口部及び基板表面に堆積させる。そして、堆積させた後にアニール処理を例えば２５０℃の温度で３０分間行なう。その後、ＣＭＰ法によって、基体２００の表面を研磨して、開口部以外にＳｉＯＣ膜２２２の表面に堆積された余分なシード膜を含むＣｕ膜２６０及びバリアメタル膜２４０を研磨除去することにより、平坦化し、図２（ａ）に示したような下層配線となるＣｕ配線による埋め込み構造を形成する。
また、基体２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、デバイス部分の図示を省略している。そして、基体２００中に、金属配線またはコンタクトプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されているものとしても構わない。或いは、その他の層が形成されていても構わない。
図２（ｂ）において、触媒膜形成工程として、後述するカーボンナノチューブ（ＣＮＴ）膜を成長させる際の触媒となるコバルト（Ｃｏ）膜２７０を形成する。Ｃｏ膜２７０はＣＭＰ法により研磨された結果、表面に露出したＣｕ膜２６０上に選択めっき法を用いて選択的に形成すればよい。触媒膜の材料としては、その他にニッケル（Ｎｉ）等であっても好適である。
図２（ｃ）において、ＳｉＣ膜形成工程（ストッパ膜形成工程）として、露出した、ＳｉＯＣ膜２２２の表面、バリアメタル膜２４０の表面及びＣｏ膜２７０の表面に、ＳｉＣ膜２２４を形成する。形成方法は、例えばＣＶＤ法を用いることができる。もちろん、ＳｉＣＮ、ＳｉＮなどその他の材料やその他の方法を用いても構わない。そして、ＳｉＣ膜２２４は、後述するヴィアホールを形成する際のエッチングストッパとして用いることができる。エッチング時間等でエッチング量の制御が可能であれば、ＳｉＣ膜２２４を形成しなくても構わない。
図２（ｄ）において、絶縁膜形成工程として、ＳｉＣ膜２２４上にヴィア層の層間絶縁膜となる絶縁膜２３０（第１の絶縁性材料膜）を形成する。ここでは、一例として、下層配線層の層間絶縁膜と同じ材料で形成する。絶縁膜２３０の材料としては、多孔質の低誘電率絶縁材料が望ましい。このような絶縁膜２３０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。また、絶縁膜２３０の材料としては、ポリメチルシロキサンの他に、下層配線層と同様、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル（ＡＰｒ）、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする有機膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１のキャップ膜形成工程（Ｓ１１０）から選択的ヴィアコンタクト形成工程（Ｓ１１６）までを示している。
図３（ａ）において、キャップ膜形成工程として、絶縁膜２３０上に、ＣＶＤ法を用いて、キャップ絶縁膜として例えばＳｉＯＣを堆積することで、ＳｉＯＣ膜２３２の薄膜を形成する。キャップ絶縁膜の材料として、ＳｉＯＣの他に、ＴＥＯＳ（テトラエトキシシラン）、ＳｉＣ、炭水化シリコン（ＳｉＣＨ）、炭窒化シリコン（ＳｉＣＮ）、ＳｉＯＣＨ、ＳｉＯ２、およびシラン（ＳｉＨ４）からなる群から選択される少なくとも一種の比誘電率２．５以上の絶縁材料を用いて形成しても構わない。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。また、絶縁膜２３０上に直接リソグラフィを行なう場合の問題や絶縁膜２３０の強度等に支障がなければ、キャップ絶縁膜の形成を省略しても構わない。
図３（ｂ）において、ヴィアホール開口工程として、キャップ膜となるＳｉＯＣ膜２３２から下層配線層の上面まで貫通する複数の孔１５０，１５２をリソグラフィ及びエッチングにより形成する。まず、ＳｉＣ膜２２４をエッチングストッパとして開口し、その後、ＳｉＣ膜２２４をエッチングして下層配線層まで貫通させればよい。ここでは、本来のヴィアコンタクト形成用の孔１５０の他に、ヴィアコンタクトを形成しない位置にも複数の孔１５２を形成する。開口径は、孔１５０と実質的に同じ寸法が望ましい。例えば、リソグラフィでパターン形成可能な最小線幅に合わせるとよい。また、孔１５２の形状は１種類にすることが望ましい。孔１５２の形状を１つにすることにより孔１５２の個数で容量を制御することができるため好適である。エアーギャップとなる孔１５２の形状は円でも楕円でもよく、配線パターンにあわせて最も容量を低減できる形状にするのが良い。できるだけ孔１５２の個数または孔１５２の断面積を大きくすると効果的に容量を低減できる。しかし、孔１５２の径が大きすぎると上層の絶縁膜を成膜する際に孔１５２が埋まってしまう場合があるので、配線パターンによって変えるのが良い。
図４は、孔を形成する位置の一例を示す上面図である。
図４では、ラインアンドスペースが１：１の密パターン領域３００において開口する位置の一例を示している。密パターン領域３００では、下層配線となるＣｕ膜２６０と配線間絶縁膜となる絶縁膜２２０が１：１の幅寸法間隔で交互に形成されている。この場合には、各スペース領域となる絶縁膜２２０上に孔１５２を形成すると好適である。但し、エアーギャップとなる孔１５２とｖｉａ用の孔１５０とが接触する箇所を除いて形成する。接触させると孔同士がつながってしまいエアーギャップ用に開口した孔１５２内部にヴィアコンタクトが形成される恐れがある。そのため、接触させないことでこの問題を排除することができる。また、接触させると、上層配線を形成する際に孔１５２内部に上層配線材料が堆積する恐れがある。そのため、接触させないことでこの問題を回避することができる。また、孔１５２は、上層配線の真下にかからない位置に開口する。上層配線の真下に一部でもかかるように形成した場合に生じうる上層配線材料の堆積を防止することができる。その結果、配線間のショートを防止することができる。また、下層配線には、ダミー（ｄｕｍｍｙ）配線が使用されることがある。孔１５２がｄｕｍｍｙ上に形成されていると、孔１５２にヴィアコンタクト材料が成長してしまうため、ショートなどの問題が引き起こされてしまう場合がある。よって、配線層にｄｕｍｍｙがある場合には、エアーギャップとなる孔１５２をｄｕｍｍｙ上に形成しないようにする。
図５は、孔を形成する位置の他の例を示す断面図である。
図５に示すように、疎パターンでも密パターンと同じように孔１５２を開口すると好適である。このように、リソグラフィにより孔１５２を開口することによりパターンの疎密に関わらず、後述する絶縁膜でふたが可能な大きさの孔１５２を開口することができる。そのため、効果的にエアーギャップ用の孔１５２を開口することができる。また、リソグラフィでパターニングするため、孔１５２の形状をコントロールできる。そのため、均一なエアーギャップを形成することができる。よって、形成する孔１５２の位置や数量を制御することで容量値のコントロールが可能になる。
図３（ｃ）において、選択的ヴィアコンタクト形成工程として、形成した複数の孔１５０，１５２のうち、下層配線上に位置する孔１５０内にヴィアコンタクト膜２６２を選択的に形成する。ここでは、ヴィアコンタクト膜２６２として、例えば、カーボンナノチューブ（ＣＮＴ）をＣｕ膜２６０上に選択的に形成する。炭素（Ｃ）を含むガスを供給したチャンバ内で基板を例えば４００〜５００℃に加熱することでカーボンナノチューブを成長させることができる。その際、カーボンナノチューブは、Ｃｏ膜２７０が触媒となってＣｏ膜２７０上に成長する。よって、触媒となるＣｏ膜２７０上にカーボンナノチューブを選択的に形成することができる。また、供給ガスとして、例えば、アセチレン（Ｃ２Ｈ２）ガスを用いることができる。ここでは、孔１５０の底面にＣｏ膜２７０が形成されているので、カーボンナノチューブが孔１５０内部を成長して孔１５０を埋めることができる。他方、孔１５２の底面にはＣｏ膜２７０が形成されていないのでカーボンナノチューブが成長しない。よって、選択的にヴィアコンタクト膜２６２を形成することができる。
ここで、上述した例では、孔１５０，１５２を開口する前にＣｏ膜２７０を形成しているが、これに限るものではない。孔１５０，１５２を開口した後にＣｏ膜２７０を形成しても構わない。この場合にも、選択めっき法を用いて、金属膜であるＣｕ膜２６０上に選択的にＣｏ膜２７０を形成することができる。
また、ヴィアコンタクト膜２６２の材料として、カーボンナノチューブの他に、Ｃｏ、Ｎｉ、Ｃｕ等を用いても好適である。これらの金属膜の場合には、選択めっき法によって、下層配線となるＣｕ膜２６０上に選択的にヴィアコンタクト膜２６２を形成することができる。よって、下層配線上に位置する孔１５０内にヴィアコンタクト膜２６２を選択的に形成することができる。そして、これらの金属膜をヴィアコンタクト膜２６２として用いる場合には、触媒となるＣｏ膜２７０は不要となる。
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１の絶縁膜形成工程（Ｓ１２０）から上層配線形成工程（Ｓ１２２）までを示している。
図６（ａ）において、絶縁膜形成工程として、ヴィアコンタクト膜２６２が形成された後に、ＣＶＤ法を用いて絶縁膜２３４（第２の絶縁性材料膜）を形成する。ＣＶＤ法を用いることで、ヴィアコンタクト膜２６２が形成されずに残った孔１５２にふたをするように、絶縁膜２３４を形成することができる。これにより、孔１５２の上部を塞ぐことでエアーギャップ２８０を形成することができる。ここでは、一例として、下層配線層の層間絶縁膜と同じ材料で形成する。絶縁膜２３４の材料としては、多孔質の低誘電率絶縁材料が望ましい。また、ポリメチルシロキサンの他に、下層配線層と同様、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル（ＡＰｒ）、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする有機膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。このような絶縁膜２３４を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。
図６（ｂ）において、上層配線形成工程として、絶縁膜２３４に下層配線と同様、ダマシン法を用いて、壁面及び底面にバリアメタル膜２４４が形成されたＣｕ膜２６４を形成することができる。このようにして、Ｃｕ膜２６４の上層配線を形成する。
以上のようにして、エアーギャップ構造を形成することで、以下のようなメリットがある。一つ目は、エアーギャップとなるホールはリソグラフィによって形成するので、従来の方法ではエアーギャップを形成できない配線が疎な部分にも効果的にエアーギャップを形成できる。二つ目としては、エアーギャップとなるホールをリソグラフィで形成するので、エアーギャップを形成する場所をコントロールすることができる。そのため、上層の配線の形成の際に起こりうる合わせずれ分を考慮して、孔１５２を開口することができる。よってエアーギャップと上層配線となる溝が接触して発生する不良を回避できる。３つ目としては、エアーギャップのリソグラフィはｖｉａのリソグラフィと同時に行うため、高価なリソグラフィの回数を増やさずに効果的に容量を低減することができる。
図７は、実施の形態１における合わせずれが生じた場合の一例を示す断面図である。
図７に示すように、寸法δだけヴィアコンタクト形成用の孔１５０の位置がずれたとしてもヴィアコンタクト膜２６２となるカーボンナノチューブまたは選択めっき法によって成膜された金属は下層に金属配線がある部分にのみ成長する。他方、エアーギャップ用の孔１５２もヴィアコンタクト形成用の孔１５０と一緒に露光されるため同様に位置ずれを起こす。その結果、下層配線となるＣｕ膜２６０が一部露出することがある。しかし、露出したとしても露出面積は小さい。そのため、ヴィアコンタクト膜２６２が成長して孔１５０の埋め込みが終了した時点では、まだ、それほど成長しておらず、図７に示すように導電性膜３８２が少し孔１５２内に形成される程度である。また、導電性膜３８２が形成されるのは、配線層ではなくヴィア層であるので、そもそもヴィアコンタクト間が下層配線間に比べてはるかに離れている。そのため、位置ずれがおこったとしても絶縁不良の問題も生じにくい。このように合わせずれが許容できることは多層配線の微細化に向けて効果的である。さらに、ｖｉａ密度の低い孤立ｖｉａではｖｉａ径が小さくなりやすく、ｖｉａホールが完全に開かないことも懸念されるが、合わせずれによる不良を回避できるのであれば、ｖｉａを大きめに形成することができ、ｖｉａが開かない懸念が回避できる。或いは、孤立ｖｉａの周囲にエアーギャップ用の孔１５２を設けることでパターン密度を高くすることができる。これによって、孤立ｖｉａ用の孔１５０が開かない懸念を回避してもよい。
実施の形態２．
実施の形態２では、孔１５２以外にもエアーギャップを設ける手法について説明する。
図８は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
図８において、実施の形態２の半導体装置の形成方法は、絶縁膜形成工程（Ｓ１０８）の代わりに、有機絶縁膜形成工程（Ｓ１０９）とする点、及び選択的ヴィアコンタクト形成工程（Ｓ１１６）と絶縁膜形成工程（Ｓ１２０）との間に、有機絶縁膜除去工程（Ｓ１１８）を追加した点を除いて、図１と同様である。よって、下層配線形成工程（Ｓ１０２）からＳｉＣ膜形成工程（Ｓ１０６）までは、実施の形態１と同様である。
図２（ｄ）において、実施の形態２では、有機絶縁膜形成工程として、ＳｉＣ膜２２４上にヴィア層の層間絶縁膜となる有機絶縁材料を用いた絶縁膜２３０（第１の絶縁性材料膜）を形成する。絶縁膜２３０として、実施の形態１で使用可能な材料として挙げた材料のうち、ＰＡｒなどの有機膜を用いる。そして、実施の形態１と同様、キャップ膜形成工程（Ｓ１１０）から選択的ヴィアコンタクト形成工程（Ｓ１１６）を実施する。
図９は、図８のフローチャートに対応して実施される工程を表す工程断面図である。
図９では、図８の有機絶縁膜除去工程（Ｓ１１８）から上層配線形成工程（Ｓ１２２）までを示している。
図９（ａ）において、有機絶縁膜除去工程として、半導体装置をアンモニア（ＮＨ３）プラズマ雰囲気下に晒すことで、孔１５２を介して絶縁膜２３０を除去する。これにより、キャップ膜となるＳｉＯＣ膜２３２の下にも空間１５４が形成される。ここで、ＮＨ３プラズマの代わりに、酸素（Ｏ２）プラズマや窒素（Ｎ２）／水素（Ｈ２）プラズマに晒しても好適である。犠牲膜となる絶縁膜２３０を除去できる雰囲気を構成できればよい。
絶縁膜形成工程として、実施の形態１と同様、ＣＶＤ法により絶縁膜２３４を形成する。これにより、ふたをするようにして孔１５２の上部を塞ぐことができる。その結果、図９（ｂ）に示すように、実施の形態１よりも広いエアーギャップ２８２を形成することができる。そして、実施の形態１と同様、上層配線を形成することで、図９（ｃ）に示すような側面と底面にバリアメタル膜２４４が形成されたＣｕ膜２６４を上層配線とする多層配線構造を形成することができる。
実施の形態２では、キャップ膜となるＳｉＯＣ膜２３２（第３の絶縁性材料）を形成しているため、ＳｉＯＣ膜２３２は配線に側方から接続して支持される。よって、ＳｉＯＣ膜２３２が保護膜となってその下が空洞になっても機械的強度を保つことができる。また、キャップ膜の材料として、ＳｉＯＣの他に、ＳｉＣ、ＳｉＣＨ、ＳｉＣＮ、ＳｉＯＣＨ、およびＳｉＯ２からなる群から選択される少なくとも一種の絶縁材料を用いることができる。その他にも、プラズマによって除去されない膜であれば用いることができる。また、ＣＶＤ法以外でもプラズマによって除去されなければ塗布法で形成される絶縁膜でも構わない。例えば、ポリメチルシロキサン等でも構わない。また、このように、ヴィアコンタクト間の絶縁膜２３０全体を除去する場合、ＳｉＯＣ膜２３２をヴィアコンタクト膜２６２で支える。そのため、孔１５２を開口する際にはヴィアコンタクト膜２６２でＳｉＯＣ膜２３２を支えることができるように位置を配慮することが望ましい。ＳｉＯＣ膜２３２の機械的強度を保つためにも実施の形態１に比べて孔１５２の個数を少なくしても好適である。孔１５２の個数や位置は、絶縁膜２３０全体を除去できる個数や位置であればよい。
図１０は、太幅配線におけるエアーギャップ構造の一例を示す図である。
実施の形態１のように、孔１５２をそのままエアーギャップとしたのでは、配線下の領域はエアーギャップに加工できない。しかしながら、実施の形態２のように絶縁膜２３０全体を除去することで、Ｃｕ膜２６４がヴィアコンタクト径よりも太い線幅を持つ太幅配線の下でも図１０に示すようにエアーギャップ２８２を形成することができる。
以上のように、ヴィア層の絶縁膜２３０全体を除去することで、さらに、配線容量を低下させることができる。
実施の形態３．
実施の形態３では、下層配線層にもエアーギャップを拡大する構成について説明する。
図１１は、実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。
図１１において、実施の形態３の半導体装置の形成方法は、ヴィアホール開口工程（Ｓ１１２）の代わりに、ヴィアホール開口工程（Ｓ１１３）とする点を除いて、図１と同様である。よって、下層配線形成工程（Ｓ１０２）からキャップ膜形成工程（Ｓ１１０）までは、実施の形態１と同様である。
図１２は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。
図１２では、図１１のヴィアホール開口工程（Ｓ１１３）から選択的ヴィアコンタクト形成工程（Ｓ１１６）までを示している。
図１２（ａ）において、ヴィアホール開口工程として、図３（ａ）に示したキャップ膜となるＳｉＯＣ膜２３２から下層配線層の底面まで貫通する複数の孔１５０，１５６をリソグラフィ及びエッチングにより形成する。すなわち、下層配線層の絶縁膜２２０を開口して基体２００表面まで貫通させる。ここでは、下層配線層の上面にＳｉＣ膜２２４が形成されているが、実施の形態３では基体２００表面まで貫通させるため、ＳｉＣ膜２２４は無くても構わない。また、ＣＭＰを行なう場合の絶縁膜２２０の強度等に支障がなければ、ＳｉＯＣ２２２の形成を省略しても構わない。このように、本来のヴィアコンタクト形成用の孔１５０の他に、ヴィアコンタクトを形成しない位置にも複数の孔１５６を下層配線層にまで拡大して形成する。その他は、実施の形態１と同様である。そして、図１２（ｂ）に示すように、実施の形態１と同様、選択的にヴィアコンタクト膜２６２を形成する。
図１３は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。
図１３では、図１１の絶縁膜形成工程（Ｓ１２０）から上層配線形成工程（Ｓ１２２）までを示している。
図１３（ａ）において、絶縁膜形成工程として、実施の形態１と同様、ヴィアコンタクト膜２６２が形成された後に、ＣＶＤ法を用いて絶縁膜２３４を形成する。ＣＶＤ法を用いることで、ヴィアコンタクト膜２６２が形成されずに残った孔１５６にふたをするように、絶縁膜２３４を形成することができる。これにより、孔１５６を塞ぐことで下層配線間にも広げたエアーギャップ２８４を形成することができる。
図１３（ｂ）において、上層配線形成工程として、絶縁膜２３４に下層配線と同様、ダマシン法を用いて、壁面及び底面にバリアメタル膜２４４が形成されたＣｕ膜２６４を形成することができる。このようにして、Ｃｕ膜２６４の上層配線を形成する。
図１４は、実施の形態３における合わせずれが生じた場合の一例を示す断面図である。
図１４に示すように、寸法δだけヴィアコンタクト形成用の孔１５０の位置がずれた場合、下層配線に隣接する絶縁膜２２０（第４の絶縁性材料膜）もずれた分だけエッチングされてしまい、空洞が形成される。しかし、ヴィアコンタクト膜２６２となるカーボンナノチューブまたは選択めっき法によって成膜された金属は下層に金属配線がある部分にのみ成長する。さらに、バリアメタル膜２４０の材料よりもＣｕの方が、選択性が大きいので、バリアメタル膜２４０の側面にヴィアコンタクト膜２６２は成長していかない。よって、下層配線側の空洞にヴィアコンタクト膜２６２が入り込まない。そのため、位置ずれがおこったとしても下層配線の絶縁不良の問題も生じにくい。他方、エアーギャップ用の孔１５６もヴィアコンタクト形成用の孔１５０と一緒に露光されるため同様に位置ずれを起こす。しかし、露出したとしても露出面積は小さい。そのため、ヴィアコンタクト膜２６２が成長して孔１５０の埋め込みが終了した時点では、まだ、それほど成長しておらず、図１４に示すように導電性膜３８２が少し孔１５６に形成される程度である。この点は、図７での説明と同様である。以上のように、合わせずれが許容できることは多層配線の微細化に向けて効果的である。
以上のように、下層配線の線間までエッチングを進め下層配線の線間まで広がるエアーギャップを形成しても好適である。かかる構成により、ヴィア層のみのエアーギャップよりも大きなエアーギャップを形成することができ、さらに効果的に容量を低減することができる。
実施の形態４．
実施の形態４では、実施の形態２と実施の形態３とを組み合わせ、孔１５６以外にもエアーギャップを設ける手法について説明する。
図１５は、実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。
図１５において、実施の形態４の半導体装置の形成方法は、絶縁膜形成工程（Ｓ１０８）の代わりに、有機絶縁膜形成工程（Ｓ１０９）とする点、及び選択的ヴィアコンタクト形成工程（Ｓ１１６）と絶縁膜形成工程（Ｓ１２０）との間に、有機絶縁膜除去工程（Ｓ１１９）を追加した点を除いて、図１１と同様である。よって、下層配線形成工程（Ｓ１０２）からＳｉＣ膜形成工程（Ｓ１０６）までは、実施の形態３と同様である。
実施の形態４では、図２（ａ）に示す下層配線層の絶縁膜２２０として、ＰＡｒなどの有機膜を用いておく。
図２（ｄ）において、実施の形態２と同様、有機絶縁膜形成工程として、ＳｉＣ膜２２４上にヴィア層の層間絶縁膜となる有機絶縁材料を用いた絶縁膜２３０を形成する。絶縁膜２３０として、実施の形態２と同様、ＰＡｒなどの有機膜を用いる。そして、実施の形態３と同様、キャップ膜形成工程（Ｓ１１０）から選択的ヴィアコンタクト形成工程（Ｓ１１６）を実施する。
図１６は、図１５のフローチャートに対応して実施される工程を表す工程断面図である。
図１６では、図１５の有機絶縁膜除去工程（Ｓ１１９）から上層配線形成工程（Ｓ１２２）までを示している。
図１６（ａ）において、有機絶縁膜除去工程として、半導体装置をＮＨ３プラズマ雰囲気下に晒すことで、孔１５６を介してヴィア層の絶縁膜２３０と下層配線層の絶縁膜２２０（第４の絶縁性材料膜）の両方を除去する。これにより、ヴィア層ではキャップ膜となるＳｉＯＣ膜２３２の下にも空間１５４が形成される。さらに、下層配線層では、キャップ膜となるＳｉＯＣ膜２２２の下にも空間１５８が形成される。また、上述したように、ＮＨ３プラズマの代わりに、Ｏ２プラズマやＮ２／Ｈ２プラズマに晒しても好適である。犠牲膜となる絶縁膜２３０及び絶縁膜２２０を除去できる雰囲気を構成できればよい。
そして、絶縁膜形成工程として、実施の形態１と同様、ＣＶＤ法により絶縁膜２３４を形成する。これにより、ふたをするようにして孔１５６の上部を塞ぐことができる。その結果、図１６（ｂ）に示すように、実施の形態３よりもさらに広いエアーギャップ２８６を形成することができる。そして、実施の形態３と同様、上層配線を形成することで、図１６（ｃ）に示すような側面と底面にバリアメタル膜２４４が形成されたＣｕ膜２６４を上層配線とする多層配線構造を形成することができる。
実施の形態４において、ヴィア層ではキャップ膜となるＳｉＯＣ膜２３２を形成しているため、実施の形態２と同様、ＳｉＯＣ膜２３２が保護膜となってその下が空洞になっても機械的強度を保つことができる。さらに、下層配線層でもキャップ膜となるＳｉＯＣ膜２２２を形成しているため、ＳｉＯＣ膜２２２が保護膜となってその下が空洞になっても機械的強度を保つことができる。また、ヴィア層及び下層配線層ともに、キャップ膜の材料として、ＳｉＯＣの他に、ＳｉＣ、ＳｉＣＨ、ＳｉＣＮ、ＳｉＯＣＨ、およびＳｉＯ２からなる群から選択される少なくとも一種の絶縁材料を用いることができる。その他、プラズマによって除去されない膜を用いることができる。また、ＣＶＤ法以外でもプラズマによって除去されなければ塗布法で形成される絶縁膜でも構わない。例えば、メチルシロキサンでも構わない。その他は、実施の形態２と同様である。
以上のように、ヴィア層の絶縁膜２３０全体と下層配線層の絶縁膜２２０全体とを除去することで、上述した各実施の形態よりも、さらに、配線容量を低下させることができる。
以上の説明において、実施の形態４では、下層配線層とヴィア層との２つの層について同時にエアーギャップを形成しているが、２つの層に限るものではなく、さらに、多層化した後に同時にエアーギャップを形成しても構わない。
ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 孔を形成する位置の一例を示す上面図である。 孔を形成する位置の他の例を示す断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態１における合わせずれが生じた場合の一例を示す断面図である。 実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。 図８のフローチャートに対応して実施される工程を表す工程断面図である。 太幅配線におけるエアーギャップ構造の一例を示す図である。 実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。 図１１のフローチャートに対応して実施される工程を表す工程断面図である。 図１１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態３における合わせずれが生じた場合の一例を示す断面図である。 実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。 図１５のフローチャートに対応して実施される工程を表す工程断面図である。
符号の説明
２００ 基体
１５０，１５２，１５６ 孔
１５４，１５８ 空間
２２０，２３０，２３４ 絶縁膜
２２２，２３２ ＳｉＯＣ膜
２４０，２４４ バリアメタル膜
２６０，２６４ Ｃｕ膜
２６２ ヴィアコンタクト膜
２８０，２８２，２８４，２８６ エアーギャップ

Claims (3)

  1. 配線が形成された配線層上に第１の絶縁性材料膜を形成する第１の絶縁膜形成工程と、
    前記配線上にヴィアコンタクト膜を形成する際の下地膜を形成する工程と、
    前記第１の絶縁性材料膜に前記配線層まで貫通する複数の孔を形成する開口工程と、
    前記複数の孔のうち、前記配線上に位置する孔内において前記下地膜上にヴィアコンタクト膜を形成するヴィアコンタクト形成工程と、
    前記複数の孔のうち前記ヴィアコンタクト膜が形成されずに残った孔に下面の高さ位置が前記配線層と同一の高さ位置とはならずに前記ヴィアコンタクト膜の下面の高さ位置と同一の高さ位置で同じになる空洞を残してふたをするように、上層配線層用の第２の絶縁性材料膜を形成する第２の絶縁膜形成工程と、
    を備え、
    前記空洞は、前記ヴィアコンタクト膜と同一層に形成され、前記配線が形成された配線層まで達しないことを特徴とする半導体装置の製造方法。
  2. 前記ヴィアコンタクト膜を形成する前に前記第１の絶縁性材料膜上に第３の絶縁性材料膜を形成する第３の絶縁膜形成工程と、
    前記ヴィアコンタクト膜を形成した後に前記ヴィアコンタクト膜が形成されずに残った孔を介して前記第１の絶縁性材料膜を除去する除去工程と、
    をさらに備え、
    前記第１の絶縁性材料膜に前記複数の孔を開口する際に、前記第３の絶縁性材料膜上から開口することを特徴とする請求項１記載の半導体装置の製造方法。
  3. ヴィアコンタクトと、
    前記ヴィアコンタクトと同一層内に配置され、前記ヴィアコンタクトと同じ寸法であって、下面の高さ位置が前記ヴィアコンタクトの下面と同一の高さ位置になり、上層配線層用の絶縁性材料膜でふたをされた空洞が形成された絶縁膜と、
    前記ヴィアコンタクトと前記絶縁膜とが配置された層の下層に位置し、前記空洞下から外れた位置で前記ヴィアコンタクトに接続される配線と、
    を備え、
    前記空洞は、前記ヴィアコンタクト膜と同一層に形成され、前記配線が形成された層まで達しないことを特徴とする半導体装置。
JP2006335722A 2006-12-13 2006-12-13 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP4921945B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006335722A JP4921945B2 (ja) 2006-12-13 2006-12-13 半導体装置の製造方法及び半導体装置
US11/955,880 US7888262B2 (en) 2006-12-13 2007-12-13 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006335722A JP4921945B2 (ja) 2006-12-13 2006-12-13 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2008147562A JP2008147562A (ja) 2008-06-26
JP4921945B2 true JP4921945B2 (ja) 2012-04-25

Family

ID=39526155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006335722A Expired - Fee Related JP4921945B2 (ja) 2006-12-13 2006-12-13 半導体装置の製造方法及び半導体装置

Country Status (2)

Country Link
US (1) US7888262B2 (ja)
JP (1) JP4921945B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5369544B2 (ja) * 2008-08-29 2013-12-18 富士通株式会社 半導体装置およびその製造方法
US7867891B2 (en) * 2008-12-10 2011-01-11 Intel Corporation Dual metal interconnects for improved gap-fill, reliability, and reduced capacitance
US8120179B2 (en) 2009-11-10 2012-02-21 International Business Machines Corporation Air gap interconnect structures and methods for forming the same
US8896120B2 (en) * 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
JP2013026347A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置およびその製造方法
KR20130026119A (ko) * 2011-09-05 2013-03-13 에스케이하이닉스 주식회사 패드리스 구조를 갖는 반도체 장치 및 그 제조방법
JP6083197B2 (ja) * 2012-11-07 2017-02-22 富士通株式会社 配線構造及びその製造方法
US9396990B2 (en) * 2013-01-31 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Capping layer for improved deposition selectivity
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
WO2015079648A1 (ja) * 2013-11-29 2015-06-04 パナソニックＩｐマネジメント株式会社 半導体装置
KR20210150593A (ko) * 2016-03-25 2021-12-10 쇼와덴코머티리얼즈가부시끼가이샤 유기 인터포저 및 유기 인터포저의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62111448A (ja) * 1985-11-08 1987-05-22 Fujitsu Ltd スル−ホ−ルの形成方法
JPH0529470A (ja) * 1991-07-24 1993-02-05 Sony Corp 配線の形成方法
JP2962272B2 (ja) 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
JP3102382B2 (ja) * 1997-05-30 2000-10-23 日本電気株式会社 半導体装置およびその製造方法
JP3235581B2 (ja) 1999-01-12 2001-12-04 日本電気株式会社 半導体装置及びその製造方法
JP3526289B2 (ja) 2001-10-03 2004-05-10 株式会社半導体先端テクノロジーズ 半導体装置の製造方法
JP2006019401A (ja) * 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置及びその製造方法
JP4106048B2 (ja) * 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
KR100713936B1 (ko) * 2006-04-14 2007-05-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법

Also Published As

Publication number Publication date
JP2008147562A (ja) 2008-06-26
US7888262B2 (en) 2011-02-15
US20080142989A1 (en) 2008-06-19

Similar Documents

Publication Publication Date Title
JP4921945B2 (ja) 半導体装置の製造方法及び半導体装置
JP4679193B2 (ja) 半導体装置の製造方法及び半導体装置
US8039966B2 (en) Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
KR101433410B1 (ko) ＢＥｏＬ 상호접속 구조물에서의 보다 낮은 전체 유전율을 위한 프로세스 통합 방식
TW201606934A (zh) 形成互連之方法
US8119519B2 (en) Semiconductor device manufacturing method
JP4786518B2 (ja) 半導体装置の製造方法
JP2008300652A (ja) 半導体装置の製造方法
JP4364258B2 (ja) 半導体装置及び半導体装置の製造方法
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
JP4527948B2 (ja) 半導体装置およびその製造方法
US8878364B2 (en) Method for fabricating semiconductor device and semiconductor device
JP5388478B2 (ja) 半導体装置
KR101077711B1 (ko) 반도체 디바이스 제조 방법
JP2007157959A (ja) 半導体装置の製造方法および半導体装置
KR20110111868A (ko) 배선 구조물의 형성 방법
JP2008263097A (ja) 半導体装置及び半導体装置の製造方法
JP2005340460A (ja) 半導体装置の形成方法
JP2005340601A (ja) 半導体装置の製造方法及び半導体装置
US20230178379A1 (en) Film deposition for patterning process
US10692755B2 (en) Selective deposition of dielectrics on ultra-low k dielectrics
JP2006060011A (ja) 半導体装置の製造方法
JP2006049534A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110614

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150210

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees