JP2006049534A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【構成】 第1の配線層と、前記第1の配線層の上方に形成された第2の配線層と、前記第1の配線層と前記第2の配線層との間のヴィア層に配置され、前記第2の配線層下面から前記第1の配線層上面まで導電性材料が堆積したヴィア20と、前記第1の配線層と前記第2の配線層との間のヴィア層に配置され、前記第2の配線層下面から前記ヴィア層の途中まで導電性材料が堆積した、前記ヴィア20より径の小さなヴィア22と、を備えたことを特徴とする。
【選択図】 図1
Description
図9では、デバイス部分等の形成方法は省略している。
図9(a)において、シリコン基板による基体200上に化学気相成長(CVD)等の方法により第1の絶縁膜221を成膜する。
図9(b)において、フォトリソグラフィ工程及びエッチング工程により、Cu金属配線或いはCuコンタクトプラグを形成するための溝構造(開口部H)を第1の絶縁膜221に形成する。
図9(c)において、第1の絶縁膜221上にバリアメタル膜240、Cuシード膜及びCu膜260をかかる順序で形成して、150℃から400℃の温度で約30分間アニール処理する。
図9(d)において、Cu膜260とバリアメタル膜240をCMPにより除去することにより、溝である開口部HにCu配線を形成する。
図9(e)において、前記Cu膜260表面に還元性プラズマ処理を施した後に第2の絶縁膜281を成膜する。
さらに、多層Cu配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第1の絶縁膜221と第2の絶縁膜281の大半がlow−k膜となる。
図10において、基体200上には、下層配線層となる第1の配線層として、下地膜212とp−lowk膜220とキャップ膜222とで構成された絶縁膜に下層配線となる本パターンによる配線と下層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Cu膜260が堆積し、壁面及び底面をバリアメタル膜240が覆っている。上層配線層となる第2の配線層として、下地膜284とp−lowk膜285とキャップ膜290とで構成された絶縁膜に上層配線となる本パターンによる配線と上層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Cu膜264が堆積し、壁面及び底面をバリアメタル膜244が覆っている。ヴィア層となる中間層として、下地膜275とp−lowk膜280とキャップ膜282とで構成された絶縁膜に本パターンによるヴィアとヴィア層形成時にパターンの粗密を低減するためのダミーパターンによるヴィアとが形成されている。本パターンによるヴィアとダミーパターンによるヴィアとして、Cu膜262が堆積し、壁面及び底面をバリアメタル膜242が覆っている。キャップ膜290上には、Cu膜264の拡散を防止する拡散防止膜292が形成され、拡散防止膜292上にはその他の層295が形成されている。
ここで、上層配線層のダミーパターンによる配線と下層配線層のダミーパターンによる配線間では、配線間のショートが問題とならないため、ダミーヴィアを形成することができる。しかしながら、上層配線層の本パターンによる配線と下層配線層の本パターンによる配線との間で上下配線を接続しない箇所では、ヴィアコンタクトのパターンがない。そのため、ヴィア層となる中間層の形成において、パターンの粗密が発生し、加工形状が均一にならないといった問題があった。
図11に示すように、パターン密度が粗の領域では、パターン露光時にパターン径が小さくなってしまうといった問題があった。その結果、形成されるヴィアホール径も小さくなり、Cu堆積後のヴィア径も小さくなってしまうといった問題があった。ヴィア径が小さくなるとヴィアの断面積が小さくなるため、配線抵抗やビア抵抗が増加して、半導体装置の動作速度を低下させてしまう。さらに、配線抵抗やビア抵抗が増加することにより半導体装置の動作に高い電源電圧が必要となるため消費電力が増加してしまう。
図12(a)では、基体上の絶縁膜に形成されたパターン密度が密の開口部と粗の開口部と絶縁膜表面とにCuが堆積した様子を示している。かかる状態から絶縁膜表面に堆積するCuをCMPにより研磨除去すると、図12(b)に示すように、パターン密度が粗の領域では、開口部に堆積したCuにリセスが生じてしまうといった問題があった。ヴィアとなるCuにリセスが生じてしまうことにより上層配線との接続不良を生じさせてしまい、歩留まりが低下する。
下層配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に第1の開口パターンと、前記第1の開口パターンより径若しくは幅が小さい第2の開口パターンとを露光する露光工程と、
前記第1の開口パターンに基づく開口部が前記下層配線層に形成される下層配線に達するまで前記絶縁膜をエッチングし、前記第1と第2の開口パターンに基づく開口部を形成する開口部形成工程と、
前記第1と第2の開口パターンに基づく開口部とに導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする。
前記半導体装置の製造方法は、さらに、前記絶縁膜上に堆積した導電性材料を研磨除去する研磨工程を備えたことを特徴とする。
前記露光工程において、前記第2の開口パターンは、前記上層配線下領域に相当する位置に露光されることを特徴とする。
第1の配線層と、
前記第1の配線層の上方に形成された第2の配線層と、
前記第1の配線層と前記第2の配線層との間に形成された中間層と、
を備え、
前記中間層には、
絶縁性材料を用いた絶縁膜と、
前記第1の配線層と前記第2の配線層とに接続する導電性材料を用いた第1の導電性材料堆積部と、
前記第2の配線層と前記絶縁膜とにより囲まれた、導電性材料を用いた、前記第1の導電性材料堆積部より径若しくは幅の小さな第2の導電性材料堆積部と、
を備えたことを特徴とする。
図1は、実施の形態1における半導体装置の断面図である。
図1において、基体200上には、下層配線層となる第1の配線層として、下地膜212とp−lowk膜220とキャップ膜222とで構成された絶縁膜に下層配線となる本パターンによる配線と下層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Cu膜260が堆積し、壁面及び底面をバリアメタル膜240が覆っている。上層配線層となる第2の配線層として、下地膜284とp−lowk膜285とキャップ膜290とで構成された絶縁膜に上層配線となる本パターンによる配線と上層配線形成時にパターンの粗密を低減するためのダミーパターンによる配線とが形成されている。本パターンによる配線とダミーパターンによる配線として、Cu膜264が堆積し、壁面及び底面をバリアメタル膜244が覆っている。ヴィア層となる中間層として、下地膜275とp−lowk膜280とキャップ膜282とで構成された絶縁膜にヴィアとなる上下本パターンによる配線を接続する本ヴィアパターンによるヴィア20とヴィア層形成時にパターンの粗密を低減するために上下ダミーパターン間を接続する第1のダミーヴィアパターンによるヴィア24とが形成されている。本ヴィアパターンによるヴィアと第1のダミーヴィアパターンによるヴィアとして、Cu膜262が堆積し、壁面及び底面をバリアメタル膜242が覆っている。キャップ膜290上には、Cu膜264の拡散を防止する拡散防止膜292が形成され、拡散防止膜292上にはその他の層295が形成されている。
図2において、本実施の形態では、下層配線形成工程(S102)、下層配線層上にヴィアを形成する場合にヴィア用の層間絶縁膜形成工程として、SiC膜を形成するSiC膜形成工程(S104)、多孔質の絶縁性材料を用いたp−lowk膜を形成するp−lowk膜形成工程(S106)、p−lowk膜表面をプラズマ処理するヘリウム(He)プラズマ処理工程(S108)、SiO2膜を形成するSiO2膜形成工程(S110)と、開口パターンを露光する露光工程(s112)と、現像工程(S114)と、開口部を形成する開口部形成工程(S116)と、ヴィア形成工程となる導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程(S118)、シード膜形成工程(S120)、めっき工程(S122)と、研磨工程(S124)と、上層配線形成工程(S126)という一連の工程を実施する。
図3では、図2のSiC膜形成工程(S104)からSiO2膜形成工程(S110)までを示している。それ以降の工程は後述する。
次に、ヴィア層における絶縁膜を形成する。まず、SiC膜形成工程として、下層配線層が形成された基体200上に、CVD法によって、SiCを用いた膜厚50nmの下地炭化シリコン(SiC)膜を堆積し、下地膜275を形成する。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。下地膜275は、エッチングストッパとしての機能も有する。SiC膜を生成するのは難しいためSiC膜の代わりに炭酸化シリコン(SiOC)膜を用いても構わない。或いは、炭窒化シリコン(SiCN)膜、窒化シリコン(SiN)膜を用いることができる。
図4では、図2の露光工程(S112)から現像工程(S114)までを示している。それ以降の工程は後述する。
図5では、図2の開口部形成工程(S116)からシード膜形成工程(S120)までを示している。それ以降の工程は後述する。
図6では、図2のめっき工程(S122)から上層配線形成工程(S126)までを示している。
図7(a)に示すように、従来技術では、パターン密度が粗の領域で、パターン露光時にパターン径Cが本来の寸法Aより小さくなってしまった。その結果、絶縁膜に形成されるヴィアホール径も小さくなり、加工寸法が設計値に維持できなかった。一方、本実施の形態では、従来ダミーヴィアパターンを形成することができなかったパターン密度が粗の領域に、パターン径を寸法Aより小さくした寸法Bのダミーヴィアパターンをマスクに配置したので、パターン密度の粗密を解消し、パターン露光時に、本来のパターン寸法Aで露光することができる。言い換えれば、パターン密度の粗密を解消されることにより、寸法ばらつきを解消、或いは抑制することができる。パターン寸法のばらつきが小さく、或いは解消するので、その後のエッチングのばらつきも解消、或いは抑制することができる。
図8(a)では、基体上の絶縁膜に形成されたパターン密度が密の開口部と、本実施の形態による径の小さなダミーヴィアパターンを形成したことによりパターン密度が粗から密へと解消した開口部と絶縁膜表面とにCuが堆積した様子を示している。かかる状態から絶縁膜表面に堆積するCuをCMPにより研磨除去すると、図8(b)に示すように、パターン密度が粗から密へと解消した領域では、開口部に堆積したCuにリセスを生じさせない、或いはパターン密度の粗密によるリセスばらつきを抑制する。よって、ヴィアとなるCuにリセスを生じさせない、或いはリセスばらつきを抑制することで上層配線との接続不良を解消し、歩留まりを向上させることができる。
実施の形態1では、ヴィアと上層配線とを別々に形成するシングルダマシン法を用いているが、上層配線と共にヴィアを形成するデュアルダマシン法を用いても構わない。デュアルダマシン法を用いる場合、ヴィア用パターンを露光する際、同様に、パターン密度の粗密を解消し、露光パターンの寸法ばらつきを抑制することができる。
200 基体
212,275,284 下地膜
220,280,285 p−lowk膜
221,281 絶縁膜
222,282,290 キャップ膜
240,242,244 バリアメタル膜
250,252 シード膜
260,262,264 Cu膜
270 電子線レジスト膜
271 電子線
292 拡散防止膜
295 その他の層
Claims (10)
- 下層配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に第1の開口パターンと、前記第1の開口パターンより径若しくは幅が小さい第2の開口パターンとを露光する露光工程と、
前記第1の開口パターンに基づく開口部が前記下層配線層に達するまで前記絶縁膜をエッチングし、前記第1と第2の開口パターンに基づく開口部を形成する開口部形成工程と、
前記第1と第2の開口パターンに基づく開口部とに導電性材料を堆積させる堆積工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記露光工程において、前記第1の開口パターンのみが露光される場合にパターン密度が粗となる領域に前記第2の開口パターンを露光することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記露光工程において、前記第1の開口パターンと前記第2の開口パターンとを同一のマスクを用いて露光することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記堆積工程において、前記第1と第2の開口パターンに基づく開口部と共に、前記絶縁膜上にも導電性材料を堆積させ、
前記半導体装置の製造方法は、さらに、前記絶縁膜上に堆積した導電性材料を研磨除去する研磨工程を備えたことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記半導体装置の製造方法は、さらに、前記絶縁膜上に上層配線を形成する上層配線形成工程を備え、
前記露光工程において、前記第2の開口パターンは、前記上層配線下領域に相当する位置に露光されることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第2の開口パターンは、前記第1の開口パターンの径若しくは幅に対し、70%以下の径若しくは幅に露光されることを特徴とする請求項1記載の半導体装置の製造方法。
- 第1の配線層と、
前記第1の配線層の上方に形成された第2の配線層と、
前記第1の配線層と前記第2の配線層との間に形成された中間層と、
を備え、
前記中間層には、
絶縁性材料を用いた絶縁膜と、
前記第1の配線層と前記第2の配線層とに接続する導電性材料を用いた第1の導電性材料堆積部と、
前記第2の配線層と前記絶縁膜とにより囲まれた、導電性材料を用いた、前記第1の導電性材料堆積部より径若しくは幅の小さな第2の導電性材料堆積部と、
が形成されたことを特徴とする半導体装置。 - 前記第2の導電性材料堆積部は、前記中間層において、前記第1の導電性材料堆積部が形成される場合にパターン密度が粗となる領域に形成されることを特徴とする請求項7記載の半導体装置。
- 前記第2の導電性材料堆積部は、前記第2の配線層に形成される第2の配線下領域に相当する位置に形成されることを特徴とする請求項8記載の半導体装置。
- 前記第2の導電性材料堆積部は、前記第1の配線層に形成される第1の配線と前記第2の配線層に形成される第2の配線とを非接続とする領域に形成されることを特徴とする請求項8記載の半導体装置。
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