JP4914591B2 - モータ速度制御回路 - Google Patents

Description

本発明は、モータ速度制御回路に関する。

各種電子機器は、その電子機器が動作する際に熱を発生する発熱体を有しており、この発熱体を冷却するためにファンモータを設けるのが一般的である。例えば、パソコンやサーバー等では、ＣＰＵの動作周波数が年々高速化の一途をたどっており、また、それに伴ってＣＰＵの発熱量が大きくなっている。このため、パソコンやサーバー等では、ＣＰＵを冷却するためのファンモータと、そのファンモータを駆動するモータ駆動回路と、が通常設けられている。尚、ファンモータの速度制御方式としては、例えば、図１０に示すような、ＰＷＭ駆動方式と組み合わせた速度サーボ制御が提案されている（例えば、以下の特許文献１を参照）。

詳述すると、モータ１のパルスジェネレータＰＧから得られた回転速度検出信号が、速度電圧生成用のオペアンプ７へと供給される。このオペアンプ７の出力がＲＣフィルタ回路によって積分されて直流の速度電圧ＶＶとなり、コンパレータ９の反転入力端子へと印加される。また、ＣＰＵ５において設定されたＰＷＭ（Pulse Width Modulation）信号が、基準電圧生成用のオペアンプ６へと供給される。尚、ＰＷＭ信号とは、そのデューティ比によってモータ１の回転速度を設定するものである。オペアンプ６の出力がＲＣフィルタ回路によって積分されて直流の基準電圧ＶＲ１となり、コンパレータ９の非反転入力端子へと印加される。

コンパレータ９は、反転入力端子へと印加された速度電圧ＶＶと、非反転入力端子へと印加された基準電圧ＶＲ１とを比較して、その比較結果である制御信号ＶＣを生成出力する。モータ駆動回路１１は、コンパレータ９からの制御信号ＶＣに基づいて、その制御信号ＶＣのレベルに応じた電流量をモータ１の駆動コイルに流すことで、モータ１の回転速度を制御する。また、モータ１のステータにはホール素子１３が配設されており、モータ駆動回路１１は、ホール素子１３からロータの検出位置を示すホール素子出力に基づいて、モータ１の駆動コイルに流れる電流の向きを切り替えることで、モータ１の回転方向を制御する。

このように、ファンモータの速度サーボ制御を実施する場合、図１０に示したように、モータの実際の回転速度の検出結果を示す速度電圧ＶＶを生成するオペアンプ７と、ＰＷＭ信号等のモータの回転速度指令に基づいたレベルを有する基準電圧ＶＲ１を生成するオペアンプ６と、オペアンプ７から供給される速度電圧ＶＶとオペアンプ６から供給される基準電圧ＶＲ１とを比較するためのコンパレータ９と、に相当する回路が通常設けられる。

尚、コンパレータ９の構成としては、図１０に示すように、オペアンプが一般的に利用される。詳述すると、差動トランジスタ対（Ｔ１、Ｔ２）と、差動トランジスタ対（Ｔ１、Ｔ２）の接地電圧ＧＮＤ側に設けられる定電流源Ｔ３と、差動トランジスタ対（Ｔ１、Ｔ２）のバイアス電圧ＶＲＥＧ側に設けられるカレントミラー回路（Ｔ４、Ｔ５）と、を有する。すなわち、カレントミラー回路（Ｔ４、Ｔ５）、差動トランジスタ対（Ｔ１、Ｔ２）、定電流源Ｔ３が、バイアス電圧ＶＲＥＧと接地電圧ＧＮＤとの間に直列接続される。尚、トランジスタ種別の違いによって、定電流源Ｔ３が、差動トランジスタ対（Ｔ１、Ｔ２）の制御電極ＶＲＥＧ側に設けられ、カレントミラー回路（Ｔ４、Ｔ５）が、差動トランジスタ対（Ｔ１、Ｔ２）の接地電圧ＧＮＤ側に設けられる場合もある。
特開２００３−２０４６９２号公報

図１０に示すモータ速度制御システムを例に挙げて、図１１に基づき本発明が解決しようとする課題を以下に説明する。

コンパレータ９の非反転・反転入力は、差動トランジスタ対（Ｔ１、Ｔ２）の各ベース電極と接続される。また、差動トランジスタ対（Ｔ１、Ｔ２）のバイアス電圧ＶＲＥＧ側にはカレントミラー回路（Ｔ４、Ｔ５）が設けられ、差動トランジスタ対（Ｔ１、Ｔ２）の接地電圧ＧＮＤ側には定電流源Ｔ３が設けられる。この場合、コンパレータ９の非反転・反転入力間の印加電圧範囲は、理想的には、バイアス電圧ＶＲＥＧから接地電圧ＧＮＤまでの範囲を許容するはずである。

しかしながら、コンパレータ９の非反転・反転入力の上限レベルは、少なくとも、カレントミラー回路（Ｔ４、Ｔ５）のコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）分、バイアス電圧ＶＲＥＧよりもレベルが下がることになる。また、コンパレータ９の非反転・反転入力の下限レベルは、少なくとも、定電流源Ｔ３のコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）分、接地電圧ＧＮＤよりもレベルが上がることになる。この結果、コンパレータ９の非反転・反転入力間の印加電圧範囲が制限される。尚、このように制限される印加電圧範囲は、一般的に、「同相入力電圧範囲」と称される。

ここで、コンパレータ９が同相入力電圧範囲を電気的特性として有するという前提のもとで、ＰＷＭ信号のデューティ比を“０％”から“１００％”まで変化させていく場合を考える。この場合、コンパレータ９の非反転入力へと印加される基準電圧ＶＲ１のレベルは、ＰＷＭ信号のデューティ比の変化に応答して、接地電圧ＧＮＤからバイアス電圧ＶＲＥＧまで概略変化する。しかしながら、コンパレータ９の非反転入力は、同相入力電圧範囲によって制限されるため、ＰＷＭ信号のデューティ比に基づく基準電圧ＶＲ１の全ての変化に応答することが出来ない。すなわち、ＰＷＭ信号のデューティ比“０％”から“１００％”までの範囲の中には、コンパレータ９の電気的特性である同相入力電圧範囲から外れる場合があり、この場合、コンパレータ９は、正常な動作をなし得ないという課題があった。

前記課題を解決するための主たる発明は、モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御するモータ速度制御回路において、前記モータの回転速度を指令する速度指令信号が入力され、当該速度指令信号に応じた基準電圧を生成する基準電圧回路と、前記基準電圧回路において生成された前記基準電圧のレベルを制限するクランプ回路と、前記モータの実際の回転速度に応じた速度電圧と前記クランプ回路においてレベルを制限された前記基準電圧とが印加され両者を比較する比較回路と、前記比較回路における比較結果に基づいて、前記駆動コイルに流れる電流量を制御するための制御信号を生成出力する制御信号生成回路と、を有し、前記クランプ回路は、バイアス電圧が印加される複数の抵抗素子の直列接続体と、ベース電極に前記直列接続体における前記バイアス電圧の分圧電圧が印加され、エミッタ電極に前記基準電圧が印加され、コレクタ電極に前記バイアス電圧が印加されるＮＰＮ型トランジスタと、を有し、前記基準電圧の下限レベルが前記比較回路の同相入力電圧範囲の下限以上となるように、前記基準電圧の下限レベルを前記分圧電圧に基づいて制限することとする。

本発明によれば、モータの速度制御の精度を向上させたモータ速度制御回路を提供することができる。

＜モータ速度制御システム＞
図２〜図９を適宜参照しつつ、図１をもとに、本発明に係るモータ速度制御システムの一構成例を説明する。

図１に示すモータ速度制御システムは、制御対象とするモータ１００と、モータ駆動ＩＣ２００（本発明に係る『第１の回路』）と、モータ速度制御ＩＣ３００（本発明に係る『第２の回路』）と、によって構成される。すなわち、本発明に係る『モータ速度制御回路』が、モータ駆動ＩＣ２００とモータ速度制御ＩＣ３００をそれぞれ１チップに集積化した２チップ構成の場合である。尚、本発明に係る『モータ速度制御回路』が、モータ駆動ＩＣ２００及びモータ速度制御ＩＣ３００を１チップに集積化した場合でもよい。

モータ１００は、単相分の駆動コイルを有した所謂単相モータの場合であり、また、ステータにホール素子１１０が固着された、所謂ホールモータの場合とする。尚、モータ１００は、単相ホールモータに限定されるものではなく、三相分の駆動コイルがスター結線された所謂三相ホールモータや、ホール素子１１０等の磁気センサを設けない所謂センサレスモータ等を採用可能である。また、モータ１００の用途としては、例えば、パソコンやサーバー等に搭載されるＣＰＵを冷却するためのファンモータを対象とする。

ホール素子１１０は、モータ１００のロータが回転している時、正弦波状であり且つ互いに逆相となる回転位置検出信号Ｓ１、Ｓ２を生成する。尚、回転位置検出信号Ｓ１、Ｓ２は、ロータの回転位置を識別可能とさせるための信号であり、また、その周波数はモータ１００の回転速度に比例する。ホール素子１１０より出力された回転位置検出信号Ｓ１、Ｓ２は、モータ駆動ＩＣ２００のＩＮ＋端子、ＩＮ−端子へとそれぞれ入力される。ここで、ＩＮ＋端子はモータ駆動ＩＣ２００内のホールアンプ２３０の非反転入力へと接続され、ＩＮ−端子はホールアンプ２３０の反転入力へと接続される。

モータ駆動ＩＣ２００は、モータ１００を駆動する集積回路である。モータ駆動ＩＣ２００は、モータ１００の駆動コイルの両端と接続されるＯＵＴ１端子及びＯＵＴ２端子と、ホール素子１１０より出力される回転位置検出信号Ｓ１、Ｓ２が入力されるＩＮ＋端子、ＩＮ−端子と、モータ速度制御ＩＣ３００のＶＯ端子からの制御信号ＶＣが入力されるＶＩ端子と、モータ速度制御ＩＣ３００のＦＧＩ端子へのＦＧ信号を出力するＦＧＯ端子と、を有する。モータ駆動ＩＣ２００は、制御回路２１０、プリドライバ２２０、ホールアンプ２３０、ＦＧ出力回路２４０、を有する。

制御回路２１０は、モータ速度制御ＩＣ３００のＶＯ端子からモータ駆動ＩＣ２００のＶＩ端子へと入力された制御信号ＶＣに基づいて、モータ１００の駆動コイルに流れる電流量を可変させてモータ１００の回転速度を制御する。さらに、制御回路２１０は、ホールアンプ２１０の出力ＨＯＵＴに基づいて、モータ１００の駆動コイルの通電方向の切り替えを制御するためのスイッチング制御信号Ｄ１、Ｄ２を生成する。

プリドライバ２２０は、モータ駆動ＩＣ２００のＯＵＴ１端子及びＯＵＴ２端子に接続されたモータ１００の駆動コイルに対して、相補的にオン・オフする２組のトランジスタ対を、当該駆動コイルとともにアルファベットの「Ｈ」の字を構成するように接続した、所謂Ｈブリッジ回路を構成する。プリドライバ２２０は、制御回路２１０から供給されたスイッチング制御信号Ｄ１、Ｄ２に基づいて、Ｈブリッジ回路における２組のトランジスタ対を相補的にオン・オフすることで、モータ１００の駆動コイルの通電方向を切り替える。

ホールアンプ２３０は、ホール素子１１０からの回転位置検出信号Ｓ１、Ｓ２を差動増幅した結果であるホールアンプ出力ＨＯＵＴを生成出力する。尚、このホールアンプ出力ＨＯＵＴは、制御回路２１０ならびにＦＧ出力回路２４０へと供給される。

ＦＧ出力回路２４０は、ホールアンプ２３０から供給されたホールアンプ出力ＨＯＵＴに基づいて、モータ１００の実際の回転速度に応じた周波数を有するＦＧ信号を生成出力する。すなわち、ホールアンプ出力ＨＯＵＴは、実際に検出されたロータの回転位置を示す。このため、ホールアンプ出力ＨＯＵＴによってロータ所定位置の検出周期を監視することができる。よって、ＦＧ出力回路２４０は、ホールアンプ出力ＨＯＵＴにより監視されたロータ所定位置の検出周期に基づいて、モータ１００の実際の回転速度に応じた周波数を有するＦＧ信号を生成できる。尚、ＦＧ信号は、モータ駆動ＩＣ２００のＦＧＯ端子を介して、モータ速度制御ＩＣ３００のＦＧＩ端子へと入力される。

ここで、図２をもとに、ＦＧ出力回路２４０の回路構成の一実施形態を説明する。

ホールアンプ２１０より出力されるホールアンプ出力ＨＯＵＴは、エミッタ接地されたＮＰＮ型トランジスタＱ１０のベース電極へと供給される。ＮＰＮ型トランジスタＱ１０のコレクタ電極は電流源Ｉ１０と接続されるとともに、ＮＰＮ型トランジスタＱ１１のベース電極に接続される。ＮＰＮ型トランジスタＱ１１において、そのコレクタ電極は抵抗素子Ｒ１０と接続されるとともに、そのエミッタ電極は抵抗素子Ｒ１１と接続されるとともにエミッタ接地されたＮＰＮ型トランジスタＱ１２と接続される。そして、ＮＰＮ型トランジスタＱ１２のコレクタ電極と接続したＦＧＯ端子からＦＧ信号が取り出される。

ＦＧ出力回路２４０のかかる構成により、ホールアンプ出力ＨＯＵＴが論理的にＨレベルの場合、ＮＰＮ型トランジスタＱ１０はオンする方向へと働くので、ＮＰＮ型トランジスタＱ１１のベース電極は接地電圧側へと引っ張られるので、ＮＰＮ型トランジスタＱ１１はオフする方向へと働く。よって、ＮＰＮ型トランジスタＱ１２のベース電極は抵抗素子Ｒ１１を介して接地電圧側へと引っ張られるため、ＮＰＮ型トランジスタＱ１２はオフする方向へと働く。よって、この場合、ＦＧ信号は、論理的にＨレベルとなる。一方、ホールアンプ出力ＨＯＵＴが論理的にＬレベルの場合、前述した動作とは正反対の動作となるため、最終的に、ＮＰＮ型トランジスタＱ１２はオンする方向へと働く。よって、この場合、ＦＧ信号は、論理的にＬレベルとなる。このように、ＦＧ信号は、ホールアンプ出力ＨＯＵＴの論理レベルならびに周波数に応じたパルス信号として現れる。

モータ速度制御ＩＣ３００は、ＣＰＵ４００からの速度指令信号を入力対象とするＣＴＬ端子と、当該速度指令信号を平滑化するための平滑用コンデンサＣ１を外付けするためのＲＣ端子と、を有する。さらに、モータ速度制御ＩＣ３００は、モータ駆動ＩＣ２００のＦＧＯ端子からのＦＧ信号を入力するＦＧＩ端子と、モータ駆動ＩＣ２００のＶＩ端子へと入力される制御信号ＶＣを出力するＶＯ端子と、ＶＯ端子より出力された制御信号ＶＣをコンデンサＣ２を介して比較回路３４０の反転入力へとフィードバックさせるためのＦＢ端子と、を有する。そして、モータ速度制御ＩＣ３００は、基準電圧回路３１０、下側クランプ回路３１１、上側クランプ回路３１２、エッジ検出回路３２０、速度電圧回路３３０、比較回路３４０、制御信号生成回路３５０、を有する。

基準電圧回路３１０は、ＣＴＬ端子に入力された速度指令信号に応じたレベルを有する基準電圧ＶＲ１を生成出力する。

ここで、図３をもとに、基準電圧回路３１０の回路構成の一実施形態を説明する。
ＣＴＬ端子は、モータ速度制御システム全体を統括制御するＣＰＵ４００と通信可能に接続される場合である。ＣＴＬ端子には、ＣＰＵ４００において設定されたＰＷＭ（Pulse Width Modulation）信号が速度指令信号として入力される。尚、ＰＷＭ信号とは、そのデューティ比によってモータ１００の回転速度を設定するものである。また、ＲＣ端子には、平滑用コンデンサＣ１が接続されて、抵抗素子Ｒ３とともにＲＣフィルタ回路を構成する。

ＰＮＰ型トランジスタＱ１、Ｑ２のトランジスタ対は、双方のエミッタ電極が共通接続されて且つそれらのエミッタ電極に電流源Ｉ１が接続される。また、ＰＮＰ型トランジスタＱ１のベース電極にはＣＴＬ端子からのＰＷＭ信号が供給され、ＰＮＰ型トランジスタＱ２のベース電極には抵抗素子Ｒ１、Ｒ２の直列接続体によってバイアス電圧ＶＲＥＧを分圧した参照電圧ＶＲＥＦが印加される。尚、ＰＮＰ型トランジスタＱ２のコレクタ電極は、ダイオード接続（コレクタ電極とベース電極の短絡）され且つエミッタ接地されたＮＰＮ型トランジスタＱ３と接続される。ＮＰＮ型トランジスタＱ３のベース電極は、エミッタ接地されたＮＰＮ型トランジスタＱ４のベース電極と接続されることで、ＮＰＮ型トランジスタＱ３、Ｑ４は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ４のコレクタ電極は、電流源Ｉ２と、エミッタ接地されたＮＰＮ型トランジスタＱ５のベース電極と、接続される。ＮＰＮ型トランジスタＱ５のコレクタ電極は、電流源Ｉ３と、ダイオード接続され且つエミッタ接地されたＮＰＮ型トランジスタＱ６と、接続される。ＮＰＮ型トランジスタＱ６のベース電極は、ＮＰＮ型トランジスタＱ７のベース電極と接続されることで、ＮＰＮ型トランジスタＱ６、Ｑ７は、所謂カレントミラー回路を構成する。ＮＰＮ型トランジスタＱ７は、電流源Ｉ４がベース電極に接続されたＰＮＰ型トランジスタＱ８と直列接続される。尚、ＰＮＰ型トランジスタＱ８のトランジスタサイズＮ２は、ＮＰＮ型トランジスタＱ７のトランジスタサイズＮ１よりも大きく設定され、ＮＰＮ型トランジスタＱ７の方が電流の吸い込み能力が高い場合とする。ＰＮＰ型トランジスタＱ８とＮＰＮ型トランジスタＱ７の接続点は抵抗素子Ｒ３と接続される。そして、ＰＮＰ型トランジスタＱ８とＮＰＮ型トランジスタＱ７の接続点におけるパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化される。この平滑化されたパルス電圧ＶＸが、基準電圧ＶＲ１として取り出される。

基準電圧回路３１０のかかる構成において、ＰＷＭ信号が論理的にＬレベルであり、ＰＷＭ信号のレベルが参照電圧ＶＲＥＦよりも低い場合、ＰＮＰ型トランジスタＱ１がオンする方向へと働き、ＰＮＰ型トランジスタＱ２よりもＰＮＰ型トランジスタＱ１の方に電流が多く流れるので、ＮＰＮ型トランジスタＱ３、Ｑ４はオフする方向へと働く。この結果、ＮＰＮ型トランジスタＱ５のベース電極には電流源Ｉ２の電流が流れてオンする方向へと働き、ＮＰＮ型トランジスタＱ６のベース電極は、ＮＰＮ型トランジスタＱ５を介して接地電圧側へと引っ張られる。よって、ＮＰＮ型トランジスタＱ６、Ｑ７はオフする方向へと働き、ＰＮＰ型トランジスタＱ８がオンするので、パルス電圧ＶＸは、バイアス電圧ＶＲＥＧ側へと引っ張られ、論理的にＨレベルとなる。そして、かかるパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化され、基準電圧ＶＲ１となる。

一方、ＰＷＭ信号が論理的にＨレベルであり、ＰＷＭ信号のレベルが参照電圧ＶＲＥＦよりも高い場合、前述した動作とは全く逆の動作となり、最終的には、ＰＮＰ型トランジスタＱ８とともに、ＮＰＮ型トランジスタＱ７がオンする方向へと働く。尚、ＮＰＮ型トランジスタＱ７の方が、ＰＮＰ型トランジスタＱ８よりも電流を吸い込む能力が大きいため、パルス電圧ＶＸは、接地電圧側へと引っ張られ、論理的にＬレベルとなる。そして、かかるパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化され、基準電圧ＶＲ１となる。

このように、基準電圧回路３１０は、ＣＴＬ端子に入力されたＰＷＭ信号に関して、バイアス電圧ＶＲＥＧから接地電圧ＧＮＤまでの振幅となるパルス状のパルス電圧ＶＸへと変換する。そして、基準電圧回路３１０は、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によってパルス電圧ＶＸを平滑化して、ＰＷＭ信号のデューティ比に応じた直流電圧を基準電圧ＶＲ１として出力する。

なお、前述したＰＷＭ信号と基準電圧ＶＲ１との関係は、ＰＷＭ信号が論理的にＬレベルの場合には基準電圧ＶＲ１は高くなり、一方、ＰＷＭ信号が論理的にＨレベルの場合には基準電圧ＶＲ１が低くなる場合である。よって、モータ１００を加速すべくＰＷＭ信号のオンデューティを大きく設定する場合には基準電圧ＶＲ１は低くなり、モータ１００を減速すべくＰＷＭ信号のオンデューティを小さく設定する場合には基準電圧ＶＲ１が高くなる。換言すると、基準電圧回路３１０において生成された基準電圧ＶＲ１が論理的にＨレベルの場合、モータ１００を減速させる方向に働き、基準電圧ＶＲ１が論理的にＬレベルの場合、モータ１００を加速させる方向に働く。なお、勿論、ＰＷＭ信号と基準電圧ＶＲ１との関係を上述の関係とは真逆となるように設定してもよい。

下側クランプ回路３１１及び上側クランプ回路３１２は、基準電圧回路３１０から比較回路３４０に対して基準電圧ＶＲ１を印加する際に、比較回路３４０の非反転・反転入力間の同相入力電圧範囲に応じて基準電圧ＶＲ１のレベルを制限するクランプ回路である。尚、以下では、このレベル制限された基準電圧ＶＲ１のことを、クランプ電圧ＶＲ２と称することとする。
下側クランプ回路３１１は、基準電圧ＶＲ１の下限レベルを、比較回路３４０の同相入力電圧範囲の下限以上に制限する。

ここで、かかる下側クランプ回路３１１の一実施形態を、図４に示す。
下側クランプ回路３１１は、バイアス電圧ＶＲＥＧと接地電圧ＧＮＤとの間に、抵抗素子Ｒ５０と、ダイオード接続（コレクタ電極とベース電極の短絡）されたＮＰＮ型トランジスタＱ５０と、抵抗素子Ｒ５１とによる直列接続体が設けられる。ここで、この直列接続体全体にはバイアス電圧ＶＲＥＧが印加されており、この結果、抵抗素子Ｒ５０、Ｒ５１それぞれに各抵抗値に基づいたバイアス電圧ＶＲＥＧの分圧電圧が発生し、また、ＮＰＮ型トランジスタＱ５０にはエミッタ電極（カソード）からコレクタ電極（アノード）の向きに順方向電圧ＶＦが発生する。ここで、抵抗素子Ｒ５０とＮＰＮ型トランジスタＱ５０のコレクタ電極の接続点３１３の電圧のことを、下側クランプ電圧ＶＬと呼ぶこととする。

また、下側クランプ回路３１１は、ベース電極に接続点３１３の下側クランプ電圧ＶＬが印加され、エミッタ電極に基準電圧回路３１０からの基準電圧ＶＲ１が印加ライン３１７を介して印加され、コレクタ電極にバイアス電圧ＶＲＥＧが印加されるＮＰＮ型トランジスタＱ５１を有する。尚、ＮＰＮ型トランジスタＱ５０、Ｑ５１は、双方のベース電極が共通接続されており、所謂カレントミラー回路を構成する。また、ＮＰＮ型トランジスタＱ５１のエミッタ電極と基準電圧ＶＲ１の印加ライン３１７の接続点３１４の電圧が、一定条件下で、下側制限を受けるクランプ電圧ＶＲ２となる。

かかる下側クランプ回路３１１の構成によって、基準電圧ＶＲ１ひいては接続点３１４の電圧が比較的高い場合には、ＮＰＮ型トランジスタＱ５１のベース・エミッタ間電圧ＶＢＥが閾値電圧よりも低く、ＮＰＮ型トランジスタＱ５１はオフしたままである。この場合、基準電圧ＶＲ１は、何ら制限を受けず、そのままクランプ電圧ＶＲ２として出力されることになる。

一方、基準電圧ＶＲ１ひいては接続点３１４の電圧が接地電圧ＧＮＤへと近づいていくと、ＮＰＮ型トランジスタＱ５１のベース・エミッタ間電圧ＶＢＥが閾値電圧よりも高くなり、ＮＰＮ型トランジスタＱ５１がオンすることになる。このとき、接続点３１４の電圧は、接続点３１３の下側クランプ電圧ＶＬから、ＮＰＮ型トランジスタＱ５１のベース・エミッタ間電圧ＶＢＥ分上がった電圧となり、クランプ電圧ＶＲ２として出力される。尚、ＮＰＮ型トランジスタＱ５０の順方向電圧ＶＦと、ＮＰＮ型トランジスタＱ５１のベース・エミッタ間電圧ＶＢＥは、同一特性且つ逆方向であるため、相殺されたものとみなせる。よって、このときのクランプ電圧ＶＲ２は、抵抗素子Ｒ５０、Ｒ５１の抵抗値のみに基づいた下側クランプ電圧ＶＬとなる。また、以後、基準電圧ＶＲ１が接地電圧ＧＮＤへと更に近づいたとしても、基準電圧ＶＲ１は、下側クランプ電圧ＶＬよりも低くならないように制限される。

そこで、抵抗素子Ｒ５０、Ｒ５１の抵抗値を適宜調整することによって、下側クランプ電圧ＶＬを、比較回路３４０の仕様上予め定められている同相入力範囲の下限以上に予め設定できる。そして、この結果、基準電圧回路３１０から比較回路３４０に対して、比較回路３４０の同相入力範囲の下限未満となる基準電圧ＶＲ１が印加されずに済む。

上側クランプ回路３１２は、基準電圧ＶＲ１の上限レベルを、比較回路３４０の同相入力電圧範囲の上限以下に制限する。

ここで、かかる上側クランプ回路３１２の一実施形態を、図５に示す。
上側クランプ回路３１２は、バイアス電圧ＶＲＥＧと接地電圧ＧＮＤとの間に、抵抗素子Ｒ５２と、ダイオード接続（コレクタ電極とベース電極の短絡）されたＰＮＰ型トランジスタＱ５２と、抵抗素子Ｒ５３とによる直列接続体が設けられる。ここで、この直列接続体全体にはバイアス電圧ＶＲＥＧが印加されており、この結果、抵抗素子Ｒ５０、Ｒ５１それぞれに各抵抗値に基づいたバイアス電圧ＶＲＥＧの分圧電圧が発生し、また、ＰＮＰ型トランジスタＱ５２にはコレクタ電極（カソード）からエミッタ電極（アノード）の向きに順方向電圧ＶＦが発生する。ここで、ＰＮＰ型トランジスタＱ５２のコレクタ電極と抵抗素子Ｒ５３の接続点３１５の電圧のことを、上側クランプ電圧ＶＨと呼ぶこととする。

また、上側クランプ回路３１２は、ベース電極に接続点３１５の上側クランプ電圧ＶＨが印加され、エミッタ電極に基準電圧回路３１０からの基準電圧ＶＲ１が印加ライン３１７を介して印加され、コレクタ電極を接地させたＰＮＰ型トランジスタＱ５３を有する。尚、ＰＮＰ型トランジスタＱ５２、Ｑ５３は、双方のベース電極が共通接続されており、所謂カレントミラー回路を構成する。また、ＰＮＰ型トランジスタＱ５３のエミッタ電極と基準電圧ＶＲ１の印加ライン３１７の接続点３１６の電圧が、一定条件下で、上側制限を受けるクランプ電圧ＶＲ２となる。

かかる上側クランプ回路３１２の構成によって、基準電圧ＶＲ１ひいては接続点３１６の電圧が比較的低い場合には、ＰＮＰ型トランジスタＱ５３のベース・エミッタ間電圧ＶＢＥが閾値電圧よりも低く、ＰＮＰ型トランジスタＱ５３はオフしたままである。この場合、基準電圧ＶＲ１は、何ら制限を受けず、そのままクランプ電圧ＶＲ２として出力されることになる。

一方、基準電圧ＶＲ１ひいては接続点３１６の電圧がバイアス電圧ＶＲＥＧへと近づいていくと、ＰＮＰ型トランジスタＱ５３のベース・エミッタ間電圧ＶＢＥが閾値電圧よりも高くなり、ＰＮＰ型トランジスタＱ５３がオンすることになる。このとき、接続点３１６の電圧は、接続点３１５の上側クランプ電圧ＶＨから、ＰＮＰ型トランジスタＱ５３のベース・エミッタ間電圧ＶＢＥ分上がった電圧となり、クランプ電圧ＶＲ２として出力される。尚、ＰＮＰ型トランジスタＱ５２の順方向電圧ＶＦと、ＰＮＰ型トランジスタＱ５３のベース・エミッタ間電圧ＶＢＥは、同一特性且つ逆方向であるため、相殺されたものとみなせる。よって、このときのクランプ電圧ＶＲ２は、抵抗素子Ｒ５２、Ｒ５３の抵抗値のみに基づいた上側クランプ電圧ＶＨとなる。また、以後、基準電圧ＶＲ１がバイアス電圧ＶＲＥＧへと更に近づいたとしても、基準電圧ＶＲ１は、上側クランプ電圧ＶＨよりも高くならないように制限される。

そこで、抵抗素子Ｒ５２、Ｒ５３の抵抗値を適宜調整することによって、上側クランプ電圧ＶＨを、比較回路３４０の仕様上予め定められている同相入力範囲の上限以下に予め設定できる。そして、この結果、基準電圧回路３１０から比較回路３４０に対して、比較回路３４０の同相入力範囲の上限を超える基準電圧ＶＲ１が印加されずに済む。

エッジ検出回路３２０は、ＦＧＯ端子からＦＧＩ端子へと入力されたＦＧ信号が供給される。そして、エッジ検出回路３２０は、ＦＧ信号の両エッジを検出するとともに、その検出の際にＦＧ信号のパルス幅よりも狭いパルス幅となるエッジ信号ＥＤを生成出力する（図７（ａ）、（ｂ）を参照）。

速度電圧回路３３０は、エッジ検出回路３２０より出力されたエッジ信号ＥＤが供給される。ここで、エッジ信号ＥＤの周波数は、モータ１００の回転速度に対応する。よって、速度電圧回路３３０は、エッジ信号ＥＤに基づいて、モータ１００の回転速度に応じた速度電圧ＶＶを生成する。

ここで、図６をもとに、速度電圧回路３３０の回路構成の一実施形態を説明する。
バイアス電圧ＶＲＥＧが印加される抵抗素子Ｒ２１とコンデンサＣ２１の直列接続体に対して、エミッタ接地されたＮＰＮ型トランジスタＱ２０がコンデンサＣ２１と並列接続される。ＮＰＮ型トランジスタＱ２０のベース電極にはエッジ信号ＥＤが供給される。

ＰＮＰ型トランジスタＱ２１、Ｑ２２のトランジスタ対は、双方のエミッタ電極が共通接続されて且つそれらのエミッタ電極に電流源Ｉ２１が接続される。また、ＰＮＰ型トランジスタＱ２１のベース電極にはコンデンサＣ２１の充放電電圧Ｖ１が印加され、ＰＮＰ型トランジスタＱ２２のベース電極には抵抗素子Ｒ２２、Ｒ２３、Ｒ２４の直列抵抗体によるバイアス電圧ＶＲＥＧの分圧電圧Ｖ２が印加される。さらに、ＰＮＰ型トランジスタＱ２１、Ｑ２２のトランジスタ対のコレクタ電極は、ＮＰＮ型トランジスタＱ２３とダイオード接続されたＮＰＮ型トランジスタＱ２４とによる所謂カレントミラー回路と接続される。なお、ＰＮＰ型トランジスタＱ２１のベース電極は、コレクタ接地させ且つベース電極に分圧電圧Ｖ２が印加されたＮＰＮ型トランジスタＱ２６のエミッタ電極と接続される。

ＰＮＰ型トランジスタＱ２１とＮＰＮ型トランジスタＱ２３の接続点は、エミッタ接地されたＮＰＮ型トランジスタＱ２５と接続される。ＮＰＮ型トランジスタＱ２５のコレクタ電極は、電流源Ｉ２２と、エミッタ接地され且つ抵抗素子Ｒ２４と並列接続されたＮＰＮ型トランジスタＱ２７と、エミッタ接地されたＮＰＮ型トランジスタＱ２８のベース電極と、が接続される。ＮＰＮ型トランジスタＱ２８のコレクタ電極は、定電流源Ｉ２３と、エミッタ接地されたＮＰＮ型トランジスタＱ２９のベース電極と、接続される。ＮＰＮ型トランジスタＱ２９のコレクタ電極は、定電流源Ｉ２４と接続される。そして、定電流源Ｉ２４とＮＰＮ型トランジスタＱ２９の接続点よりパルス状の速度電圧ＶＶが取り出される。

速度電圧回路３３０のかかる構成により、まず、エッジ検出回路３２０においてＦＧ信号のエッジが検出されず、ＮＰＮ型トランジスタＱ２０のベース電極に供給されるエッジ信号ＥＤが論理的にＬレベルの場合とする。この場合、ＮＰＮ型トランジスタＱ２０はオフのため、コンデンサＣ２１が充電される。よって、ＰＮＰ型トランジスタＱ２１のベース電極に印加される充放電電圧Ｖ１の方が、抵抗素子Ｒ２２、Ｒ２３、Ｒ２４による直列抵抗体の分圧電圧Ｖ２よりも高いとすると、ＰＮＰ型トランジスタＱ２１の方がＰＮＰ型トランジスタＱ２２よりも流れる電流が少なくなる。よって、ＮＰＮ型トランジスタＱ２５はオフする方向へと働き、ＮＰＮ型トランジスタＱ２８はオンする方向へと働き、ＮＰＮ型トランジスタＱ２９がオフする方向へと働く。よって、速度電圧ＶＶは、バイアス電圧ＶＲＥＧ側へと引っ張られて、論理的にＨレベルとなる（図７（ｂ）、（ｃ）を参照）。

一方、エッジ検出回路３２０においてＦＧ信号のエッジが検出されて、ＮＰＮ型トランジスタＱ２０のベース電極に供給されるエッジ信号ＥＤが論理的にＨレベルの場合とする。この場合、前述した動作とは全く逆の動作となり、最終的には、ＮＰＮ型トランジスタＱ２９がオンする方向へと働く。よって、速度電圧ＶＶは、接地電圧側へと引っ張られて、論理的にＬレベルとなる（図７（ｂ）、（ｃ）を参照）。

なお、ＦＧ信号のエッジが検出された場合において速度電圧ＶＶがＬ幅（Ｌレベルを示す幅）は、抵抗素子Ｒ２１とコンデンサＣ２１によるＲＣ時定数によって定まる。よって、モータ１００の回転速度が変化したときであっても、ＲＣ時定数が固定されておれば、速度電圧ＶＶのＬ幅は一定である。しかし、速度電圧ＶＶのパルス周期は、モータ１００の回転速度によって、ＦＧ信号のパルス周期ひいてはエッジ信号ＥＤのパルス周期が変化するため、可変である。このため、速度電圧ＶＶを積分した際の直流電圧は、モータ１００の回転速度によって可変となる。例えば、モータ１００の回転速度が高速の場合、ＦＧ信号のパルス周期が短くなり、速度電圧ＶＶの一周期に占めるＬ幅が長くなるため、速度電圧ＶＶを積分した際の直流電圧は低くなる。また、モータ１００の回転速度が低速の場合、ＦＧ信号のパルス周期が長くなり、速度電圧ＶＶの一周期に占めるＬ幅が短くなるため、速度電圧ＶＶを積分した際の直流電圧は高くなる。

比較回路３４０は、下側クランプ回路３１１及び上側クランプ回路３１２によって下側クランプ電圧ＶＬから上側クランプ電圧ＶＨまでの範囲内に制限された基準電圧ＶＲ１（すなわち、クランプ電圧ＶＲ２）と、速度電圧回路３３０において生成されたパルス状の速度電圧ＶＶを積分した直流電圧と、を比較する。また、制御信号生成回路３５０は、比較回路３４０における比較結果に基づいて、モータ駆動ＩＣ２００においてモータ１００の駆動コイルに流れる電流量を制御させるための制御信号ＶＣを生成出力する。

ここで、図９をもとに、比較回路３４０及び制御信号生成回路３５０の回路構成の一実施形態を説明する。
ＮＰＮ型トランジスタＱ４０、Ｑ４１のトランジスタ対は、双方のエミッタ電極が共通接続され且つそれらのエミッタ電極に電流源Ｉ４０が接続される。尚、ＮＰＮ型トランジスタＱ４０のベース電極（比較回路３４０の反転入力）には速度電圧回路３３０から速度電圧ＶＶが印加され、ＮＰＮ型トランジスタＱ４１のベース電極（比較回路３４０の非反転入力）には下側クランプ回路３１１及び上側クランプ回路３１２からのクランプ電圧ＶＲ２が印加される。尚、ＮＰＮ型トランジスタＱ４０のベース電極に印加される速度電圧ＶＶは、ＶＯ端子とＦＢ端子間に接続されたコンデンサＣ２によって積分された直流電圧とする。

ＮＰＮ型トランジスタＱ４０のコレクタ電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加され且つダイオード接続されたＰＮＰ型トランジスタＱ４２と接続される。ＰＮＰ型トランジスタＱ４２のベース電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加されたＰＮＰ型トランジスタＱ４３のベース電極と共通接続されており、ＰＮＰ型トランジスタＱ４２、Ｑ４３は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ４１のコレクタ電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加され且つダイオード接続されたＰＮＰ型トランジスタＱ４４と接続される。ＰＮＰ型トランジスタＱ４４のベース電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加されたＰＮＰ型トランジスタＱ４５のベース電極と共通接続されており、ＰＮＰ型トランジスタＱ４４、Ｑ４５は、所謂カレントミラー回路を構成する。

ＰＮＰ型トランジスタＱ４５のコレクタ電極は、エミッタ接地され且つダイオード接続されたＮＰＮ型トランジスタＱ４６と接続される。ＰＮＰ型トランジスタＱ４６のベース電極は、ＰＮＰ型トランジスタＱ４３と直列接続され且つエミッタ接地されたＮＰＮ型トランジスタＱ４７のベース電極と共通接続されており、ＮＰＮ型トランジスタＱ４６、Ｑ４７は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ４７のコレクタ電極は、コレクタ接地されたＮＰＮ型トランジスタＱ５０のベース電極と接続される。ＮＰＮ型トランジスタＱ５０のエミッタ電極は、電流源Ｉ５０と、ＮＰＮ型トランジスタＱ５１のベース電極と、が接続される。尚、ＮＰＮ型トランジスタＱ５１のコレクタ電極は電流源Ｉ５１と接続され、ＮＰＮ型トランジスタＱ５１のエミッタ電極は、エミッタ接地されたＮＰＮ型トランジスタＱ５２のベース電極と接続される。

ＮＰＮ型トランジスタＱ５２のコレクタ電極は、ダイオード接続されたＰＮＰ型トランジスタＱ５３と接続される。尚、ＰＮＰ型トランジスタＱ５３のベース電極は、コレクタ接地されたＰＮＰ型トランジスタＱ５５のベース電極と共通接続されており、ＰＮＰ型トランジスタＱ５３、Ｑ５５は、所謂カレントミラー回路を構成する。

ＰＮＰ型トランジスタＱ５３のエミッタ電極は、ダイオード接続されたＮＰＮ型トランジスタＱ５４と接続される。ＮＰＮ型トランジスタＱ５４のコレクタ電極は電流源Ｉ５２と接続され、また、ＮＰＮ型トランジスタＱ５４のベース電極は、ＮＰＮ型トランジスタＱ５６のベース電極と共通接続されており、ＮＰＮ型トランジスタＱ５４、Ｑ５６は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ５６とＰＮＰ型トランジスタＱ５５は、双方のコレクタ電極を共通接続した直列接続体を構成しており、ＮＰＮ型トランジスタＱ５６とＰＮＰ型トランジスタＱ５５の接続点と接続されたＶＯ端子より制御信号ＶＣが取り出される。

比較回路３４０及び制御信号生成回路３５０のかかる構成によって、ＮＰＮ型トランジスタＱ４０のベース電極に印加される速度電圧ＶＶが、ＮＰＮ型トランジスタＱ４１のベース電極に印加されるクランプ電圧ＶＲ２よりも高い場合、すなわち、モータ１００の実際の回転速度が、ＰＷＭ信号によって設定された回転速度よりも遅い場合（加速指令状態）とする。この場合、ＮＰＮ型トランジスタＱ４０の方がＮＰＮ型トランジスタＱ４１よりも多くの電流が流れ、ひいては、カレントミラー回路（Ｑ４２、Ｑ４３）の方が、カレントミラー回路（Ｑ４６、Ｑ４７）よりも多くの電流が流れる。よって、ＰＮＰ型トランジスタＱ５０のベース電極は、バイアス電圧ＶＲＥＧ側へと引っ張られるので、ＰＮＰ型トランジスタＱ５０はオフする方向へと働く。この結果、ＮＰＮ型トランジスタＱ５１、Ｑ５２はオンする方向へと働き、制御信号ＶＣのレベルは下がることになる。

一方、ＮＰＮ型トランジスタＱ４０のベース電極に印加される速度電圧ＶＶが、ＮＰＮ型トランジスタＱ４１のベース電極に印加されるクランプ電圧ＶＲ２よりも低い場合、すなわち、モータ１００の実際の回転速度が、ＰＷＭ信号によって設定された回転速度よりも速い場合（減速指令状態）とする。この場合、前述した動作とは全く逆の動作となり、最終的には、ＮＰＮ型トランジスタＱ５１、Ｑ５２がオフする方向へと働くので、制御信号ＶＣのレベルは上がることになる。

ここで、制御信号ＶＣは、モータ駆動ＩＣ２００の制御電圧として用いられる。そして、モータ駆動ＩＣ２００の論理においても、制御信号ＶＣのレベルが高い場合にはモータ１００の回転速度を減速させ、制御信号ＶＣのレベルが低い場合にはモータ１００の回転速度を加速させる場合とする。この場合において、モータ速度制御ＩＣ３００は、図８に示すようなモータ速度制御を実行することになる。

詳述すると、速度電圧ＶＶがクランプ電圧ＶＲ２よりも高い状態（加速指令状態）では、モータ速度制御ＩＣ３００より出力される制御信号ＶＣのレベルが下がり続け、一方、モータ１００の回転速度が上がり続ける。この結果、速度電圧ＶＶのレベルが徐々に下がっていき、基準電圧ＶＲ１のレベルへと近づいていく。一方、速度電圧ＶＶがクランプ電圧ＶＲ２よりも低い状態（減速指令状態）では、モータ速度制御ＩＣ３００より出力される制御信号ＶＣのレベルが上がり続け、一方、モータ１００の回転速度が下がり続ける。この結果、速度電圧ＶＶのレベルが徐々に上がっていき、クランプ電圧ＶＲ２のレベルへと近づいていく。このように、モータ速度制御ＩＣ３００は、クランプ電圧ＶＲ２と速度電圧ＶＶを比較して、両者のレベルが一致するように、モータ駆動ＩＣ２００の制御電圧に対応した制御信号ＶＣのレベルを制御することになる。

＜上側クランプ回路を設けた効果＞
いま、ＣＰＵ４００が、モータ１００を完全に停止させるべく、デューティ比“０％”のＰＷＭ信号を設定して、当該ＰＷＭ信号をモータ速度制御ＩＣ３００のＣＴＬ端子へと供給した場合とする。この場合、基準電圧回路３１０において生成される基準電圧ＶＲ１は、前述したように、バイアス電圧ＶＲＥＧ（論理的にＨレベル）近傍となる。一方、このときの基準電圧ＶＲ１は、比較回路３４０の非反転入力へと印加される前に、上側クランプ回路３１２によって、比較回路３４０の同相入力範囲の上限以下に設定された上側クランプ電圧ＶＨを超えることのないように制限を受ける。ゆえに、モータ駆動ＩＣ２００が、モータ１００の停止指令を受けているにも関わらず、モータ１００を加速するような不具合が確実に解消されることになる。すなわち、上側クランプ回路３１２を設けたことによって、モータ１００を停止させる方向の制御の精度を向上できる。

＜下側クランプ回路を設けた効果＞
いま、ＣＰＵ４００が、モータ１００を全速運転させるべく、デューティ比“１００％”のＰＷＭ信号を設定して、当該ＰＷＭ信号をモータ速度制御ＩＣ３００のＣＴＬ端子へと供給した場合とする。この場合、基準電圧回路３１０において生成される基準電圧ＶＲ１は、前述したように、接地電圧ＧＮＤ（論理的にＬレベル）近傍となる。一方、このときの基準電圧ＶＲ１は、比較回路３４０の非反転入力へと印加される前に、下側クランプ回路３１１によって、比較回路３４０の同相入力範囲の下限以上に設定された下側クランプ電圧ＶＬよりも下回ることのないように制限を受ける。ゆえに、モータ駆動ＩＣ２００が、モータ１００の全速運転指令を受けているにも関わらず、モータ１００を減速するような不具合が確実に解消されることになる。すなわち、下側クランプ回路３１１を設けたことによって、モータ１００を全速運転させる方向の制御の精度を向上できる。

尚、前述した実施形態とは正反対の論理で、基準電圧ＶＲ１が論理的にＨレベル（バイアス電圧ＶＲＥＧ側）のときにはモータ１００を加速させる方向に働き、基準電圧ＶＲ１が論理的にＬレベル（接地電圧ＧＮＤ側）のときにはモータ１００を減速させる方向に働く場合とする。この場合、上側クランプ回路３１２によってモータ１００を加速させる方向の制御の精度を向上でき、下側クランプ回路３１１によってモータ１００を減速させる方向の制御の精度を向上できる。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。

本発明の一実施形態に係るモータ速度制御システムの構成を示す図である。 本発明の一実施形態に係るＦＧ出力回路の構成を示す図である。 本発明の一実施形態に係る基準電圧回路の構成を示す図である。 本発明の一実施形態に係る下側クランプ回路の構成を示す図である。 本発明の一実施形態に係る上側クランプ回路の構成を示す図である。 本発明の一実施形態に係る速度電圧回路の構成を示す図である。 本発明の一実施形態に係るエッジ検出回路ならびに速度電圧回路の主要信号の波形を示す図である。 本発明の一実施形態に係るモータ速度制御を説明するための図である。 本発明の一実施形態に係る比較回路及び制御信号生成回路の構成を示す図である。 従来のモータ速度制御システムの構成を示す図である。 従来のモータ速度制御システムにおいてＰＷＭ信号の変化に対する基準電圧ＶＲの応答波形を示す図である。

符号の説明

１、１００ モータ
５、４００ ＣＰＵ
６、７ オペアンプ
９ コンパレータ
１１、２０ モータ駆動回路
１３、１１０ ホール素子
２００ モータ駆動ＩＣ
２１０ 制御回路
２２０ プリドライバ
２３０ ホールアンプ
２４０ ＦＧ出力回路
３００ モータ速度制御ＩＣ
３１０ 基準電圧回路
３１１ 下側クランプ回路
３１２ 上側クランプ回路
３１３、３１４、３１５、３１６ 接続点
３１７ 印加ライン
３２０ エッジ検出回路
３３０ 速度電圧回路
３４０ 比較回路
３５０ 制御信号生成回路

Claims (6)

1. モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御するモータ速度制御回路において、
   前記モータの回転速度を指令する速度指令信号が入力され、当該速度指令信号に応じた基準電圧を生成する基準電圧回路と、
   前記基準電圧回路において生成された前記基準電圧のレベルを制限するクランプ回路と、
   前記モータの実際の回転速度に応じた速度電圧と前記クランプ回路においてレベルを制限された前記基準電圧とが印加され両者を比較する比較回路と、
   前記比較回路における比較結果に基づいて、前記駆動コイルに流れる電流量を制御するための制御信号を生成出力する制御信号生成回路と、
   を有し、
   前記クランプ回路は、
   バイアス電圧が印加される複数の抵抗素子の直列接続体と、
   ベース電極に前記直列接続体における前記バイアス電圧の分圧電圧が印加され、エミッタ電極に前記基準電圧が印加され、コレクタ電極に前記バイアス電圧が印加されるＮＰＮ型トランジスタと、
   を有しており、前記基準電圧の下限レベルが前記比較回路の同相入力電圧範囲の下限以上となるように、前記基準電圧の下限レベルを前記分圧電圧に基づいて制限すること、
   を特徴とするモータ速度制御回路。
2. 前記クランプ回路は、
   前記基準電圧の上限レベルを前記同相入力電圧範囲の上限以下に制限した上側クランプ回路
   を有することを特徴とする請求項１に記載のモータ速度制御回路。
3. モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御するモータ速度制御回路において、
   前記モータの回転速度を指令する速度指令信号が入力され、当該速度指令信号に応じた基準電圧を生成する基準電圧回路と、
   前記基準電圧回路において生成された前記基準電圧のレベルを制限するクランプ回路と、
   前記モータの実際の回転速度に応じた速度電圧と前記クランプ回路においてレベルを制限された前記基準電圧とが印加され両者を比較する比較回路と、
   前記比較回路における比較結果に基づいて、前記駆動コイルに流れる電流量を制御するための制御信号を生成出力する制御信号生成回路と、
   を有し、
   前記クランプ回路は、
   バイアス電圧が印加される複数の抵抗素子の直列接続体と、
   ベース電極に前記直列接続体における前記バイアス電圧の分圧電圧が印加され、エミッタ電極に前記基準電圧が印加され、コレクタ電極が接地されるＰＮＰ型トランジスタと、
   を有しており、前記基準電圧の上限レベルが前記比較回路の同相入力電圧範囲の上限以下となるように、前記基準電圧の上限レベルを前記分圧電圧に基づいて制限すること、
   を特徴とするモータ速度制御回路。
4. 前記クランプ回路は、
   前記基準電圧の下限レベルを前記同相入力電圧範囲の下限以上に制限した下側クランプ回路
   を有することを特徴とする請求項３に記載のモータ速度制御回路
5. 前記モータ速度制御回路は、
   前記モータの駆動コイルを通電させて前記モータを駆動する第１の回路と、
   前記基準電圧回路と、前記クランプ回路と、前記比較回路と、前記制御信号生成回路と、を有しており、前記制御信号生成回路において生成出力された前記制御信号に基づいて、前記第１の回路を介して前記モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御する第２の回路と、
   をそれぞれ１チップに集積化した２チップ構成としたこと、を特徴とする請求項１乃至４のいずれかに記載のモータ速度制御回路。
6. 前記モータ速度制御回路は、
   前記モータの駆動コイルを通電させて前記モータを駆動する第１の回路と、
   前記基準電圧回路と、前記クランプ回路と、前記比較回路と、前記制御信号生成回路と、を有しており、前記制御信号生成回路において生成出力された前記制御信号に基づいて、前記第１の回路を介して前記モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御する第２の回路と、
   を１チップに集積化したこと、を特徴とする請求項１乃至４のいずれかに記載のモータ速度制御回路。

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