JP4912496B2 - 記録装置 - Google Patents

Description

本発明は、複数の記録素子がライン状に形成された記録素子アレイを用いて記録媒体に記録を行う記録装置および記録方法に関する。

従来、記録ヘッドを用いて記録媒体に画像を形成する記録装置として、例えば、記録ヘッドとしてＬＥＤアレイを用いて、電子写真方式によって感光体上に潜像を作成して記録を行う装置がある。

このＬＥＤアレイには、自己走査型ＬＥＤアレイ（以下、ＳＬＥＤアレイという）がある。このＳＬＥＤアレイは、特許文献１ないし９および非特許文献１の提案等において紹介されており、記録用発光素子として注目されている。

図１３は、ＳＬＥＤアレイの１例を示す。図１４は、ＳＬＥＤアレイを駆動制御するための各種信号のタイミングを示す。ここでは、全素子を点灯する場合を例に挙げて説明する。

図１３において、ＶＧＡは、ＳＬＥＤアレイの電源電圧に当たり、ΦＳにカスケードに接続されているダイオードＤに抵抗ｒを介して接続されている。

ＳＬＥＤアレイは、転送用サイリスタＤ１’〜Ｄ５’がアレイ状に配列したものと、発光用サイリスタＤ１〜Ｄ５がアレイ状に配列されたものとからなる。転送用および発光用サイリスタのゲートは接続され、１番目のサイリスタのゲートはΦＳ（スタートパルス）の信号入力部に接続され、２番目のサイリスタのゲートはΦＳの端子に接続されたダイオードＤのカソードに接続され、３番目のサイリスタのゲートは次のダイオードのカソードに接続され、というようにして構成されている。

図１４のタイミングチャートに従って、転送および発光について説明する。

転送のスタートは、ΦＳを０Ｖから５Ｖに変化させることによって始まる。ΦＳが５Ｖになることにより、Ｖａ＝５Ｖ，Ｖｂ＝３．７Ｖ（ダイオードの順方向電圧降下を１．３Ｖとする），Ｖｃ＝２．４Ｖ，Ｖｄ＝１．１Ｖ，Ｖｅ以降は０Ｖとなり、転送用サイリスタＤ１’とＤ２’のゲート信号０Ｖからそれぞれ５Ｖ，３．７Ｖと変化する。

この状態でΦ１を５Ｖから０Ｖにすることにより、Ｄ１’の転送用サイリスタのそれぞれの電位はアノード：５Ｖ、カソード：０Ｖ、ゲート：３．７Ｖとなり、サイリスタのＯＮ条件となり、転送用サイリスタＤ１’がオン（ＯＮ）する状態でΦＳを０Ｖに変えてもサイリスタＤ１’がＯＮしているため、Ｖａ≒５Ｖとなる（理由：ΦＳは抵抗（図示せず）を介してパルスが印加されている。サイリスタはＯＮすると、アノードとゲートとの間の電位がほぼ等しくなる。）。このため、ΦＳを０Ｖにしても１番目のサイリスタのＯＮ条件が保持され、１番目のシフト動作が完了する。

この状態で発光用サイリスタのΦＩ信号を５Ｖから０Ｖにすると、転送用サイリスタがＯＮした条件と同じになるため、発光用サイリスタＤ１がＯＮして、１番目のＬＥＤが点灯することになる。１番目のＬＥＤはΦＩを５Ｖに戻すことにより、発光用サイリスタのアノード・カソード間の電位差が無くなり、サイリスタの最低保持電流を流せなくなるため、発光用サイリスタＤ１はＯＦＦする。

次に、転送用サイリスタＤ１’からＤ２’への転送条件について説明する。

発光用サイリスタＤ１がＯＦＦしても、Φ１が０Ｖのままなので、転送用サイリスタＤ１’はＯＮのままであり、転送用サイリスタＤ１’のゲート電圧Ｖａ≒５Ｖとなり、Ｖｂ＝３．７Ｖとなる。この状態で、Φ２を５Ｖから０Ｖに変化させることにより、転送用サイリスタＤ２’の電位は、アノード：５Ｖ、カソード：０Ｖ、ゲート：３．７Ｖとなり、転送用サイリスタＤ２’はＯＮする。

転送用サイリスタＤ２’がＯＮした後、Φ１を０Ｖから５Ｖに変えることにより、転送用サイリスタＤ１’は発光用サイリスタＤ１がＯＦＦしたのと同様に、ＯＦＦする。このようにして、転送用サイリスタのＯＮ状態は、Ｄ１’からＤ２’に移る。そして、ΦＩを５ＶからＯＶにすることにより、発光用サイリスタＤ２がＯＮして発光する。

転送用サイリスタがＯＮしている発光用サイリスタのみ発光できる理由は、転送用サイリスタがＯＮしていない場合、ＯＮしているサイリスタの隣のサイリスタを除いてゲート電圧がＯＶであるためサイリスタのＯＮ条件とならない。隣のサイリスタについても、発光用サイリスタがＯＮすることにより、ΦＩの電位は３．４Ｖ（発光用サイリスタの順方向電圧降下分）となるため、隣のサイリスタは、ゲート・カソード間の電位差がないため、ＯＮすることができない。

なお、ΦＩを０Ｖにすることにより、発光用サイリスタがＯＮとなり、発光すると述べたが、実際のプリント動作においては当然、そのタイミングで実際に発光させるか、させないかを画像データに対応させて制御する必要がある。図１４において、画像データ、ΦＤは、その制御を示す信号で、ＳＬＥＤアレイのΦＩ端子には、外部においてΦＩと画像信号との論理和をとり、画像データが０Ｖの場合のみ、実際にＳＬＥＤアレイのΦＩ端子が０Ｖになって発光し、画像データが５Ｖの場合はＳＬＥＤのΦＩ端子が５Ｖのままとなって発光しない。

ＳＬＥＤアレイを構成する１個のチップ（ＳＬＥＤチップ）は、例えば１２８個の発光用サイリスタを有し、転送用サイリスタにより選択的に順次点灯制御される。

図１５は、発光用サイリスタ（発光素子）の駆動時の等価回路を示す。

駆動電流は電源電圧から発光用サイリスタの発光ダイオード部の順方向電圧降下分を差し引いた電圧を外部の電流制限抵抗値およびサイリスタ内部抵抗値の和で割ったものとなる。

従って、１つのＳＬＥＤチップ内でも、各発光素子の順方向電圧降下量および内部抵抗値がばらつけば、その分、駆動電流も変動することとなる。ただし、１個のＳＬＥＤチップにおける順方向電圧降下量、内部抵抗値の発光素子間のバラツキは、ＳＬＥＤチップ間の順方向電圧降下量平均値、内部抵抗平均値のバラツキに比べれば、一般的に低くなる。このバラツキの様子を、図１６および図１７に示す。

図１６は、複数個のＳＬＥＤチップのそれぞれのΦＩを駆動するドライバーの出力に全て同一のＲａΩの電流制限抵抗をつけた場合の各画素の駆動電流を示す。横軸が各チップの各発光画素の並びを示し、縦軸はそれらに対応した駆動電流である。

図１７は、各ＳＬＥＤチップの各発光素子の電流制限抵抗の逆数と駆動電流の関係を示す。

一方、ＳＬＥＤチップの駆動電流と発光量との関係も同様に、１つのＳＬＥＤチップ内における各画素間でのバラツキは、ＳＬＥＤチップ間の平均値のバラツキよりも一般に低くなる。このバラツキの様子を、図１８および図１９に示す。

図１８は、複数のＳＬＥＤチップのそれぞれのΦＩを理想的な定電流回路（電流値Ｉａ）で駆動した場合の各発光素子の発光量を示す。横軸が各チップの各発光素子の並びを示し、縦軸はそれらに対応した発光量を示す。

図１９は、各ＳＬＥＤチップの各発光素子の駆動電流と発光量との関係を示す。

これにより、１つのＬＥＤヘッドに搭載される各ＳＬＥＤチップには、それぞれの平均駆動電流対平均光量、および平均駆動電流対外部抵抗値の関係にしたがって、まず、所定の目標平均光量Ｌ目標が得られる平均駆動電流が演算され、次に、その平均駆動電流が得られるような外部抵抗値が演算され、２４系列、９６系列等の市販の公称抵抗値から最近接のものが選択され実装される。

これによって、各ＳＬＥＤチップ間で平均光量の差が所定の範囲内に抑えられたＬＥＤヘッドが作成されることとなる。この様子を図２０および図２１に示す。

特開平１−２３８９６２号公報 特開平２−２０８０６７号公報 特開平２−２１２１７０号公報 特開平３−２０４５７号公報 特開平３−１９４９７８号公報 特開平４−５８７２号公報 特開平４−２３３６７号公報 特開平４−２９６５７９号公報 特開平５−８４９７１号公報

ジャパンハードコピー’９１（Ａ−１７）駆動回路を集積した光プリンタ用発光素子アレイの提案、電子情報通信学会（’９０．３．５）ＰＮＰＮサイリスタ構造を用いた自己走査型発光素子（ＳＬＥＤ）

以上のように、各ＳＬＥＤチップの平均光量は精密に均一化され、ヘッド全体でほぼ均一な露光が行われる。

しかしながら、ＳＬＥＤチップは内部の配線インピーダンス、熱抵抗の物理的なアンバランスや、エッチングなどの半導体製造プロセス上の問題に起因するチップ内の諸物理特性分布により、各チップ共通のチップ内発光むら、すなわち光量ムラが発生する場合がある。

このようなチップ内光量ムラに対して、１画素の発光時間を各発光素子の発光特性（光量ムラ）に合わせて、適当に変調し、均一な露光を確保するという光量補正が行われている。

ここで、従来における光量補正の１例として、ＳＬＥＤチップに共通のチップ内発光むらに対する光量補正を、図２２〜図２４に基づいて説明する。

図２２は、各ＳＬＥＤチップが、独立して同時走査が可能な例である。

３０１は、５６個の各ＳＬＥＤチップ２００の画像データを記憶するメモリである。ＳＬＥＤチップ２００は、各チップが１画素目の発光点から１２８画素目までの発光点を順次選択しながら動作するため、このメモリ３０１は、毎回、５６個のチップ分の画像データをラッチする。

３０２は、入力側が５６ビットメモリ３０１に接続され、出力側が各ＳＬＥＤチップに接続されたゲート回路である。

このゲート回路３０２は、５６チップの各画像データ（２値駆動の場合は、５６ビット）を入力し、ΦＩ駆動タイミング信号とＡＮＤをとり、画像データがＯＮのチップのみ、そのチップの駆動出力にΦＩの駆動信号を出力する。

画像データがＯＦＦのチップについては、そのチップの駆動出力を発光しないレベル（ＳＬＥＤチップの場合は、ハイレベル＝Ｈ）に固定したままである。

各ＳＬＥＤチップ２００には、１２８個の発光素子があり、１画素目から１２８画素目まで順次、この動作を繰り返すことになる。なお、各チップの発光画素の選択走査は、前述したように、ΦＳ、Φ１、Φ２によって全チップ共通に直接制御される。

そして、各発光素子の駆動時間は、５６チップ共通のΦＩによって規定される。ΦＳ，Φ１，Φ２も全チップ共通のタイミングとすれば、全チップ同時に１ビットから１２８ビットまで走査する。

従って、１ビット目から１２８ビット目までチップ内の傾向性光量ムラに対応して、各発光素子の発光期間となるΦＩのＬ期間の長さを変調することにより、傾向性光量ムラが補正されることになる。

図２３（ａ）は、各発光素子毎の補正データ、および、該補正データに基づいて算出された各発光素子の発光時間を示す。図２３（ｂ）は、算出された発光時間に基づいて制御される各発光素子に対する駆動波形を示す。

図２４は、各発光素子を駆動制御する補正用の発光制御信号ΦＩを作成するための従来の制御システムを示す。

図２４の制御システム３５０において、まず、画素番号を指定するための画素番号指定カウンタ３５１から画素番号を補正値メモリ３５２に出力する。この画像番号指定カウンタ３５１は、各走査ラインにおいて、０から１２７まで発光点の移動毎にカウントアップされる。０のときは、補正値メモリ３５２から＋３の補正値Ｋが読み出される。

そして、この補正値メモリ３５２から読み出された補正値Ｋは、減算器３５４によって、発光時間の基準値を示す設定レジスタ３５３の値である発光時間基準値Ｓから差し引かれる。ここでは、発光時間基準値Ｓは３２であるため、補正値Ｋが３のときは、発光時間基準値Ｓ−補正値Ｋ＝３２−３＝２９となる。

一方、発光駆動信号発生用の６ｂｉｔカウンタ３５５が発光点移動と共に、０からカウントアップされる。この６ｂｉｔカウンタ３５５は、画像形成装置の制御システムの基本クロックをアレイヘッド内に入力したクロック又はアレイヘッド内に備える発振器(図示せず)から供給され、６ビットのカウンタ３５５が１周する６４カウントで１回の発光点移動が行われるように、ここでは論理設計されている。

この６ｂｉｔカウンタ３５５の値と、引き算されたカウンタロード値（＝発光時間基準値Ｓ−補正値Ｋ）とが、逐次、比較器３５６によって比較される。この比較により、前者≧後者、例えば前例では２９以上になった期間のみ発光制御信号ΦＩがローレベル（＝Ｌ）となり、図２３（ｂ）に示すような発光駆動が行われる。以下、２番目の発光素子以降も同様にして、補正値Ｋに応じて、発光時間の補正が実行される。

しかしながら、このような各発光タイミング毎の発光デューティ補正では、その発光デューティ補正回路のもつシステムクロックによって、その最小補正の分解能が決まってしまう。

例えば、図２５に示すような出力波形において、１発光繰り返し周期が１．１μｓ、その中の実際の発光期間（ΦＩ＝Ｌ）が７００ｎｓ程度の場合、図２４に示す制御システムの基本となるシステムクロックが４５ＭＨＺとすると、発光期間の変調分解能は２２ｎｓとなり、１補正単位で３％（＝２２／７００）程度の発光量変化がおきる。

このような光量補正の分解能では、画像形成条件によっては十分に満足できる補正を行うことができない。

そこで、本発明では、システムクロックを変更することなく、光量補正の分解能を高めて光量ムラを無くし、画像品質を向上させることが可能な記録装置および記録方法を提供することにある。

本発明は、記録装置であって、記録媒体上に形成される画素が記録媒体上において予め定められた方向に並ぶように配列された複数の記録素子と、基本クロックを出力するクロック出力手段と、記録素子を駆動して、記録媒体上に画素を形成する駆動手段と、１画素を形成する際の記録素子の駆動時間を補正するための第１の補正データ及び第１の補正データに対応する第２の補正データを記録素子に対応させて記憶する記憶手段と、を備え、駆動手段は、第１の画素を形成するために、記録媒体上での第１の画素の位置に応じた記録素子を記録素子に対応する第１の補正データと基本クロックとに基づいて基本クロックの１周期の整数倍の時間駆動し、予め定められた方向に対し垂直な方向で第１の画素に隣接する第２の画素を形成するために、第１の画素を形成する記録素子を記録素子に対応する第２の補正データと基本クロックとに基づいて基本クロックの１周期の整数倍の時間駆動することを特徴とする。

本発明によれば、記録ヘッドの各発光素子の発光特性を画素単位で補正する画素補正データを、画像データの複数ライン分備えた光量補正テーブルを作成し、この複数ライン分の画素補正テーブルを有する光量補正テーブルに基づいて、各発光素子の発光駆動時間を画素単位で変調するようにしたので、各発光素子の光量補正分解能は発光時間制御回路のシステムクロック周期に限定されず、より高分解能で光量補正を行うことが可能となり、しかも、補正レベルの変化点や過補正部等でみられる濃度の不連続性、違和感を緩和することが可能となり、これにより、一段となめらかで、高精細な出力画像を作成することができる。

本発明の実施の形態である記録装置の光量制御系の構成を示すブロック図である。 光量制御部の内部構成を示すブロック図である。 補正データの構成を示す説明図である。 光量の補正処理を示す説明図である。 画像データの転送処理を示す説明図である。 記録ヘッドの構成を示す斜視図である。 ＳＬＥＤチップの内部構成を示す構成図である。 チップ内の光量ムラを示す説明図である。 本発明の補正テーブルを示す説明図である。 図９の補正データをグラフ化して示す波形図である。 従来の補正テーブルを示す説明図である。 図１１の補正データをグラフ化して示す波形図である。 駆動回路の構成を示す回路図である。 駆動回路に入力される各種信号を示す波形図である。 発光サイリスタの等価回路を示す回路図である。 チップに対する駆動電流の変化を示す特性図である。 電流制限抵抗に対する駆動電流の変化を示す特性図である。 チップに対する発光量の変化を示す特性図である。 駆動電流に対する発光量の変化を示す特性図である。 平均駆動電流に対する平均光量の変化を示す特性図である。 外部抵抗値に対する平均駆動電流の変化を示す特性図である。 従来における記録装置の光量制御系の構成を示すブロック図である。 従来の補正データの構成を示す説明図である。 従来の光量制御部の内部構成を示すブロック図である。 発光期間を示す波形図である。

［概要］
まず、本発明の概要について説明する。

図６は、本発明に適用可能な記録ヘッドとしてのＳＬＥＤアレイヘッド１００の構成を示す。なお、このヘッドの回路構成およびその動作は、前述した図１３および図１４と同様であり、その説明は省略する。

２００は、ＳＬＥＤ半導体チップ（以下、ＳＬＥＤチップという）である。１個のＳＬＥＤチップ２００には、図１３に示したような複数個の発光サイリスタが直線状に形成されている。ここでは、例として、１２８個の発光サイリスタが形成されているものとする。

２１２は、ＳＬＥＤチップ２００を搭載するべース基板であり、ガラスエポキシ材、セラミック材などのプリント配線板によって作製される。このベース基板２１２上には、複数個のＳＬＥＤチップ２００が主走査方向Ｘに沿って直線状に配設されている。ここでは、例として、５６個のＳＬＥＤチップ２００が設けられているものとする。

２１３は、外部からの制御信号、電源を受けとるコネクタである。２１４は、外部からの制御信号を受け取り、ＳＬＥＤチップ２００の点灯制御信号を発生する点灯制御回路（ドライバーＩＣ）である。２１５は、ドライバＩＣ２１４からの出力信号Φ１，Φ２，ΦＳ，ΦＩおよび負極側電源入力（本例では、ＧＮＤ）をそれぞれ、ＳＬＥＤチップ２００に接続するためのボンディングワイヤである。２１６は、べース基板に引かれた正極側電源パターン（本例では、＋５Ｖ）。２１７は、べース基板に引かれた正極側電源パターンとＳＬＥＤチップ２１１の裏面電極との間の電気的導電をとり、かつ、接着固定するための銀ペーストである。

図７は、ＳＬＥＤチップ２００の内部構成を示す。

チップ端部の入力側には、ボンディングワイヤ２１５と接続するためのボンディングパッド２０１が設けられている。このボンディングパッド２０１を介して、信号Φ１，Φ２，ΦＳ，ΦＩ，ＶＧＡが入力される。また、チップ端部の出力側には、発光部（すなわち、図１３の発光用サイリスタ）２０２が設けられている。

そして、このようなＳＬＥＤチップ２００を搭載したＳＬＥＤアレイヘッド１００においては、図８に示すような共通の発光むらがしばしぱ発生する。チップ端部で急峻に発光量が低下している原因としては、ＳＬＥＤチップ２００の熱抵抗がチップ端部になるにつれ急激に上昇し、昇温によって発光効率が低下することに起因するからである。

ＳＬＥＤチップ２００の中央から両端にゆるやかに発光量が低下しているのは、図７に示すようにチップ中央部に配置された駆動信号ΦＩ入力用のボンディングパッド２１５から、駆動電流の導通路となるアルミ配線パターンのインピーダンスがチップの両周辺部に向かって伸びていることに起因する。

さらに、各ワイヤーボンディング周辺部で光量が若干下がっているのは、このワイヤーボンディング周辺部はアルミ配線の面積が他に比べて少ないために、その周辺部はより多くのアルミをパターンエッチング時にエッチングすることになり、エッチングレートが相対的に低下し、これにより、発光部のアルミ配線幅がごくわずかながら太ることになり、膜内発光部からの発光に対する開口面積が下がることに起因する。

また、以上のようなチップ間で共通な傾向をもつ光量ムラ以外にも、ランダムに発生する光量ムラもちろん発生することがある。

そこで、本発明では、以上述べたような光量ムラを解決するための手段を提供する。すなわち、各チップ内の発光部２０２の発光特性を画素単位で補正する画素補正データを画像データの複数ライン分用意し、この複数ライン分の画素補正データからなる光量補正テーブルに基づいて、各チップ内の発光部２０２の発光駆動時間を画素単位で変調するような制御処理を実行することを特徴とするものである。

［具体例］
以下、具体例を挙げて説明する。

（システム構成）
まず、本システムの全体構成を、図１および図２に基づいて説明する。

図１は、本システムの概略構成を示す。本例では、発光部２０２の発光駆動時間を画素単位で変調するための制御部４００がもうけられている。この制御部４００から発光駆動時間が変調された発光制御信号ΦＩが出力される。

発光制御信号ΦＩは、コネクタ部３０３、ゲート回路３０２を介して各ＳＬＥＤチップ２００（図７参照）に入力される。なお、このゲート回路３０２および５６ビットメモリ３０１の構成は、前述した図２２と同様であるため、ここでの説明は省略する。

ここで、５６ビットメモリ３０１には、画像データ６００の１ライン分のデータのみが順次入力されるものとする。

５６ビットメモリ３０１には、アドレス１に、１チップ目１ビット，２チップ目１ビット，…，５６チップ目１ビットの合計５６個の画像データ６００の１ライン分データが記憶され、また、アドレス２に、１チップ目２ビット，２チップ目２ビット，…，５６チップ目２ビットの合計５６個の１ライン分データが記憶され、以下同様にして、アドレス１２６までに各１ライン分データが記憶されているものとする。

図２は、各発光部２０２を駆動制御する補正用の発光制御信号ΦＩを作成する制御部４００の構成を示す。

４０１は、複数ライン分の画素補正データ５０１，５０２からなる光量補正テーブル５００を記憶する補正メモリである。

４０２は、補正メモリ４０１に記憶された画素補正データ５０１，５０２の補正列（２ｎ，２ｎ＋１）を指定する補正列指定カウンタである。

光量補正テーブル５００は、図３に示すように、補正例２ｎに対応した３，３，２，２，２，０，…，の画素補正データ５０１と、補正列２ｎ＋１に対応した３，２，２，１，０，２…，の画素補正データ５０２とから構成される。

なお、画素番号指定カウンタ３５１、発光時間基準値設定レジスタ３５３、減算器３５４、６ｂｉｔカウンタ３５４、比較器３５６の構成は、前述した図２４と基本的に同一であるため、ここでの説明は省略する。

（システム動作）
以下、本システムの動作について説明する。

（発光駆動時間の制御）
まず、発光制御信号ΦＩの発光駆動時間を制御する処理を、図２に基づいて説明する。

補正値メモリ３５２から所望とする画素補正データを取り出すために、画素番号指定カウンタ３５１から画素番号が、補正列指定カウンタ４０２から補正列がそれぞれ出力される。画像番号指定カウンタ３５１は、各走査ラインにおいて、０から１２７まで発光点の移動毎にカウントアップされる。

画素番号および補正列に基づいて補正値メモリ３５２から読み出された補正値Ｋが、発光時間の基準値を示す設定レジスタ３５３の値である発光時間基準値Ｓから差し引かれる。発光時間基準値Ｓを３２とすると、補正値Ｋが３のときは、発光時間基準値Ｓ−補正値Ｋ＝３２−３＝２９となる。

一方、発光駆動信号発生用の６ｂｉｔカウンタ３５４が発光点移動と共に、０からカウントアップされる。この６ｂｉｔカウンタ３５４は、画像形成装置の制御システムの基本クロックをアレイヘッド内に入力したクロック又はアレイヘッド内に備える発振器(図示せず)から供給され、６ビットのカウンタ３５４が１周する６４カウントで１回の発光点移動が行われるように、ここでは論理設計されている。

この６ｂｉｔカウンタ３５４の値と、引き算されたカウンタロード値（＝発光時間基準値Ｓ−補正値Ｋ）とが、逐次、比較器３５５によって比較される。この比較により、前者≧後者、例えば前例では２９以上になった期間のみ発光制御信号ΦＩがローレベル（＝Ｌ）となり、前述した図２３（ｂ）に示すような発光駆動が行われる。以下、２番目の発光素子以降も同様にして、補正値Ｋに応じて、発光時間の補正が実行される。

（画像データの補正処理）
次に、発光駆動時間が制御された発光制御信号ΦＩを用いて、実際の画像データを補正する処理を、図４および図５に基づいて説明する。

図４は、補正値メモリ３５２から所望とする画素補正データ５０１，５０２を取り出し、画像データ６００に補正する処理を示す。

補正例として、例えば、ｎ＝０のときを考える。このとき、補正列は、０（＝２ｎ）と、１（＝２ｎ＋１）となる。補正列０は画像データ６００の偶数ラインに相当し、補正列１は画像データ６００の奇数ラインに相当する。

そこで、光量補正テーブル５００において、まず、画像データ６００の偶数ラインに相当する画素補正データ５０１に注目する。

そして、偶数ラインに相当する補正列０の１画素目の補正値３を取り出す。この取り出した補正値３を、５６ビットメモリ３０１に記憶された１ライン分の１画素目のデータに対して処理する。例えば、１ライン分のデータが、１チップ目１ビット，２チップ目１ビット，…，５６チップ目１ビットのデータであるとすると、この１画素目のデータ全てに対して、補正値３を用いて補正を行う。

次に、偶数ラインに相当する補正列０の２画素目の補正値３を取り出す。この２画素目の補正値３を用いて、５６ビットメモリ３０１に記憶された１ライン分の２画素目のデータである、１チップ目２ビット，２チップ目２ビット，…，５６チップ目２ビットのデータ全てに対して補正を行う。

以下、同様にして補正を行っていき、偶数ラインに相当する補正列０の最後の１２８画素目の補正値２を取り出す。この１２８画素目の補正値２を用いて、５６ビットメモリ３０１に記憶された１ライン分の１２８画素目のデータである、１チップ目１２８ビット，２チップ目１２８ビット，…，５６チップ目１２８ビットのデータ全てに対して補正を行う。これにより、偶数ラインに相当する補正列０の補正が全て終了する。

次に、画像データ６００の奇数ラインに相当する補正列１の補正を同様にして行う。すなわち、光量補正テーブル５００において、まず、奇数ラインに相当する画素補正データ５０２に注目する。

そして、奇数ラインに相当する補正列１の１画素目の補正値３を取り出して、５６ビットメモリ３０１に記憶された１ライン分の１画素目のデータである、１チップ目１ビット，２チップ目１ビット，…，５６チップ目１ビットのデータ全てに対して補正を行う。

次に、奇数ラインに相当する補正列１の２画素目の補正値２を取り出して、５６ビットメモリ３０１に記憶された１ライン分の２画素目のデータである、１チップ目２ビット，２チップ目２ビット，…，５６チップ目２ビットのデータ全てに対して補正を行う。

以下、同様にして補正を行っていき、奇数ラインに相当する補正列１の最後の１２８画素目の補正値４を取り出す。この１２８画素目の補正値４を用いて、５６ビットメモリ３０１に記憶された１ライン分の１２８画素目のデータである、１チップ目１２８ビット，２チップ目１２８ビット，…，５６チップ目１２８ビットのデータ全てに対して補正を行う。これにより、奇数ラインに相当する補正列１の補正が全て終了する。

以上の補正処理は、ｎ＝０の場合の例であるが、ｎ＝１，２，…（ただし、ｎは画像領域分の数に相当する）というように増加させた場合でも、図５に示すように、画像データ６００の偶数ライン、奇数ラインを交互に補正することが可能である。

（補正分解能）
次に、発光制御信号ΦＩの発光駆動時間の補正分解能を、図３に基づいて説明する。

図３の仮想平均値５１０は、光量補正テーブル５００の画素補正データ５０１と画素補正データ５０２との平均値を示すものである。この仮想平均値５１０は、実際の補正処理に用いられる値ではないが、補正分解能の考え方の面で参考となる値である。

例えば、補正値として１画素目では、仮想平均値は３で、このときの発光時間パルス数は３５パルスである。前述した図２５を参照して、システムクロックの分解能が２２ｎｓとすると、発光時間は、３５×２２＝７７０ｎｓとなる。

また、２画素目では、仮想平均値は２．５であり、発光時間パルス数は３４．５パルスであるため、発光時間は、３４．５×２２＝７５９ｎｓとなる。従って、補正分解能は、 ７７０−７５９ｎｓ＝１１ｎｓ（０．５パルス分） …（１）
となる。

これに対して、前述した従来例では、図２３に示したように、１画素目での発光時間は３５パルス×２２＝７７０ｎｓであり、２画素目での発光時間は３４パルス×２２＝７４８ｎｓである。従って、補正分解能は、 ７７０−７４８ｎｓ＝２２ｎｓ（１パルス分） …（２）
となる。

（１）式、（２）式を比較してわかるように、本発明による補正分解能が、従来例に比べて半減（１／２）していることがわかる。

上述したように、画像データの複数ラインのうち、偶数ラインについては２ｎ列の補正値を用い、奇数ラインについては２ｎ＋１列の補正値を用いて、各発光素子の発光時間の補正を２ライン毎に繰り返して行うことにより、補正値の最小分解能は２ラインで１回だけ１クロック変調を行う場合の０．５クロックと実質的にみなすことができ、これにより、よりなめらかで、細かい補正を行うことが可能となる。

本例では、２ライン補正データを持つ例を示したが、さらに多くの補正データを備えることにより、より分解能の高い補正を行うことが可能である。

なお、図８に示した光量ムラの基準となる”光量”とは、１ビットから１２８ビットまでの各ビットの光量を示すが、この光量は、製造されるチップの全体としての各ビット平均値を想定してもよい。この場合には、記録ヘッドによらず、常に一定のパターンの補正テーブルを備えることになる。

また、光量は、１つのウエハから取れる全チップにおける各ビット平均を想定してもよい。この場合には、所定のウエハロットのチップから作製された記録ヘッド毎に最適な補正テーブルを設定することができる。

また、１つの記録ヘッド毎の全チップにおける各ビット平均を想定してもよい。この場合には、記録ヘッド毎により最適な補正テーブルを設定することができる。

（実験例）
次に、光量ムラに対する光量補正の実験例を、図９〜図１１に基づいて説明する。ここでは、従来例と比較して述べる。

図１１は、従来の光量補正テーブル６００を示す。ビット番号は、図８の画素番号に対応する。光量は、各ビット単位で検出される。補正値は、図２３の補正値に対応する。

そして、１周期を６４カウント、デフォルトの発光時間を３２カウントとし、１から１２８ビットの全平均光量（＝９５．１２５）に対する各ビットの光量の比率に従って、理想的な発光カウント値を線形計算し、個の値を四捨五入により整数としての実カウント値を決定する。しかし、このような補正の仕方では、原理的に３２カウントの中央値に対して、１カウント刻みで補正値を決定せざるを得ず、原理的に１／３２×ｎのステップ比でしか、補正ができない。

図１２は、各ビットの光量が１クロック分のステップ変動（変動量＝約３．１％）をしている箇所があることがわかる。光量変動と出力画像との関係によっては、出力画像にスジなどの影響が発生する。

図９は、本発明に基づく、副走査方向Ｙに２列分の補正値を備えた補正テーブル６１０の例を示す。

ΦＩの周期、発光時間デフォルト値は、従来と同じで、それぞれ６４カウント、３２カウントである。２ｎ補正値、２ｎ＋１補正値は、図３の補正値に対応する。

そして、連続する２ｎ，２ｎ＋１ライン毎に補正テーブルを切り替えて使用し、２ライン（偶数、奇数ライン）で平均的に補正を行うことにより、実質的に０．５クロック刻みの補正を実現することができる。

図１０は、補正値の２列平均値と、補正後の残留光量誤差（％）とをグラフ化したものである。前述した従来例の図１２と比較して、変動量は１．５％と減少していることがわかり、これにより、従来のように出力画像にスジなどの影響が発生するようなこともない。

なお、本発明に係る発光素子の発光時間の制御方法は、電子写真式の記録装置の記録ヘッドのみならず、他のヘッド、例えばインクジェット式の記録ヘッドの駆動制御に適用できるものである。

また、本発明は、複数の機器（例えば、ホストコンピュータ、インターフェース機器、リーダ、プリンタなど）から構成されるシステムに適用しても、１つの機器（例えば、複写機、ファクシミリ装置）からなる装置に適用してもよい。

また、本発明は、システム或いは装置にプログラムを供給することによって達成される場合にも適用できることはいうまでもない。そして、本発明を達成するためのソフトウェアによって表されるプログラムを格納した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の効果を享受することが可能となる。

この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。

プログラムコードを供給するための記憶媒体としては、例えば、フロッピディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰＲＯＭなど）などを用いることができる。

また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。

さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ポードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。

Claims (6)

1. 記録媒体上に形成される画素が前記記録媒体上において予め定められた方向に並ぶように配列された複数の記録素子と、
   基本クロックを出力するクロック出力手段と、
   前記記録素子を駆動して、前記記録媒体上に前記画素を形成する駆動手段と、
   １画素を形成する際の前記記録素子の駆動時間を補正するための第１の補正データ及び前記第１の補正データに対応する第２の補正データを前記記録素子に対応させて記憶する記憶手段と、
   を備え、前記駆動手段は、第１の画素を形成するために、前記記録媒体上での前記第１の画素の位置に応じた記録素子を当該記録素子に対応する前記第１の補正データと前記基本クロックとに基づいて前記基本クロックの１周期の整数倍の時間駆動し、前記予め定められた方向に対し垂直な方向で前記第１の画素に隣接する第２の画素を形成するために、前記第１の画素を形成する記録素子を当該記録素子に対応する前記第２の補正データと前記基本クロックとに基づいて前記基本クロックの１周期の整数倍の時間駆動することを特徴とする記録装置。
2. 前記駆動手段は、基準駆動時間を得るための前記基本クロックのパルス数に関する基準データを、前記第１の補正データによって補正することによって前記基準駆動時間から補正された時間前記記録素子を駆動することによって前記第１の画素を形成し、前記基準データを、前記第２の補正データによって補正することによって前記基準駆動時間に基づいて補正された時間前記記録素子を駆動することによって前記第２の画素を形成することを特徴とする請求項１に記載の記録装置。
3. 前記複数の発光素子を備える複数の記録素子アレイを備え、
   前記複数の記録素子アレイは、前記複数の記録素子それぞれによって前記記録媒体上に形成される画素が前記記録媒体上において前記予め定められた方向に並ぶように配列され、
   前記記憶手段に記憶される前記第１の補正データ及び前記第２の補正データは前記複数の記録素子アレイに対して共通に用いられることを特徴とする請求項１または２に記載の記録装置。
4. 前記第１の補正データは、予め定められた方向に並ぶ画素の列であり、前記第１の画素を含む２ｎ列（ｎは０以上の整数）の画素列を形成する際に前記駆動時間を補正するために用いられ、前記第２の補正データは、予め定められた方向に並ぶ画素の列であり、前記第２の画素を含む２ｎ＋１列の画素列を形成する際に前記駆動時間を補正するために用いられることを特徴とする請求項３に記載の記録装置。
5. 前記駆動手段は、前記記録媒体上において前記予め定められた方向に並び前記第１の画素を含む第１の画素列または前記第２の画素を含む前記第２の画素列のいずれを形成するかを判定し、前記第１の画素列を形成する場合、前記記録素子に対応する前記第１の補正データによって前記基準データを補正し、前記第２の画素列を形成する場合、前記記録素子に対応する前記第２の補正データによって前記基準データを補正することを特徴とする請求項２に記載の記録装置。
6. 前記複数の記録素子は、感光体を露光することによって前記感光体上に静電潜像を形成する複数の発光素子であり、
   前記駆動手段は、第１の画素を形成するために、前記記録媒体上での前記第１の画素の位置に応じた発光素子を当該発光素子に対応する前記第１の補正データと前記基本クロックとに基づいて前記基本クロックの１周期の整数倍の時間発光させ、前記所定の方向に垂直な方向において前記第１の画素に隣接する第２の画素を形成するために、前記第１の画素を形成する発光素子を当該発光素子に対応する前記第２の補正データと前記基本クロックとに基づいて前記基本クロックの１周期の整数倍の時間駆動する請求項１乃至５いずれか１項に記載の記録装置。

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