JP4911586B2

JP4911586B2 - Laminated structure, VLSI wiring board and method for forming them

Info

Publication number: JP4911586B2
Application number: JP2006247604A
Authority: JP
Inventors: 哲彌逢坂; 正洋吉野
Original assignee: Waseda University
Current assignee: Waseda University
Priority date: 2006-09-13
Filing date: 2006-09-13
Publication date: 2012-04-04
Anticipated expiration: 2026-09-13
Also published as: JP2008069389A

Description

本発明は、超ＬＳＩ（ＵＬＳＩ）等において、ケイ素化合物系低誘電率材料からなる基材上に形成される銅配線の形成構造として好適な積層構造及びその形成方法に関する。また、本発明は、配線層がバリア層を介してケイ素化合物系低誘電率材料からなる層間絶縁部によって隔離形成された超ＬＳＩ配線板及びその形成方法に関する。 The present invention relates to a laminated structure suitable as a structure for forming a copper wiring formed on a base material made of a silicon compound-based low dielectric constant material in an ultra LSI (ULSI) or the like, and a method for forming the same. The present invention also relates to a VLSI wiring board in which a wiring layer is isolated by an interlayer insulating portion made of a silicon compound-based low dielectric constant material through a barrier layer, and a method for forming the same.

超ＬＳＩ配線板においては、超ＬＳＩの高容量化と製造の低コスト化の要求に伴い、配線構造の微細化と製造工程の簡略化が望まれている。このような点から、超ＬＳＩ配線構造の作製手法としては、現在、デュアルダマシンプロセスが主流である。この場合、超ＬＳＩ配線板においては、配線層をＣｕ（銅）により形成した場合に、Ｃｕが層間絶縁部に拡散すると、絶縁不良を引き起こすため、バリア層を配線層と層間絶縁部との間に介在させてＣｕが層間絶縁部中に拡散するのを防止することが必須である。 In a VLSI wiring board, miniaturization of a wiring structure and simplification of a manufacturing process are desired in accordance with the demand for higher capacity and lower manufacturing cost of VLSI. From this point of view, the dual damascene process is currently mainstream as a method for fabricating the VLSI wiring structure. In this case, in the VLSI wiring board, when the wiring layer is formed of Cu (copper), if Cu diffuses into the interlayer insulating portion, an insulation failure is caused. Therefore, the barrier layer is provided between the wiring layer and the interlayer insulating portion. It is essential to prevent Cu from diffusing into the interlayer insulating portion by interposing it.

従来、このバリア層には、主にスパッタリング法によって形成されたＴａＮやＴｉＮ等が用いられている。また、このバリア層上に配線層を電気銅めっきによって形成する場合、上記ＴａＮやＴｉＮ等のバリア層は、導電性に劣ることから、導通層としてＣｕシード層等を設ける必要がある。 Conventionally, TaN or TiN formed mainly by sputtering is used for this barrier layer. In addition, when the wiring layer is formed on the barrier layer by electrolytic copper plating, the barrier layer such as TaN or TiN is inferior in conductivity, so that it is necessary to provide a Cu seed layer or the like as the conductive layer.

しかしながら、デュアルダマシンプロセスでは、プロセスの簡略化及びウエットプロセスの適用による低コスト化が利点と考えられるにもかかわらず、バリア層及び導通層作製時にスパッタリングというドライプロセスを用いることは、最善の手法とは言い難い。 However, in the dual damascene process, although it is considered advantageous to simplify the process and reduce the cost by applying a wet process, it is best to use a dry process called sputtering when forming the barrier layer and the conductive layer. Is hard to say.

そこで、まずバリア層をウエットプロセスである無電解めっき法により作製する手法が考えられる。バリア層を無電解めっきで形成する方法は、例えば、ＥｌｅｃｔｒｏｃｈｉｍｉｃａＡｃｔａ，４４，１９９９年，ｐ．３６３９〜３６４９（非特許文献１）に報告されている。無電解めっきでバリア層を形成するには、層間絶縁部の表面への触媒性の付与が必須であるが、上記報告では、ＣｏＷＰのバリア層の形成のために、触媒層として、スパッタリングによりＣｏ層を形成し、触媒性を付与している。このように、触媒層をスパッタリングで形成する場合、バリア層と層間絶縁部との密着性やバリア層の均一性を保つためには、ある程度の厚さを必要とする。 In view of this, first, a method of producing the barrier layer by an electroless plating method which is a wet process is conceivable. A method for forming the barrier layer by electroless plating is described in, for example, Electrochimica Acta, 44, 1999, p. 3639-3649 (Non-Patent Document 1). In order to form a barrier layer by electroless plating, it is essential to impart catalytic properties to the surface of the interlayer insulating portion. However, in the above report, in order to form a CoWP barrier layer, as a catalyst layer, Co is formed by sputtering. A layer is formed to provide catalytic properties. Thus, when the catalyst layer is formed by sputtering, a certain amount of thickness is required to maintain the adhesion between the barrier layer and the interlayer insulating portion and the uniformity of the barrier layer.

超ＬＳＩにおける配線の幅を数１００ｎｍ以下、特に１００ｎｍ程度又はそれ以下とすることが求められている昨今にあっては、このような方法では超ＬＳＩ配線構造の更なる細密化は難しい。また、上述したプロセスでは、配線層の作製までに多くの工程を必要とし、また、ドライプロセスであるスパッタリングやＣＶＤと、ウエットプロセスであるめっきという相の異なる２つのプロセスを実施しなければならず、工程が煩雑であり、コスト的にも不利である。更に、配線層を形成するトレンチが狭小になるのに伴い、スパッタリングやＣＶＤ等のドライプロセスで均一な層を形成することが困難になる。 In recent years when the width of wiring in a VLSI is required to be several hundred nm or less, particularly about 100 nm or less, it is difficult to further refine the VLSI wiring structure by such a method. In addition, the above-described process requires many steps until the production of the wiring layer, and two processes having different phases such as sputtering and CVD that are dry processes and plating that is a wet process must be performed. The process is complicated and disadvantageous in terms of cost. Furthermore, as the trench for forming the wiring layer becomes narrower, it becomes difficult to form a uniform layer by a dry process such as sputtering or CVD.

そのため、バリア層と配線層との双方を無電解めっきにより形成するオールウエットプロセスの開発が望まれている。 Therefore, it is desired to develop an all wet process in which both the barrier layer and the wiring layer are formed by electroless plating.

なお、本発明に関連する先行技術文献情報としては、以下のものがある。
特開２００３−５１５３８号公報特開２００５−１４２５３４号公報ＥｌｅｃｔｒｏｃｈｉｍｉｃａＡｃｔａ，４４，１９９９年，ｐ．３６３９〜３６４９ＪｏｕｒｎａｌｏｆＴｈｅＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙ，１４９，２００２年，（４）Ｃ１８７−Ｃ１９４ＪｏｕｒｎａｌｏｆＴｈｅＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙ, １４９，２００２年，（１１）Ｃ５７３−Ｃ５７８ＥｌｅｃｔｒｏｃｈｉｍｉｃａＡｃｔａ，５１，２００５年，ｐ．９１６〜９２０ The prior art document information related to the present invention includes the following.
JP 2003-51538 A JP 2005-142534 A Electrochimica Acta, 44, 1999, p. 3639-3649 Journal of The Electrochemical Society, 149, 2002, (4) C187-C194. Journal of The Electrochemical Society, 149, 2002, (11) C573-C578. Electrochimica Acta, 51, 2005, p. 916-920

バリア層と配線層との双方を無電解めっきによりウエットプロセスで形成する場合、層間絶縁部への触媒性の付与もウエットプロセスとすることになるが、バリア層を無電解めっきにて形成する際に、この付与した触媒が、バリア層の無電解めっきにおいて有効に作用することが必要である。また、バリア層は、本来の機能である銅配線層からのＣｕの拡散を防止する機能を果たすと共に、配線層を無電解銅めっきにより形成する工程において（即ち、無電解銅めっき浴中において）、更には配線層を形成した後においても、層間絶縁部から剥離することがないものであることが必要である。 When both the barrier layer and the wiring layer are formed by a wet process by electroless plating, providing the interlayer insulating portion with catalytic properties is also a wet process, but when forming the barrier layer by electroless plating In addition, it is necessary that the applied catalyst effectively acts in the electroless plating of the barrier layer. The barrier layer functions to prevent diffusion of Cu from the copper wiring layer, which is the original function, and in the step of forming the wiring layer by electroless copper plating (ie, in an electroless copper plating bath). Furthermore, it is necessary that the wiring layer is not peeled off from the interlayer insulating portion even after the wiring layer is formed.

特に、超ＬＳＩ配線板の銅配線層の形成においては、超ＬＳＩ配線構造の細密化に対応した更に狭小化されたトレンチに、ボイド等の欠陥を生じさせることなく銅配線層を形成することが求められることから、これを可能にする無電解銅めっき浴中においても、層間絶縁部からの剥離を引き起こさないことが望まれる。 In particular, in the formation of the copper wiring layer of the VLSI wiring board, it is possible to form the copper wiring layer in the further narrowed trench corresponding to the miniaturization of the VLSI wiring structure without causing defects such as voids. Since it is required, it is desired not to cause peeling from the interlayer insulating portion even in an electroless copper plating bath that enables this.

本発明は、上記事情に鑑みなされたもので、配線層がバリア層を介してケイ素化合物系低誘電率材料からなる層間絶縁部によって隔離形成された超ＬＳＩ配線板等における銅配線の形成構造として好適であり、ケイ素化合物系低誘電率材料からなる基材、バリア層及び配線層の相互の密着性に優れた積層構造、この積層構造を適用した超ＬＳＩ配線板、及びそれらをオールウエットプロセスにて効率よく形成することができる方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and as a copper wiring formation structure in a VLSI wiring board or the like in which a wiring layer is isolated and formed by an interlayer insulating portion made of a silicon compound-based low dielectric constant material via a barrier layer. A substrate composed of a silicon compound-based low dielectric constant material, a laminated structure excellent in mutual adhesion between the barrier layer and the wiring layer, a VLSI board using this laminated structure, and the all-wet process It is an object of the present invention to provide a method that can be formed efficiently.

本発明は、上記目的を達成するため、超ＬＳＩ配線板等において、ケイ素化合物系低誘電率材料からなる基材上に形成される銅配線の形成構造として好適な積層構造として、ケイ素化合物系低誘電率材料からなる基材上に、無電解めっきにより形成されたバリア層を介して無電解銅めっき層が積層された積層構造であって、上記バリア層が、有機シラン化合物の単分子層、及び該単分子層の上記バリア層側の端部を修飾するパラジウム触媒を介して上記基材上に形成され、かつ該基材側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層とで構成されていることを特徴とする積層構造を提供する。 In order to achieve the above object, the present invention provides a silicon compound-based low-layer structure suitable for a copper wiring forming structure formed on a substrate made of a silicon compound-based low dielectric constant material in a VLSI wiring board or the like. A laminated structure in which an electroless copper plating layer is laminated on a base material made of a dielectric material via a barrier layer formed by electroless plating, wherein the barrier layer is a monomolecular layer of an organosilane compound, And formed on the base material via a palladium catalyst for modifying the end of the monomolecular layer on the barrier layer side, and composed of an electroless NiB plating layer and an electroless CoWP plating layer from the base material side. A laminated structure is provided.

この積層構造は、例えば、ケイ素化合物系低誘電率材料からなる基材上に、該基材表面を、有機シラン化合物に接触させることにより有機シラン化合物の単分子層を形成する工程、該単分子層を、パラジウム化合物を含有する水溶液と接触させることにより修飾して触媒化する工程、該触媒化された単分子層上に、無電解ＮｉＢめっきにより無電解ＮｉＢめっき層を形成する工程、該無電解ＮｉＢめっき層上に、無電解ＣｏＷＰめっきにより無電解ＣｏＷＰめっき層を形成する工程、及び該無電解ＣｏＷＰめっき層上に、無電解銅めっきにより無電解銅めっき層を形成する工程により形成することができる。 This laminated structure is formed, for example, by a step of forming a monomolecular layer of an organic silane compound on a substrate made of a silicon compound-based low dielectric constant material by bringing the surface of the substrate into contact with the organosilane compound. Modifying the layer by contacting with an aqueous solution containing a palladium compound, catalyzing, forming an electroless NiB plating layer on the catalyzed monomolecular layer by electroless NiB plating, Forming an electroless CoWP plating layer by electroless CoWP plating on the electrolytic NiB plating layer, and a step of forming an electroless copper plating layer by electroless copper plating on the electroless CoWP plating layer Can do.

この積層構造は、バリア層と無電解銅めっき層との双方を、有機シラン化合物の単分子層形成工程、及び無電解めっきによるバリア層の形成のための単分子層への触媒付与工程を含めてオールウエットプロセスで形成することができ、無電解銅めっき層を無電解銅めっきにより形成する工程において（無電解銅めっき浴中において）、更には無電解銅めっき層を形成した後においても、ケイ素化合物系低誘電率材料からなる基材、バリア層及び無電解銅めっき層の相互の密着性に優れた積層構造である。 This laminated structure includes both a barrier layer and an electroless copper plating layer including a monomolecular layer forming step of an organosilane compound and a catalyst applying step to the monomolecular layer for forming a barrier layer by electroless plating. In the process of forming the electroless copper plating layer by electroless copper plating (in the electroless copper plating bath), and even after forming the electroless copper plating layer, It is a laminated structure excellent in mutual adhesion of a substrate made of a silicon compound-based low dielectric constant material, a barrier layer, and an electroless copper plating layer.

この場合、有機シラン化合物の単分子層を修飾したパラジウム触媒はその担持量が微量であるが、バリア層として、微量なパラジウム触媒で無電解めっき層を形成できる無電解ＮｉＢめっき層を介し、これを核として無電解ＣｏＷＰめっき層を形成することにより、触媒化された単分子層上にウエットプロセスのみで効率よくバリア層を形成することができると共に、このバリア層とケイ素化合物系低誘電率材料からなる基材とが、密着性よく強固に接合される。 In this case, the palladium catalyst modified with the monolayer of the organosilane compound has a small amount of support, but the barrier layer has an electroless NiB plating layer that can form an electroless plating layer with a small amount of palladium catalyst. By forming an electroless CoWP plating layer with the core as a core, a barrier layer can be efficiently formed only on a catalytic monolayer by a wet process, and this barrier layer and a silicon compound-based low dielectric constant material The base material made of is firmly bonded with good adhesion.

この場合、このバリア層上に無電解銅めっき層が形成されるが、無電解銅めっき層は、バリア層の無電解ＣｏＷＰめっき層上に直接設けることができ、両者の密着性も良好である。 In this case, an electroless copper plating layer is formed on this barrier layer, but the electroless copper plating layer can be directly provided on the electroless CoWP plating layer of the barrier layer, and the adhesion between them is also good. .

また、本発明は、上記積層構造を適用した超ＬＳＩ配線板として、配線層がバリア層を介してケイ素化合物系低誘電率材料からなる層間絶縁部によって隔離形成され、上記層間絶縁部を構成するケイ素化合物系低誘電率材料上に、無電解めっきにより形成されたバリア層を介して上記配線層である無電解銅めっき層が積層された超ＬＳＩ配線板であって、上記バリア層が、有機シラン化合物の単分子層、及び該単分子層の上記バリア層側の端部を修飾するパラジウム触媒を介して上記層間絶縁部上に形成され、かつ該層間絶縁部側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層とで構成されていることを特徴とする超ＬＳＩ配線板を提供する。 Further, the present invention provides a VLSI wiring board to which the laminated structure is applied, wherein a wiring layer is isolated and formed by an interlayer insulating portion made of a silicon compound-based low dielectric constant material through a barrier layer, thereby constituting the interlayer insulating portion. An ultra-LSI wiring board in which an electroless copper plating layer as the wiring layer is laminated on a silicon compound-based low dielectric constant material via a barrier layer formed by electroless plating, wherein the barrier layer is organic A monomolecular layer of a silane compound, and an electroless NiB plating layer formed on the interlayer insulating portion via a palladium catalyst for modifying an end portion of the monomolecular layer on the barrier layer side, and from the interlayer insulating portion side; Provided is an VLSI wiring board comprising an electroless CoWP plating layer.

この超ＬＳＩ配線板は、例えば、ケイ素化合物系低誘電率材料からなる層間絶縁部上に、該層間絶縁部表面を、有機シラン化合物に接触させることにより有機シラン化合物の単分子層を形成する工程、該単分子層を、パラジウム化合物を含有する水溶液と接触させることにより修飾して触媒化する工程、該触媒化された単分子層上に、無電解ＮｉＢめっきにより無電解ＮｉＢめっき層を形成する工程、該無電解ＮｉＢめっき層上に、無電解ＣｏＷＰめっきにより無電解ＣｏＷＰめっき層を形成する工程、及び該無電解ＣｏＷＰめっき層上に、無電解銅めっきにより無電解銅めっき層を形成する工程により形成することができる。 In this VLSI wiring board, for example, a step of forming a monomolecular layer of an organosilane compound on an interlayer insulation portion made of a silicon compound-based low dielectric constant material by bringing the surface of the interlayer insulation portion into contact with the organosilane compound The step of modifying and catalyzing the monomolecular layer by contacting with an aqueous solution containing a palladium compound, and forming an electroless NiB plating layer on the catalyzed monomolecular layer by electroless NiB plating Forming an electroless CoWP plating layer by electroless CoWP plating on the electroless NiB plating layer, and forming an electroless copper plating layer by electroless copper plating on the electroless CoWP plating layer Can be formed.

この超ＬＳＩ配線板としては、配線層が、幅３２〜５００ｎｍのトレンチ内に形成されているものが好適であり、特に、上記した方法は、このような狭小トレンチに配線層を形成して超ＬＳＩ配線板を形成する方法として特に好適である。 As this VLSI wiring board, it is preferable that the wiring layer is formed in a trench having a width of 32 to 500 nm. In particular, the above-described method is performed by forming a wiring layer in such a narrow trench. It is particularly suitable as a method for forming an LSI wiring board.

本発明によれば、ケイ素化合物系低誘電率材料上に、簡単な工程で密着性の良好なバリア層、配線層等に適用される無電解銅めっき層を全てウエットプロセスにて形成することができ、ケイ素化合物系低誘電率材料からなる基材、バリア層、及び配線層等の無電解銅めっき層が、相互に強固に密着した積層構造を得ることができる。また、この積層構造は、超ＬＳＩの銅配線、特に、従来に比べて更に狭小化されたトレンチに形成される銅配線の形成構造として好適である。 According to the present invention, an electroless copper plating layer applied to a barrier layer, a wiring layer, etc. having good adhesion can be formed by a wet process on a silicon compound-based low dielectric constant material by a simple process. In addition, it is possible to obtain a laminated structure in which a base made of a silicon compound-based low dielectric constant material, an electroless copper plating layer such as a barrier layer, and a wiring layer are firmly adhered to each other. Further, this laminated structure is suitable as a structure for forming a copper wiring of a super LSI, particularly a copper wiring formed in a trench that is further narrowed as compared with the prior art.

以下、本発明につき更に詳しく説明する。
本発明の積層構造は、ケイ素化合物系低誘電率材料からなる基材上に、無電解めっきにより形成されたバリア層を介して無電解銅めっき層が積層された積層構造であり、バリア層が、有機シラン化合物の単分子層、及び単分子層のバリア層側の端部を修飾するパラジウム触媒を介して基材上に形成され、またバリア層が、基材側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層とで構成されている。 Hereinafter, the present invention will be described in more detail.
The laminated structure of the present invention is a laminated structure in which an electroless copper plating layer is laminated on a substrate made of a silicon compound-based low dielectric constant material via a barrier layer formed by electroless plating. A monomolecular layer of an organosilane compound, and a palladium catalyst that modifies the end of the monomolecular layer on the barrier layer side, and the barrier layer is formed from the substrate side to the electroless NiB plating layer. It is comprised with the electroless CoWP plating layer.

より具体的には、図１に示されるような構成の積層構造が挙げられる。この積層構造は、ケイ素化合物系低誘電率材料からなる基材１上に、有機シラン化合物の単分子層及びパラジウム触媒２、無電解ＮｉＢめっき層３１及び無電解ＣｏＷＰめっき層３２からなるバリア層３、並びに無電解銅めっき層４が順に積層された構造となっている。 More specifically, a laminated structure having a configuration as shown in FIG. This laminated structure has a barrier layer 3 comprising a monomolecular layer of an organosilane compound and a palladium catalyst 2, an electroless NiB plating layer 31, and an electroless CoWP plating layer 32 on a substrate 1 made of a silicon compound-based low dielectric constant material. The electroless copper plating layer 4 is sequentially laminated.

ケイ素化合物系低誘電率材料からなる基材としては、ＳｉＯ₂、酸化炭化ケイ素（ＳｉＯＣ）、酸フッ化ケイ素（ＳｉＯＦ）、炭化ケイ素（ＳｉＣ）、ハイドロジェンシルセスキオキサン（ＨＳＱ）等が挙げられ、Ｓｉを含み、誘電率ｋが２〜４程度の材料が用いられる。この基材としては、ケイ素化合物系低誘電率材料以外の材質（例えば、Ｓｉ）の基板表面に、ＣＶＤ法、塗布法（スピンオングラス（ＳＯＧ）法）等により形成したケイ素化合物系低誘電率材料も対象とすることができる。 Examples of the substrate made of a silicon compound-based low dielectric constant material include SiO ₂ , silicon oxide carbide (SiOC), silicon oxyfluoride (SiOF), silicon carbide (SiC), hydrogen silsesquioxane (HSQ), and the like. A material containing Si and having a dielectric constant k of about 2 to 4 is used. As this base material, a silicon compound-based low dielectric constant material formed on a substrate surface of a material other than a silicon compound-based low dielectric constant material (for example, Si) by a CVD method, a coating method (spin-on-glass (SOG) method) or the like. Can also be targeted.

この基材上に形成される有機シラン化合物の単分子層としては、例えば、Ｎ−（２−アミノエチル）−３−アミノプロピルトリメトキシシラン、３−アミノプロピルトリメトキシシラン、３−アミノプロピルトリエトキシシラン、２−（トリメトキシシリル）エチル−２−ピリジン、（アミノエチル）−フェネチルトリメトキシシラン等のアミノ基を有すると共に、アルコキシ基を有するシラン、更にγ−グリシジルプロピルトリメトキシシラン等のエポキシ基とアルコキシ基とを有するシランなどの有機シラン化合物が挙げられるが、特に密着性と触媒付与性の点からアミノ基とアルコキシ基とを有する有機シラン化合物が好ましい。また、触媒金属を有機シラン化合物の単分子層又は分子層に担持させる観点からは、末端にチオール基を有した有機シラン化合物の使用も可能である。 Examples of the monomolecular layer of the organic silane compound formed on the substrate include N- (2-aminoethyl) -3-aminopropyltrimethoxysilane, 3-aminopropyltrimethoxysilane, and 3-aminopropyltrimethoxysilane. Silane having an amino group such as ethoxysilane, 2- (trimethoxysilyl) ethyl-2-pyridine, (aminoethyl) -phenethyltrimethoxysilane and the like, and an epoxy such as γ-glycidylpropyltrimethoxysilane An organic silane compound such as a silane having a group and an alkoxy group is exemplified, and an organic silane compound having an amino group and an alkoxy group is particularly preferable from the viewpoint of adhesion and catalyst imparting property. From the viewpoint of supporting the catalyst metal on a monomolecular layer or molecular layer of an organosilane compound, it is also possible to use an organosilane compound having a thiol group at the terminal.

上記有機シラン化合物の単分子層は、気相法、溶液法のいずれの方法を用いても形成することができるが、簡便性、生産性が良好な点において溶液法による作製が好ましい。溶液法では、有機シラン化合物は、溶媒に有機シラン化合物を溶解させた溶液として用いられ、有機シラン化合物溶液に、ケイ素化合物系低誘電率材料からなる基材を浸漬するなどの方法により、ケイ素化合物系低誘電率材料からなる基材を有機シラン化合物に接触させて有機シラン化合物の単分子層を形成する。この場合、溶媒としては、メタノール、エタノール等のアルコール系溶媒、トルエン等の炭化水素系溶媒等が用いられるが、好ましくはアルコール系溶媒、特にエタノールが好ましい。 The monomolecular layer of the organosilane compound can be formed by using either a gas phase method or a solution method, but it is preferably produced by a solution method in terms of simplicity and productivity. In the solution method, the organosilane compound is used as a solution in which the organosilane compound is dissolved in a solvent, and the silicon compound is immersed in the organosilane compound solution by a method such as immersing a substrate made of a silicon compound-based low dielectric constant material. A substrate made of a low dielectric constant material is brought into contact with an organosilane compound to form a monomolecular layer of the organosilane compound. In this case, alcohol solvents such as methanol and ethanol, hydrocarbon solvents such as toluene and the like are used as the solvent, but alcohol solvents, particularly ethanol is preferable.

有機シラン化合物溶液の濃度は、ケイ素化合物系低誘電率材料からなる基材を浸漬する（接触させる）時間にもよるが、好ましくは０．２〜２容量％、特に１容量％前後が好ましい。また、この溶液は、好ましくは２０〜９０℃、特に４０〜７０℃、とりわけ５０〜６０℃の温度範囲で用いられる。なお、浸漬（接触）時間は有機シラン化合物の濃度及び溶液の温度により適宜決定されるが、１分間〜１０時間、特に５分間〜２時間程度が好ましい。 The concentration of the organosilane compound solution is preferably 0.2 to 2% by volume, particularly preferably about 1% by volume, although it depends on the time for dipping (contacting) the substrate made of the silicon compound-based low dielectric constant material. The solution is preferably used in a temperature range of 20 to 90 ° C., particularly 40 to 70 ° C., especially 50 to 60 ° C. In addition, although immersion (contact) time is suitably determined by the density | concentration of an organosilane compound and the temperature of a solution, about 1 minute-10 hours, especially about 5 minutes-2 hours are preferable.

有機シラン化合物による処理の後、余剰の有機シラン化合物を除去すれば、ケイ素化合物系低誘電率材料からなる基材上に有機シラン化合物の単分子層が形成される。余剰の有機シラン化合物の除去は、例えばエタノール等のアルコール、又はアルコールと水の混合液等と接触、或いはこれら液中に浸漬するなどの方法により可能であり、この際、超音波による洗浄を併用してもよい。 After the treatment with the organosilane compound, if the excess organosilane compound is removed, a monomolecular layer of the organosilane compound is formed on the substrate made of the silicon compound-based low dielectric constant material. Excess organosilane compounds can be removed by, for example, contacting with alcohol such as ethanol, or a mixture of alcohol and water, or immersing in these liquids. May be.

本発明においては、次いでパラジウム（Ｐｄ）化合物を含有する溶液で触媒化する。上述したようにケイ素化合物系低誘電率材料からなる基材を有機シラン化合物、特にアミノ基とアルコキシ基とを有する有機シラン化合物と接触させて、基材表面に、該表面と化学結合的に結合する自己組織化単分子層を形成させ、更にこの単分子層を形成したケイ素化合物系低誘電率材料からなる基材を、パラジウム塩を含む水溶液中に浸漬することでアミノ基がＰｄを捕捉して触媒化される。即ち、ケイ素化合物系低誘電率材料からなる基材上に有機シラン化合物、特にアミノ基とアルコキシ基とを有する有機シラン化合物分子により構成される単分子層は、パラジウム塩を含む水溶液中に浸漬することにより、バリア層側の端部がパラジウムにより修飾され、このパラジウムがバリア層を形成する際の触媒として機能する。また、チオール基を有する有機シラン化合物を使用する場合も、チオール基がパラジウムを強く捕捉するため触媒化が可能である。 In the present invention, the catalyst is then catalyzed with a solution containing a palladium (Pd) compound. As described above, a substrate made of a silicon compound-based low dielectric constant material is brought into contact with an organosilane compound, particularly an organosilane compound having an amino group and an alkoxy group, and chemically bonded to the surface of the substrate. A self-assembled monolayer is formed, and a substrate made of a silicon compound-based low dielectric constant material on which the monolayer is formed is immersed in an aqueous solution containing a palladium salt, so that the amino group captures Pd. Catalyzed. That is, a monolayer composed of an organosilane compound, particularly an organosilane compound molecule having an amino group and an alkoxy group, is immersed in an aqueous solution containing a palladium salt on a substrate made of a silicon compound-based low dielectric constant material. By this, the edge part by the side of a barrier layer is modified with palladium, and this palladium functions as a catalyst at the time of forming a barrier layer. Further, when an organosilane compound having a thiol group is used, it can be catalyzed because the thiol group strongly captures palladium.

ここで、パラジウム化合物を含有する水溶液（触媒付与液）としては、ＰｄＣｌ₂、Ｎａ₂ＰｄＣｌ₄等の水溶性パラジウム化合物を含有する酸性水溶液が好適に用いられる。この場合、パラジウム化合物の濃度は、パラジウムとして０．０１〜０．５ｇ／Ｌ、特に０．０４〜０．１ｇ／Ｌ、とりわけ０．０４〜０．０５ｇ／Ｌであることが好ましい。この触媒付与液には、必要により２−モルホリノエタンスルホン酸等の緩衝剤、ＮａＣｌ等の安定剤を添加することができる。また、この触媒付与液のｐＨは緩衝剤や安定剤の濃度及び種類により適宜決定され、例えば、緩衝剤を含む場合は、ｐＨは２〜６、特に４〜６、とりわけ５前後とすることが好ましいが、沈殿が生じないｐＨとする必要がある。一方、緩衝剤等を含まない場合は、ｐＨは１．５〜３、特に２前後とすることが好ましい。 Here, as the aqueous solution (catalyst imparting solution) containing a palladium compound, an acidic aqueous solution containing a water-soluble palladium compound such as PdCl ₂ or Na ₂ PdCl ₄ is preferably used. In this case, the concentration of the palladium compound is preferably 0.01 to 0.5 g / L, particularly 0.04 to 0.1 g / L, particularly 0.04 to 0.05 g / L as palladium. If necessary, a buffer such as 2-morpholinoethanesulfonic acid and a stabilizer such as NaCl can be added to the catalyst-providing liquid. In addition, the pH of the catalyst-imparting solution is appropriately determined depending on the concentration and type of the buffer or stabilizer. For example, when a buffer is included, the pH should be 2 to 6, particularly 4 to 6, especially about 5. Although preferable, it is necessary to set the pH so that precipitation does not occur. On the other hand, when a buffer agent or the like is not included, the pH is preferably 1.5 to 3, particularly around 2.

上記触媒付与液を用いた触媒化処理条件は、溶液の組成により大きく異なるため、溶液ごとに適宜設定され、好ましくは１０〜４０℃、特に２０〜３０℃、とりわけ２０〜２５℃の温度範囲で処理されるが、通常は室温でよい。なお、浸漬時間は５秒〜６０分間、特に１０秒〜３０分間が好ましい。触媒化処理後にパラジウム化合物を安定した金属状態にするために、アクセラレーション処理を行ってもよい。アクセラレーション処理溶液としてはジメチルアミンボラン水溶液などが挙げられる。 Catalytic treatment conditions using the catalyst-providing liquid vary greatly depending on the composition of the solution, and thus are set appropriately for each solution, preferably 10 to 40 ° C, particularly 20 to 30 ° C, and particularly 20 to 25 ° C. Processed, but usually at room temperature. The immersion time is preferably 5 seconds to 60 minutes, particularly preferably 10 seconds to 30 minutes. In order to bring the palladium compound into a stable metal state after the catalyst treatment, an acceleration treatment may be performed. Examples of the acceleration treatment solution include a dimethylamine borane aqueous solution.

次に、バリア層は、無電解めっきにより設けられ、ケイ素化合物系低誘電率材料からなる基材上に、上記有機シラン化合物の単分子層、及び該単分子層のバリア層側の端部を修飾するパラジウム触媒を介して設けられる。 Next, the barrier layer is provided by electroless plating, and the monomolecular layer of the organosilane compound and the end of the monomolecular layer on the barrier layer side are formed on a substrate made of a silicon compound-based low dielectric constant material. It is provided via a palladium catalyst to be modified.

本発明においては、このバリア層をケイ素化合物系低誘電率材料からなる基材側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層の２層で構成する。有機シラン化合物の単分子層を修飾したパラジウム触媒はその担持量が微量であるが、無電解ＮｉＢめっきは、微量なパラジウム触媒で無電解めっき層を形成できることから、まず無電解ＮｉＢめっき層を形成し、この無電解ＮｉＢめっき層を核として無電解ＣｏＷＰめっきを実施すれば、無電解ＣｏＷＰめっき層の形成も可能となり、ウエットプロセスのみで効率よくこの２層構成のバリア層を形成することができる。また、この無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層の２層構成のバリア層は、ケイ素化合物系低誘電率材料からなる基材との密着性が極めて良好である。 In the present invention, this barrier layer is composed of two layers of an electroless NiB plating layer and an electroless CoWP plating layer from the base material side made of a silicon compound-based low dielectric constant material. The palladium catalyst modified with a monolayer of an organosilane compound has a small amount of support, but electroless NiB plating can form an electroless plating layer with a small amount of palladium catalyst, so first form an electroless NiB plating layer. If electroless CoWP plating is performed using the electroless NiB plating layer as a core, it becomes possible to form the electroless CoWP plating layer, and the barrier layer having this two-layer structure can be efficiently formed only by the wet process. . The two-layered barrier layer composed of the electroless NiB plating layer and the electroless CoWP plating layer has extremely good adhesion to a substrate made of a silicon compound-based low dielectric constant material.

無電解ＮｉＢめっき層としては、Ｂ（ホウ素）の含有量が３〜１５質量％、特に４〜１０質量％、残部がＮｉ（ニッケル）であるものが好ましい。この無電解ＮｉＢめっき層は、通常、アモルファスである。 The electroless NiB plating layer preferably has a B (boron) content of 3 to 15% by mass, particularly 4 to 10% by mass, and the balance being Ni (nickel). This electroless NiB plating layer is usually amorphous.

このような無電解ＮｉＢめっき層を形成するための無電解ＮｉＢめっき浴としては、従来公知のめっき浴を用いることができるが、例えば、硫酸ニッケル等の水溶性ニッケル塩を好ましくは０．０５〜０．３ｍｏｌ／Ｌ、より好ましくは０．０５〜０．１５ｍｏｌ／Ｌ、還元剤として、例えばジメチルアミンボラン（ＤＭＡＢ）などを好ましくは０．０１〜０．２ｍｏｌ／Ｌ、より好ましくは０．０２５〜０．０５ｍｏｌ／Ｌ含有し、必要に応じて、クエン酸、酒石酸、コハク酸、マロン酸、リンゴ酸、グルコン酸等のカルボン酸やその塩などの錯化剤を好ましくは０．１〜０．３ｍｏｌ／Ｌ、より好ましくは０．１５〜０．２ｍｏｌ／Ｌ添加し、ｐＨをテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）、ＮａＯＨ、ＫＯＨ等のｐＨ調整剤で好ましくは６〜１１、より好ましくは８．５〜９．５に調整しためっき浴を用いることができる。更に、必要に応じて、緩衝剤、安定剤等を添加してもよい。 As an electroless NiB plating bath for forming such an electroless NiB plating layer, a conventionally known plating bath can be used. For example, a water-soluble nickel salt such as nickel sulfate is preferably 0.05 to 0.3 mol / L, more preferably 0.05 to 0.15 mol / L. As a reducing agent, for example, dimethylamine borane (DMAB) is preferably 0.01 to 0.2 mol / L, more preferably 0.025. 0.05 mol / L inclusive, and if necessary, complexing agents such as carboxylic acids such as citric acid, tartaric acid, succinic acid, malonic acid, malic acid, gluconic acid and their salts, preferably 0.1-0 .3 mol / L, more preferably 0.15 to 0.2 mol / L, and the pH is changed to p such as tetramethylammonium hydroxide (TMAH), NaOH, KOH, etc. Preferably in modifier 6-11, more preferably it is possible to use a plating bath was adjusted to 8.5-9.5. Furthermore, you may add a buffer, a stabilizer, etc. as needed.

無電解ＮｉＢめっき浴を用いためっき条件は、このめっき浴に応じた常法とすることができ、適宜選定されるが、例えばめっき温度は６０〜９０℃、特に７０〜８０℃において、５〜３０秒間、特に１０〜１５秒間めっきを行うことが好ましく、無電解ＮｉＢめっき層の厚さは、０．５〜１０ｎｍ、特に０．５〜２ｎｍとすることが好ましい。 The plating conditions using the electroless NiB plating bath can be a conventional method corresponding to this plating bath, and are appropriately selected. For example, the plating temperature is 60 to 90 ° C., particularly 70 to 80 ° C. Plating is preferably performed for 30 seconds, particularly 10 to 15 seconds, and the thickness of the electroless NiB plating layer is preferably 0.5 to 10 nm, particularly preferably 0.5 to 2 nm.

一方、無電解ＣｏＷＰめっき層としては、Ｗ（タングステン）の含有量が０．１〜５質量％、特に１〜２質量％、Ｐ（リン）の含有量が０．１〜５質量％、特に０．５〜１．５質量％、残部がＣｏ（コバルト）であるものが好ましい。 On the other hand, as the electroless CoWP plating layer, the content of W (tungsten) is 0.1 to 5% by mass, particularly 1 to 2% by mass, and the content of P (phosphorus) is 0.1 to 5% by mass, particularly What is 0.5-1.5 mass% and the remainder is Co (cobalt) is preferable.

このような無電解ＣｏＷＰめっき層を形成するための無電解ＣｏＷＰめっき浴としては、従来公知のめっき浴を用いることができるが、例えば、硫酸コバルト等の水溶性コバルト塩を好ましくは０．０１〜０．１５ｍｏｌ／Ｌ、より好ましくは０．０５〜０．１ｍｏｌ／Ｌ、Ｎａ₂ＷＯ₄・２Ｈ₂Ｏ、Ｈ₃［Ｐ（Ｗ₃Ｏ₁₀）₄］等の水溶性タングステン塩を好ましくは０．００１〜０．１ｍｏｌ／Ｌ、より好ましくは０．００５〜０．０５ｍｏｌ／Ｌ、還元剤として次亜リン酸、次亜リン酸ナトリウム等の次亜リン酸塩などを好ましくは０．０５〜０．３ｍｏｌ／Ｌ、より好ましくは０．１５〜０．２ｍｏｌ／Ｌ含有し、必要に応じて、クエン酸、酒石酸、コハク酸、マロン酸、リンゴ酸、グルコン酸等のカルボン酸やその塩などの錯化剤を好ましくは０．１０〜１ｍｏｌ／Ｌ、より好ましくは０．３〜０．６ｍｏｌ／Ｌ添加し、ｐＨをテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）、ＮａＯＨ、ＫＯＨ等のｐＨ調整剤で好ましくは６〜１０、より好ましくは８〜９．５に調整しためっき浴を用いることができる。更に、必要に応じて、緩衝剤、安定剤等を添加してもよい。 As an electroless CoWP plating bath for forming such an electroless CoWP plating layer, a conventionally known plating bath can be used. For example, a water-soluble cobalt salt such as cobalt sulfate is preferably 0.01 to 0.15 mol / L, more preferably 0.05 to 0.1 mol / L, preferably a water-soluble tungsten salt such as Na ₂ WO ₄ .2H ₂ O, H ₃ [P (W ₃ O ₁₀ ) ₄ ] 0.001 to 0.1 mol / L, more preferably 0.005 to 0.05 mol / L, and hypophosphorous acid such as hypophosphorous acid and sodium hypophosphite as a reducing agent, preferably 0.05 to 0.3 mol / L, more preferably 0.15 to 0.2 mol / L, and if necessary, carboxylic acids such as citric acid, tartaric acid, succinic acid, malonic acid, malic acid, gluconic acid, and salts thereof Complexing agent Preferably, 0.10 to 1 mol / L, more preferably 0.3 to 0.6 mol / L is added, and the pH is adjusted with a pH adjuster such as tetramethylammonium hydroxide (TMAH), NaOH, KOH, preferably 6 to A plating bath adjusted to 10, more preferably 8 to 9.5 can be used. Furthermore, you may add a buffer, a stabilizer, etc. as needed.

無電解ＣｏＷＰめっき浴を用いためっき条件は、このめっき浴に応じた常法とすることができ、適宜選定されるが、例えばめっき温度は５０〜９０℃、特に７０〜８０℃において、１５〜６００秒間、特に６０〜１２０秒間めっきを行うことが好ましく、無電解ＣｏＷＰめっき層の厚さは１〜５０ｎｍ、特に１〜２０ｎｍ、とりわけ２〜５ｎｍとすることが好ましい。 The plating conditions using the electroless CoWP plating bath can be a conventional method according to this plating bath, and are selected as appropriate. For example, the plating temperature is 50 to 90 ° C., particularly 70 to 80 ° C. Plating is preferably performed for 600 seconds, particularly 60 to 120 seconds, and the thickness of the electroless CoWP plating layer is preferably 1 to 50 nm, particularly 1 to 20 nm, and particularly preferably 2 to 5 nm.

次に、無電解銅めっき層は、ケイ素化合物系低誘電率材料からなる基材上に、上記バリア層を介して設けられる。 Next, the electroless copper plating layer is provided on the base material made of the silicon compound-based low dielectric constant material via the barrier layer.

本発明においては、バリア層を形成後、このバリア層上に直接無電解銅めっき層を形成することができる。即ち、上記のようにして無電解めっき法によって作製したバリア層の無電解ＣｏＷＰめっき層上において、置換反応により銅が析出し、この銅を核として無電解銅めっきが進行する。従って、無電解銅めっきによって、引き続き無電解銅めっき層の形成が可能であり、オールウエットプロセスによる積層構造の形成を達成し得るものである。 In this invention, after forming a barrier layer, an electroless copper plating layer can be directly formed on this barrier layer. That is, on the electroless CoWP plating layer of the barrier layer produced by the electroless plating method as described above, copper is deposited by a substitution reaction, and electroless copper plating proceeds using this copper as a nucleus. Therefore, the electroless copper plating layer can be continuously formed by the electroless copper plating, and the formation of the laminated structure by the all wet process can be achieved.

ここで、無電解銅めっきとしては、ホルマリンや次亜リン酸塩、更にはジメチルアミンボラン、ＮａＢＨ₄等を還元剤とする公知の無電解銅めっき浴を用いて、そのめっき浴の種類に応じた公知の条件でめっきすることができ、常法により無電解銅めっき層を形成できる。 Here, as electroless copper plating, using a known electroless copper plating bath using formalin, hypophosphite, dimethylamine borane, NaBH ₄ or the like as a reducing agent, depending on the type of the plating bath. It is possible to perform plating under known conditions, and an electroless copper plating layer can be formed by a conventional method.

本発明の積層構造は、配線層がバリア層を介してケイ素化合物系低誘電率材料からなる層間絶縁部によって隔離形成された超ＬＳＩ配線板などにおける銅配線の形成構造として好適である。この積層構造を適用した超ＬＳＩ配線板としては、例えば、配線層がバリア層を介してケイ素化合物系低誘電率材料からなる層間絶縁部によって隔離形成され、層間絶縁部を構成するケイ素化合物系低誘電率材料上に、無電解めっきにより形成されたバリア層を介して配線層である無電解銅めっき層が積層され、バリア層が、有機シラン化合物の単分子層、及び単分子層のバリア層側の端部を修飾するパラジウム触媒を介して層間絶縁部上に形成され、かつバリア層が、層間絶縁部側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層とで構成されているものを挙げることができる。 The laminated structure of the present invention is suitable as a copper wiring forming structure in a VLSI wiring board or the like in which a wiring layer is isolated and formed by an interlayer insulating portion made of a silicon compound-based low dielectric constant material through a barrier layer. As an VLSI wiring board to which this laminated structure is applied, for example, a wiring layer is formed by an interlayer insulating portion made of a silicon compound-based low dielectric constant material through a barrier layer, and a silicon compound-based low-voltage forming an interlayer insulating portion is formed. On the dielectric material, an electroless copper plating layer as a wiring layer is laminated via a barrier layer formed by electroless plating, and the barrier layer is a monomolecular layer of an organic silane compound, and a barrier layer of a monomolecular layer An example in which the barrier layer is formed of an electroless NiB plating layer and an electroless CoWP plating layer from the interlayer insulation portion side through a palladium catalyst that modifies the end portion on the side is given. be able to.

より具体的には、図２に示されるような構成を備える超ＬＳＩ配線板が挙げられる。この超ＬＳＩ配線板は、配線層４１がバリア層３を介してケイ素化合物系低誘電率材料からなる層間絶縁部１１によって隔離形成され、層間絶縁部（ケイ素化合物系低誘電率材料）１１上に、有機シラン化合物の単分子層及びパラジウム触媒２、無電解ＮｉＢめっき層３１及び無電解ＣｏＷＰめっき層３２からなるバリア層３、並びに配線層（無電解銅めっき層）４１が順に積層された構成となっている。なお、図２において、１２はエッチストップ層である。本発明においては、図２に示されるように、配線層４１が形成される層間絶縁部（ケイ素化合物系低誘電率材料）で囲まれたトレンチの壁面の一部がエッチストップ層１２で被覆されていてもよい。この場合は、エッチストップ層も、有機シラン化合物の単分子層が形成可能な材質、例えば窒化ケイ素（ＳｉＮ）等のケイ素化合物系材料で構成されていることが好ましい。 More specifically, a VLSI wiring board having a configuration as shown in FIG. In this VLSI wiring board, a wiring layer 41 is isolated and formed by an interlayer insulating portion 11 made of a silicon compound-based low dielectric constant material through a barrier layer 3, and on the interlayer insulating portion (silicon compound-based low dielectric constant material) 11. A structure in which a monolayer of an organic silane compound and a palladium catalyst 2, a barrier layer 3 composed of an electroless NiB plating layer 31 and an electroless CoWP plating layer 32, and a wiring layer (electroless copper plating layer) 41 are sequentially laminated. It has become. In FIG. 2, reference numeral 12 denotes an etch stop layer. In the present invention, as shown in FIG. 2, a part of the wall surface of the trench surrounded by the interlayer insulating portion (silicon compound-based low dielectric constant material) where the wiring layer 41 is formed is covered with the etch stop layer 12. It may be. In this case, the etch stop layer is also preferably made of a material capable of forming a monomolecular layer of an organosilane compound, for example, a silicon compound material such as silicon nitride (SiN).

本発明の超ＬＳＩ配線板においては、ケイ素化合物系低誘電率材料によって構成された層間絶縁部が、上述した本発明の積層構造におけるケイ素化合物系低誘電率材料からなる基材に相当するものであり、有機シラン化合物の単分子層及びパラジウム触媒、無電解ＮｉＢめっき層及び無電解ＣｏＷＰめっき層からなるバリア層、並びに無電解銅めっき層（配線層）を上述した本発明の積層構造の場合と同様に構成することができ、これらの形成方法も、上述した本発明の積層構造の場合と同様の方法が適用できる。 In the VLSI wiring board of the present invention, the interlayer insulating portion made of the silicon compound-based low dielectric constant material corresponds to the base material made of the silicon compound-based low dielectric constant material in the laminated structure of the present invention described above. In the case of the laminated structure of the present invention described above, a monolayer of an organosilane compound and a palladium catalyst, a barrier layer composed of an electroless NiB plating layer and an electroless CoWP plating layer, and an electroless copper plating layer (wiring layer) It can be configured in the same manner, and these forming methods can be applied in the same manner as in the above-described laminated structure of the present invention.

この超ＬＳＩ配線板としては、配線層が、幅３２〜５００ｎｍ、特に３２〜３００ｎｍ、とりわけ３２〜１００ｎｍ、好ましくはアスペクト比（深さ／幅）１〜２０、特に３〜５のトレンチ内に形成されているものが好適であり、特に、上記した本発明の方法は、このような狭小トレンチに配線層を形成して超ＬＳＩ配線板を形成する方法として特に好適である。 In this VLSI wiring board, a wiring layer is formed in a trench having a width of 32 to 500 nm, particularly 32 to 300 nm, particularly 32 to 100 nm, preferably an aspect ratio (depth / width) of 1 to 20, particularly 3 to 5. In particular, the method of the present invention described above is particularly suitable as a method for forming a wiring layer in such a narrow trench to form a VLSI wiring board.

このような超ＬＳＩ配線板の狭小トレンチに配線層を形成する場合の無電解銅めっき浴としては、水溶性銅塩、還元剤、錯化剤、めっき析出抑制剤及びめっき析出促進剤を含む無電解銅めっき浴が好適であるが、特に、還元剤としてグリオキシル酸、めっき析出抑制剤としてポリエチレングリコール、ポリプロピレングリコール又はエチレングリコール−プロピレングリコール共重合体を含有するものが好ましく、また、Ｎａイオンを含有しないものであることが好ましい。 An electroless copper plating bath for forming a wiring layer in a narrow trench of such a VLSI wiring board includes a water-soluble copper salt, a reducing agent, a complexing agent, a plating deposition inhibitor, and a plating deposition accelerator. Electrolytic copper plating baths are preferred, but those containing glyoxylic acid as the reducing agent and polyethylene glycol, polypropylene glycol or ethylene glycol-propylene glycol copolymer as the plating deposition inhibitor are preferred, and also contain Na ions. It is preferable not to.

なお、本発明においては、バリア層を形成した後、例えば、３００〜４５０℃、特に３００〜３５０℃にて１０〜３０分間、特に２５〜３０分間の加熱処理を施すことも可能である。この加熱処理によって密着性を更に向上させることができる。但し、超ＬＳＩ配線板製造工程中には必ず加熱工程が含まれていることから、ここで加熱処理工程を行わなくとも、最終的に密着性の向上を図ることができる。 In addition, in this invention, after forming a barrier layer, it is also possible to heat-process at 300-450 degreeC, especially 300-350 degreeC for 10 to 30 minutes, especially 25 to 30 minutes. This heat treatment can further improve the adhesion. However, since the heating process is always included in the manufacturing process of the VLSI wiring board, the adhesion can be finally improved without performing the heating process.

以下、実施例及び比較例を示し、本発明を具体的に説明するが、本発明は下記実施例に限定されるものではない。 EXAMPLES Hereinafter, although an Example and a comparative example are shown and this invention is demonstrated concretely, this invention is not limited to the following Example.

［実施例１］
ＳｉＯ₂（厚さ３０ｎｍ）／Ｓｉ基板を、ＳＰＭ処理［Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂＝４：１（容量比）、８０℃、１０分］により洗浄し、この基板をＮ−（２−アミノエチル）−３−アミノプロピルトリメトキシシラン−エタノール溶液［Ｎ−（２−アミノエチル）−３−アミノプロピルトリメトキシシラン／エタノール＝１／９９（容量比）］に５０℃で４時間浸漬することにより有機シラン化合物の単分子層を形成した。溶液に浸漬後の基板は、エタノールに浸漬し、超音波洗浄により余剰の有機シラン化合物分子を除去した。 [Example 1]
The SiO ₂ (thickness 30 nm) / Si substrate was cleaned by SPM treatment [H ₂ SO ₄ : H ₂ O ₂ = 4: 1 (capacity ratio), 80 ° C., 10 minutes], and this substrate was washed with N− (2 -Aminoethyl) -3-aminopropyltrimethoxysilane-ethanol solution [N- (2-aminoethyl) -3-aminopropyltrimethoxysilane / ethanol = 1/99 (volume ratio)] immersed at 50 ° C. for 4 hours By doing so, a monomolecular layer of an organosilane compound was formed. The substrate after dipping in the solution was dipped in ethanol, and excess organosilane compound molecules were removed by ultrasonic cleaning.

次に、下記の触媒付与液に室温で１０〜６００秒間浸漬することにより単分子層を触媒化した。触媒付与液から引き上げた基板は、超純水で洗浄し、超純水中で保持した。 Next, the monomolecular layer was catalyzed by immersing in the following catalyst-imparting solution at room temperature for 10 to 600 seconds. The substrate pulled up from the catalyst application liquid was washed with ultrapure water and held in ultrapure water.

＜触媒付与液（水溶液）＞
ＰｄＣｌ₂ ０．０００５ｍｏｌ／Ｌ
ＨＣｌ０．０１６ｍｏｌ／Ｌ
ｐＨ１．５〜２．０ <Catalyst imparting liquid (aqueous solution)>
PdCl ₂ 0.0005 mol / L
HCl 0.016 mol / L
pH 1.5-2.0

次に、触媒処理を施した基板を、下記無電解ＮｉＢめっき浴に７０℃で３０秒間浸漬することにより、触媒修飾された有機シラン化合物の単分子層上に無電解ＮｉＢめっき層（層厚約１０ｎｍ）を形成し、その後、下記無電解ＣｏＷＰめっき浴に８０℃で２分間浸漬することにより、無電解ＮｉＢめっき層上に無電解ＣｏＷＰめっき層（層厚約３０ｎｍ）を形成して、バリア層とした。 Next, the substrate subjected to the catalyst treatment is immersed in the following electroless NiB plating bath at 70 ° C. for 30 seconds, so that the electroless NiB plating layer (layer thickness of about layer thickness) is formed on the monomolecular layer of the catalyst-modified organosilane compound. 10 nm), and then immersed in the following electroless CoWP plating bath at 80 ° C. for 2 minutes to form an electroless CoWP plating layer (layer thickness of about 30 nm) on the electroless NiB plating layer. It was.

＜無電解ＮｉＢめっき浴＞
クエン酸０．２ｍｏｌ／Ｌ
ＮｉＳＯ₄ ０．１ｍｏｌ／Ｌ
ジメチルアミンボラン（ＤＭＡＢ）０．０５ｍｏｌ／Ｌ
ｐＨ（テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）で調整）９．０ <Electroless NiB plating bath>
Citric acid 0.2mol / L
NiSO ₄ 0.1 mol / L
Dimethylamine borane (DMAB) 0.05 mol / L
pH (adjusted with tetramethylammonium hydroxide (TMAH)) 9.0

＜無電解ＣｏＷＰめっき浴＞
ＣｏＳＯ₄・７Ｈ₂Ｏ０．０８ｍｏｌ／Ｌ
Ｎａ₃Ｃ₅Ｈ₅Ｏ₇・Ｈ₂Ｏ０．５０ｍｏｌ／Ｌ
Ｈ₃ＢＯ₃ ０．５０ｍｏｌ／Ｌ
ＮａＨ₂ＰＯ₂・２Ｈ₂Ｏ０．１７ｍｏｌ／Ｌ
Ｎａ₂ＷＯ₄・２Ｈ₂Ｏ０．０３ｍｏｌ／Ｌ
Ｈ₃［Ｐ（Ｗ₃Ｏ₁₀）₄］０．００６ｍｏｌ／Ｌ
ｐＨ（ＫＯＨで調整）８．８〜９．０ <Electroless CoWP plating bath>
CoSO ₄ · 7H ₂ O 0.08mol / L
Na ₃ C ₅ H ₅ O ₇ .H ₂ O 0.50 mol / L
H ₃ BO ₃ 0.50 mol / L
NaH ₂ PO ₂ .2H ₂ O 0.17 mol / L
Na ₂ WO ₄ · 2H ₂ O 0.03 mol / L
H ₃ [P (W ₃ O ₁₀ ) ₄ ] 0.006 mol / L
pH (adjusted with KOH) 8.8-9.0

次に、バリア層を形成した基板を、下記無電解銅めっき浴に７０℃で５分間浸漬することにより、バリア層上に無電解銅めっき層（層厚約２００ｎｍ）を形成した。
＜無電解銅めっき浴＞
ＣｕＳＯ₄・５Ｈ₂Ｏ０．０４５ｍｏｌ／Ｌ
エチレンジアミン四酢酸（ＥＤＴＡ）０．０９ｍｏｌ／Ｌ
グリオキシル酸０．１７ｍｏｌ／Ｌ
２，２’−ビピリジル２５ｐｐｍ
ポリエチレングリコール（ＰＥＧ）１０００（平均分子量１０００）７５０ｐｐｍ
ｐＨ（ＴＭＡＨで調整）１２．５ Next, the substrate on which the barrier layer was formed was immersed in the following electroless copper plating bath at 70 ° C. for 5 minutes to form an electroless copper plating layer (layer thickness of about 200 nm) on the barrier layer.
<Electroless copper plating bath>
CuSO ₄ .5H ₂ O 0.045 mol / L
Ethylenediaminetetraacetic acid (EDTA) 0.09 mol / L
Glyoxylic acid 0.17 mol / L
2,2'-bipyridyl 25ppm
Polyethylene glycol (PEG) 1000 (average molecular weight 1000) 750 ppm
pH (adjusted with TMAH) 12.5

次に、得られた積層構造について、カッターにて網目状（マス幅１ｍｍ）に切り込みを入れた所に、導電テープ（ＴＷＣ太陽金網（株）製導電テープ規格１−７７６９−０１）を用い、剥離試験を実施したところ、形成した積層構造は、いずれの層においても剥離することなく保たれ、密着性が良好であることが確認された。 Next, with respect to the obtained laminated structure, using a conductive tape (TWC Taiyo Wire Mesh Co., Ltd., conductive tape standard 1-7769-01) where the mesh was cut into a mesh shape (mass width 1 mm) with a cutter, When a peel test was carried out, it was confirmed that the formed laminated structure was maintained without being peeled in any layer, and the adhesion was good.

［比較例１］
実施例１と同様の方法で基板上に単分子層を形成し、単分子層を触媒化した後、実施例１と同様の無電解ＮｉＢめっき浴に７０℃で３分間浸漬することにより、触媒修飾された有機シラン化合物の単分子層上に無電解ＮｉＢめっき層（層厚約５０ｎｍ）を形成して、バリア層とした。 [Comparative Example 1]
A monomolecular layer is formed on the substrate by the same method as in Example 1, and after the monomolecular layer is made into a catalyst, the catalyst is immersed in an electroless NiB plating bath similar to that in Example 1 at 70 ° C. for 3 minutes. An electroless NiB plating layer (with a layer thickness of about 50 nm) was formed on the monolayer of the modified organosilane compound to form a barrier layer.

次に、バリア層を形成した基板を、実施例１と同様の無電解銅めっき浴に７０℃で浸漬したところ、１０秒間以内にバリア層が剥離し、無電解銅めっき層を形成できなかった。 Next, when the board | substrate with which the barrier layer was formed was immersed in the electroless copper plating bath similar to Example 1 at 70 degreeC, the barrier layer peeled within 10 second, and the electroless copper plating layer was not able to be formed. .

［比較例２］
実施例１と同様の方法で基板上に単分子層を形成し、単分子層を触媒化した後、実施例１と同様の無電解ＮｉＢめっき浴に７０℃で３０秒間浸漬することにより、触媒修飾された有機シラン化合物の単分子層上に無電解ＮｉＢめっき層（層厚約１０ｎｍ）を形成し、その後、下記無電解ＣｏＷＢめっき浴に７０℃で３分間浸漬することにより、無電解ＮｉＢめっき層上に無電解ＣｏＷＢめっき層（層厚約５０ｎｍ）を形成して、バリア層とした。 [Comparative Example 2]
A monomolecular layer is formed on the substrate by the same method as in Example 1, and after the monomolecular layer is made into a catalyst, the catalyst is immersed in an electroless NiB plating bath similar to that in Example 1 at 70 ° C. for 30 seconds. An electroless NiB plating layer (layer thickness of about 10 nm) is formed on a monolayer of the modified organosilane compound, and then immersed in the following electroless CoWB plating bath at 70 ° C. for 3 minutes, thereby electroless NiB plating. An electroless CoWB plating layer (layer thickness: about 50 nm) was formed on the layer to form a barrier layer.

＜無電解ＣｏＷＢめっき浴＞
ＣｏＣｌ₂・６Ｈ₂Ｏ０．１ｍｏｌ／Ｌ
Ｎａ₃Ｃ₅Ｈ₅Ｏ₇・Ｈ₂Ｏ０．３５ｍｏｌ／Ｌ
ＤＭＡＢ０．０８ｍｏｌ／Ｌ
Ｎａ₂ＷＯ₄ ０．０３５ｍｏｌ／Ｌ
ｐＨ（ＫＯＨで調整）９．５ <Electroless CoWB plating bath>
CoCl ₂ · 6H ₂ O 0.1 mol / L
Na ₃ C ₅ H ₅ O ₇ .H ₂ O 0.35 mol / L
DMAB 0.08mol / L
Na ₂ WO ₄ 0.035 mol / L
pH (adjusted with KOH) 9.5

［比較例３］
実施例１と同様の方法で基板上に単分子層を形成し、単分子層を触媒化した後、下記無電解ＮｉＰめっき浴に９０℃で１分間浸漬することにより、触媒修飾された有機シラン化合物の単分子層上に無電解ＮｉＰめっき層（層厚約１０ｎｍ）を形成して、バリア層とした。 [Comparative Example 3]
A monomolecular layer is formed on a substrate in the same manner as in Example 1, and after the monomolecular layer is made into a catalyst, it is immersed in the following electroless NiP plating bath at 90 ° C. for 1 minute, whereby a catalyst-modified organosilane is obtained. An electroless NiP plating layer (layer thickness of about 10 nm) was formed on the monomolecular layer of the compound to form a barrier layer.

＜無電解ＮｉＰめっき浴＞
ＮｉＳＯ₄・６Ｈ₂Ｏ０．０７５ｍｏｌ／Ｌ
ＮａＨ₂ＰＯ₂・Ｈ₂Ｏ０．１０ｍｏｌ／Ｌ
Ｎａ₃Ｃ₅Ｈ₅Ｏ₇・Ｈ₂Ｏ０．４０ｍｏｌ／Ｌ
ｐＨ（ＮａＯＨで調整）９．０ｍｏｌ／Ｌ <Electroless NiP plating bath>
NiSO ₄ · 6H ₂ O 0.075 mol / L
NaH ₂ PO ₂ .H ₂ O 0.10 mol / L
Na ₃ C ₅ H ₅ O ₇ .H ₂ O 0.40 mol / L
pH (adjusted with NaOH) 9.0 mol / L

［比較例４］
実施例１と同様の方法で基板上に単分子層を形成し、単分子層を触媒化した後、下記無電解ＮｉＭｏＢめっき浴に７０℃で５分間浸漬することにより、触媒修飾された有機シラン化合物の単分子層上に無電解ＮｉＭｏＢめっき層（層厚約２０ｎｍ）を形成して、バリア層とした。 [Comparative Example 4]
A monomolecular layer is formed on a substrate by the same method as in Example 1, and after the monomolecular layer is made into a catalyst, it is immersed in the following electroless NiMoB plating bath at 70 ° C. for 5 minutes, thereby catalytically modified organosilane. An electroless NiMoB plating layer (layer thickness of about 20 nm) was formed on the monomolecular layer of the compound to form a barrier layer.

＜無電解ＮｉＭｏＢめっき浴＞
クエン酸０．２ｍｏｌ／Ｌ
ＭｏＯ₃ ０．０１ｍｏｌ／Ｌ
ＮｉＳＯ₄ ０．１ｍｏｌ／Ｌ
ＤＭＡＢ０．０５ｍｏｌ／Ｌ
ｐＨ（ＴＭＡＨで調整）９．０ <Electroless NiMoB plating bath>
Citric acid 0.2mol / L
MoO ₃ 0.01 mol / L
NiSO ₄ 0.1 mol / L
DMAB 0.05mol / L
pH (adjusted with TMAH) 9.0

［比較例５］
実施例１と同様の方法で基板上に単分子層を形成し、単分子層を触媒化した後、実施例１と同様の無電解ＣｏＷＰめっき浴に７０℃で５分間浸漬したが無電解ＣｏＷＰめっきは析出せず、バリア層が形成できなかった。 [Comparative Example 5]
A monomolecular layer was formed on the substrate in the same manner as in Example 1, and after the monomolecular layer was made into a catalyst, it was immersed in an electroless CoWP plating bath similar to that in Example 1 at 70 ° C. for 5 minutes, but electroless CoWP. The plating did not precipitate and a barrier layer could not be formed.

［比較例６］
実施例１と同様の方法で基板上に単分子層を形成し、単分子層を触媒化した後、比較例２と同様の無電解ＣｏＷＢめっき浴に７０℃で５分間浸漬したが無電解ＣｏＷＢめっきは析出せず、バリア層が形成できなかった。 [Comparative Example 6]
A monomolecular layer was formed on the substrate in the same manner as in Example 1, and after the monomolecular layer was made into a catalyst, it was immersed in an electroless CoWB plating bath similar to Comparative Example 2 at 70 ° C. for 5 minutes, but electroless CoWB. The plating did not precipitate and a barrier layer could not be formed.

［実施例２］
トレンチパターン（幅１００ｎｍ、アスペクト比（深さ／幅）３）が形成されたＳｉＯ₂基板に、実施例１と同様の方法で単分子層を形成し、単分子層を触媒化した後、実施例１と同様の無電解ＮｉＢめっき浴に７０℃で１５秒間浸漬することにより、触媒修飾された有機シラン化合物の単分子層上に無電解ＮｉＢめっき層（層厚約１０ｎｍ）を形成し、その後、実施例１と同様の無電解ＣｏＷＰめっき浴に９０℃で２分間浸漬することにより、無電解ＮｉＢめっき層上に無電解ＣｏＷＰめっき層（層厚約２０ｎｍ）を形成して、バリア層とした。 [Example 2]
A monomolecular layer was formed on the SiO ₂ substrate on which the trench pattern (width 100 nm, aspect ratio (depth / width) 3) was formed in the same manner as in Example 1, and the monomolecular layer was catalyzed. By immersing in an electroless NiB plating bath similar to Example 1 at 70 ° C. for 15 seconds, an electroless NiB plating layer (layer thickness of about 10 nm) is formed on the monomolecular layer of the catalyst-modified organosilane compound, and then By immersing in an electroless CoWP plating bath similar to that in Example 1 at 90 ° C. for 2 minutes, an electroless CoWP plating layer (layer thickness of about 20 nm) was formed on the electroless NiB plating layer to obtain a barrier layer. .

次に、バリア層を形成した基板を、実施例１と同様の無電解銅めっき浴に７０℃で３分間浸漬することにより、バリア層上に無電解銅めっき層を析出させ、トレンチ内に銅めっきを埋め込んで、配線層を形成した。銅めっきが充填されたトレンチの断面ＳＥＭ像を図３に示す。この結果から、無電解銅めっき層／無電解ＣｏＷＰめっき層／無電解ＮｉＢめっき層／Ｐｄ／有機シラン化合物の単分子層の積層構造で狭小トレンチに銅配線層を良好に形成できることがわかる。 Next, the substrate on which the barrier layer is formed is immersed in an electroless copper plating bath similar to that in Example 1 at 70 ° C. for 3 minutes, thereby depositing the electroless copper plating layer on the barrier layer, and copper in the trench. A wiring layer was formed by embedding plating. A cross-sectional SEM image of the trench filled with copper plating is shown in FIG. From this result, it can be seen that a copper wiring layer can be satisfactorily formed in a narrow trench with a monolayer structure of electroless copper plating layer / electroless CoWP plating layer / electroless NiB plating layer / Pd / organosilane compound.

本発明の積層構造の一例を示す概念図である。It is a conceptual diagram which shows an example of the laminated structure of this invention. 本発明の超ＬＳＩ配線板の一例を示す概念図である。It is a conceptual diagram which shows an example of the VLSI wiring board of this invention. 実施例２で得られた銅めっきが充填されたトレンチの断面ＳＥＭ像である。It is a cross-sectional SEM image of the trench with which the copper plating obtained in Example 2 was filled.

符号の説明Explanation of symbols

１基材（ケイ素化合物系低誘電率材料）
１１層間絶縁部（ケイ素化合物系低誘電率材料）
１２エッチストップ層
２有機シラン化合物の単分子層及びパラジウム触媒
３バリア層
３１無電解ＮｉＢめっき層
３２無電解ＣｏＷＰめっき層
４無電解銅めっき層
４１配線層（無電解銅めっき層） 1 Substrate (silicon compound-based low dielectric constant material)
11 Interlayer insulation (silicon compound based low dielectric constant material)
12 Etch stop layer 2 Monolayer of organosilane compound and palladium catalyst 3 Barrier layer 31 Electroless NiB plating layer 32 Electroless CoWP plating layer 4 Electroless copper plating layer 41 Wiring layer (electroless copper plating layer)

Claims

ケイ素化合物系低誘電率材料からなる基材上に、無電解めっきにより形成されたバリア層を介して無電解銅めっき層が積層された積層構造であって、
上記バリア層が、有機シラン化合物の単分子層、及び該単分子層の上記バリア層側の端部を修飾するパラジウム触媒を介して上記基材上に形成され、かつ該基材側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層とで構成されていることを特徴とする積層構造。 A laminated structure in which an electroless copper plating layer is laminated on a base material made of a silicon compound-based low dielectric constant material via a barrier layer formed by electroless plating,
The barrier layer is formed on the base material via a monomolecular layer of an organosilane compound and a palladium catalyst that modifies an end portion of the monomolecular layer on the barrier layer side, and electroless from the base material side. A laminated structure comprising a NiB plating layer and an electroless CoWP plating layer.

ケイ素化合物系低誘電率材料からなる基材上に、該基材表面を、有機シラン化合物に接触させることにより有機シラン化合物の単分子層を形成する工程、
該単分子層を、パラジウム化合物を含有する水溶液と接触させることにより修飾して触媒化する工程、
該触媒化された単分子層上に、無電解ＮｉＢめっきにより無電解ＮｉＢめっき層を形成する工程、
該無電解ＮｉＢめっき層上に、無電解ＣｏＷＰめっきにより無電解ＣｏＷＰめっき層を形成する工程、及び
該無電解ＣｏＷＰめっき層上に、無電解銅めっきにより無電解銅めっき層を形成する工程
を含むことを特徴とする請求項１記載の積層構造の形成方法。 Forming a monomolecular layer of an organosilane compound on a substrate composed of a silicon compound-based low dielectric constant material by bringing the substrate surface into contact with the organosilane compound;
Modifying and catalyzing the monomolecular layer by contacting with an aqueous solution containing a palladium compound;
Forming an electroless NiB plating layer by electroless NiB plating on the catalytic monomolecular layer;
Including a step of forming an electroless CoWP plating layer by electroless CoWP plating on the electroless NiB plating layer, and a step of forming an electroless copper plating layer by electroless copper plating on the electroless CoWP plating layer The method for forming a laminated structure according to claim 1.

配線層がバリア層を介してケイ素化合物系低誘電率材料からなる層間絶縁部によって隔離形成され、上記層間絶縁部を構成するケイ素化合物系低誘電率材料上に、無電解めっきにより形成されたバリア層を介して上記配線層である無電解銅めっき層が積層された超ＬＳＩ配線板であって、
上記バリア層が、有機シラン化合物の単分子層、及び該単分子層の上記バリア層側の端部を修飾するパラジウム触媒を介して上記層間絶縁部上に形成され、かつ該層間絶縁部側から無電解ＮｉＢめっき層と無電解ＣｏＷＰめっき層とで構成されていることを特徴とする超ＬＳＩ配線板。 A barrier formed by an electroless plating on a silicon compound-based low dielectric constant material, which is formed by separating the wiring layer through an interlayer insulating portion made of a silicon compound-based low dielectric constant material through a barrier layer, and constituting the interlayer insulating portion An VLSI wiring board in which an electroless copper plating layer as the wiring layer is laminated through a layer,
The barrier layer is formed on the interlayer insulating portion via a monomolecular layer of an organosilane compound and a palladium catalyst that modifies an end of the monomolecular layer on the barrier layer side, and from the interlayer insulating portion side. An VLSI wiring board comprising an electroless NiB plating layer and an electroless CoWP plating layer.

上記配線層が、幅３２〜５００ｎｍのトレンチ内に形成されていることを特徴とする請求項３記載の超ＬＳＩ配線板。 4. The VLSI wiring board according to claim 3, wherein the wiring layer is formed in a trench having a width of 32 to 500 nm.

ケイ素化合物系低誘電率材料からなる層間絶縁部上に、該層間絶縁部表面を、有機シラン化合物に接触させることにより有機シラン化合物の単分子層を形成する工程、
該単分子層を、パラジウム化合物を含有する水溶液と接触させることにより修飾して触媒化する工程、
該触媒化された単分子層上に、無電解ＮｉＢめっきにより無電解ＮｉＢめっき層を形成する工程、
該無電解ＮｉＢめっき層上に、無電解ＣｏＷＰめっきにより無電解ＣｏＷＰめっき層を形成する工程、及び
該無電解ＣｏＷＰめっき層上に、無電解銅めっきにより無電解銅めっき層を形成する工程
を含むことを特徴とする請求項３又は４記載の超ＬＳＩ配線板の形成方法。 Forming a monomolecular layer of an organic silane compound on an interlayer insulating portion made of a silicon compound-based low dielectric constant material by bringing the surface of the interlayer insulating portion into contact with the organosilane compound;
Modifying and catalyzing the monomolecular layer by contacting with an aqueous solution containing a palladium compound;
Forming an electroless NiB plating layer by electroless NiB plating on the catalytic monomolecular layer;
Including a step of forming an electroless CoWP plating layer by electroless CoWP plating on the electroless NiB plating layer, and a step of forming an electroless copper plating layer by electroless copper plating on the electroless CoWP plating layer The method for forming a VLSI wiring board according to claim 3 or 4, wherein: