JP4911036B2 - 積層コンデンサおよびその実装構造 - Google Patents

Description

この発明は、積層コンデンサおよびその実装構造に関するもので、特に、高周波回路において有利に適用される積層コンデンサおよびその実装構造に関するものである。

数ＧＨｚのような高周波領域において、ＭＰＵ（マイクロプロセッシングユニット）等のための電源回路に用いられるデカップリングコンデンサとして、たとえば特開平１１−２０４３７２号公報（特許文献１）に記載のような構造の積層コンデンサが知られている。この積層コンデンサによれば、多数のビア導体で内部電極同士を接続しながら、隣り合うビア導体を互いに逆極性にすることによって、正極から負極への電流の流れを短くし、電流の流れを多様にし、さらに、電流の方向を互いに逆方向に向けるようにして磁束の相殺を行ない、それによって、ＥＳＬ（等価直列インダクタンス）の低減が図られている。

しかしながら、上記特許文献１に記載の積層コンデンサによれば、ＥＳＬの低下に伴って、ＥＳＲ（等価直列抵抗）も低下するため、インピーダンス特性が急峻になるという問題を有している。

次に、特開２００５−２０３６２３号公報（特許文献２）では、積層コンデンサに備えるコンデンサ本体において、互いに特性の異なる第１および第２のコンデンサ部を積層方向に並ぶように配置し、これら第１および第２のコンデンサ部の各特性を組み合わせて、広い周波数帯域でインピーダンスを低く維持することが提案されている。

しかしながら、上記特許文献２に記載の積層コンデンサによれば、この特許文献２の図４に示されるように、低ＥＳＬ特性を有する第１のコンデンサ部を低周波側に配置し、第２のコンデンサ部を高周波側に配置しているため、全体の特性で見た場合、高周波側のインピーダンスを低くすることができない。

次に、特開２００４−１７２６０２号公報（特許文献３）では、上記特許文献２の場合と同様、積層コンデンサに備えるコンデンサ本体において、第１および第２のコンデンサ部を積層方向に並ぶように配置したものが記載されている。この積層コンデンサでは、特許文献３のたとえば段落「００１６」からわかるように、第２のコンデンサ部において大容量を実現するため、第２のコンデンサ部に位置する貫通導体（ビア導体）の数を減らし、その分、導体層（内部電極）の対向面積を増加させている。

しかしながら、上記特許文献３には、貫通導体の数を減らすことにより、ＥＳＲを高めようとする思想は開示されていない。なるほど、特許文献３の段落「００４７」には、抵抗値を高めることによって、使用周波数範囲を広げようとする記載があるものの、これは、図２に示された貫通導体（５ａおよび５ｂ、ならびに６ａおよび６ｂ）間を接続する接続電極（３ｃおよび４ｃ）が有する抵抗値のことにすぎない。

なお、特許文献３では、第１のコンデンサ部は第２のコンデンサ部に比べて小容量のものである。このような小容量の第１のコンデンサ部を第２のコンデンサ部にさらに追加することは、前述のように、第２のコンデンサ部について大容量化を図ろうとする発明の目的に反するものであると言える。
特開平１１−１４４９９６号公報 特開２００５−２０３６２３号公報 特開２００４−１７２６０２号公報

そこで、この発明の目的は、低ＥＳＬ化を図りながらも、高ＥＳＲ化を図ることができる、積層コンデンサを提供しようとすることである。

この発明の他の目的は、上述のように低ＥＳＬ化が図られた積層コンデンサの低ＥＳＬ特性を十分に発揮させることができる、積層コンデンサの実装構造を提供しようとすることである。

この発明に係る積層コンデンサは、積層された複数の誘電体層をもって構成される積層構造を有するコンデンサ本体と、コンデンサ本体の両主面上にそれぞれ同じ数形成される、第１、第２、第３および第４の外部端子電極とを備えている。

上述のコンデンサ本体は、第１および第２のコンデンサ部を構成している。コンデンサ本体において、第１のコンデンサ部が積層方向での両端に位置されるとともに、第２のコンデンサ部が２つの第１のコンデンサ部によって積層方向に挟まれるように配置される。

第１のコンデンサ部は、静電容量を形成するように所定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極と、第２の内部電極に対して電気的に絶縁された状態で第１の内部電極と第１の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する第１のビア導体と、第１の内部電極に対して電気的に絶縁された状態で第２の内部電極と第２の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する第２のビア導体とを含んでいる。

第２のコンデンサ部は、静電容量を形成するように所定の誘電体層を介して互いに対向する少なくとも１対の第３および第４の内部電極と、第４の内部電極に対して電気的に絶縁された状態で第３の内部電極と第３の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する第３のビア導体と、第３の内部電極に対して電気的に絶縁された状態で第４の内部電極と第４の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する第４のビア導体とを含んでいる。

そして、第１のコンデンサ部の共振周波数は、第２のコンデンサ部の共振周波数より高くされる。また、第２のコンデンサ部に含まれる誘電体層の１層あたりに形成される第３および第４のビア導体の合計数は、第１のコンデンサ部に含まれる誘電体層の１層あたりに形成される第１および第２のビア導体の合計数より少なくされる。さらに、第２のコンデンサ部に含まれる、１組の前記第３および第４の内部電極ならびにその間の前記誘電体層と前記第３および第４のビア導体とにより与えられる前記誘電体層の１層あたりの等価直列抵抗は、前記第１のコンデンサ部に含まれる、１組の前記第１および第２の内部電極ならびにその間の前記誘電体層と前記第１および第２のビア導体とにより与えられる前記誘電体層の１層あたりの等価直列抵抗より高くされている。

さらに、この発明に係る積層コンデンサにおいて、第３のビア導体は、第１のビア導体と直接接続されることによって共通化され、かつ第３の外部端子電極は、第１の外部端子電極と共通であり、共通化された第１および第３のビア導体は、コンデンサ本体をその一方主面から他方主面にかけて貫通するとともに、誘電体層の面方向中心側に寄って配置され、他方、第４のビア導体は、第２のビア導体と直接接続されることによって共通化され、かつ第４の外部端子電極は、第２の外部端子電極と共通であり、共通化された第２および第４のビア導体は、コンデンサ本体をその一方主面から他方主面にかけて貫通するとともに、誘電体層の面方向中心側に寄って配置されており、コンデンサ本体の一方主面上に形成された上記第１、第２、第３および第４の外部端子電極が電源回路に接続され、コンデンサ本体の他方主面上に形成された上記第１、第２、第３および第４の外部端子電極が電源回路に接続されないようにして用いられることを特徴としている。

第１および第２の外部端子電極は、交互に配置されることが好ましい。

この発明は、また、上述した積層コンデンサが導電ランドを有する配線基板の所定の実装面上に実装された、積層コンデンサの実装構造にも向けられる。この発明に係る積層コンデンサの実装構造は、第２のコンデンサ部に比べて、第１のコンデンサ部が実装面により近い側に位置するようにコンデンサ本体を向けた状態で、積層コンデンサが実装され、コンデンサ本体の一方主面上に形成された上記第１、第２、第３および第４の外部端子電極が導電ランドに接続され、コンデンサ本体の他方主面上に形成された上記第１、第２、第３および第４の外部端子電極が導電ランドに接続されない状態とされていることを特徴としている。

この発明に係る積層コンデンサによれば、第１のコンデンサ部に含まれる誘電体層の１層あたりに形成される第１および第２のビア導体の合計数が、第２のコンデンサ部に含まれる誘電体層の１層あたりに形成される第３および第４のビア導体の合計数より多くされるので、第１のコンデンサ部のＥＳＬを、第２のコンデンサ部のＥＳＬより低くすることができる。

また、第２のコンデンサ部に含まれる、１組の第３および第４の内部電極ならびにその間の誘電体層と第３および第４のビア導体とに与えられる誘電体層の１層あたりのＥＳＲは、第１のコンデンサ部に含まれる、１組の第１および第２の内部電極ならびにその間の誘電体層と第１および第２のビア導体とにより与えられる誘電体層の１層あたりのＥＳＲより高くされるので、第２のコンデンサ部のＥＳＲを、第１のコンデンサ部のＥＳＲより高くすることができる。

そして、この発明に係る積層コンデンサによれば、コンデンサ本体を上述した第１のコンデンサ部と第２のコンデンサ部とに分割し、第１のコンデンサ部の共振周波数を第２のコンデンサ部の共振周波数より高くしているので、第１のコンデンサ部がコンデンサ本体の複合特性において高周波側に影響を与えることになり、第１のコンデンサ部のＥＳＬ特性が反映され、コンデンサ本体の低ＥＳＬ化を図ることができる。

また、コンデンサ本体を上述した第１のコンデンサ部と第２のコンデンサ部とに分割し、第１のコンデンサ部の共振周波数と第２のコンデンサ部の共振周波数とを異ならせることにより、第１のコンデンサ部のＥＳＲと第２のコンデンサ部のＥＳＲとの複合特性によって、コンデンサ本体のＥＳＲが決定されることになり、高ＥＳＲ化を図ることができる。

その結果、低ＥＳＬかつ高ＥＳＲの双方を満足させる積層コンデンサを得ることができる。

また、この発明に係る積層コンデンサによれば、コンデンサ本体において、第１のコンデンサ部が積層方向での両端に位置されるとともに、第２のコンデンサ部が２つの第１のコンデンサ部によって積層方向に挟まれるように配置されているので、積層コンデンサが実装される場合には、第１のコンデンサ部において、正極の外部端子電極から内部電極を通って負極の外部端子電極へと流れる電流の経路をより短くすることができるので、第１のコンデンサ部による低ＥＳＬ特性を十分に発揮させることができる。また、上述のように、第２のコンデンサ部が２つの第１のコンデンサ部によって積層方向に挟まれるように配置され、かつ第１ないし第４の外部端子電極がコンデンサ本体の両主面上に形成されているので、上述のような低ＥＳＬ化が可能な実装構造を得るにあたって、コンデンサ本体の上下についての方向性をなくすことができる。

また、この発明によれば、第３および第４のビア導体が、それぞれ、第１および第２のビア導体と直接接続されることによって共通化され、かつ第３および第４の外部端子電極が、それぞれ、第１および第２の外部端子電極と共通であるので、第１のコンデンサ部と第２のコンデンサ部との接続ならびに第１および第２のコンデンサ部と第１ないし第４の外部端子電極との接続を簡易な構成によって実現することができる。

この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極が交互に配置されていると、正極から負極への電流の流れをより短くし、かつ磁束の相殺をより効果的に行なうことができるので、第１のコンデンサ部でのＥＳＬをより低減することができる。

この発明の一実施形態による積層コンデンサ１の内部構造を、垂直方向の断面をもって示す断面図である。 図１に示した積層コンデンサ１における第１のコンデンサ部１１の内部構造を、水平方向の断面をもって示す断面図であり、（ａ）は、第１の内部電極１３が通る断面を示し、（ｂ）は、第２の内部電極１４が通る断面を示す。 図１に示した積層コンデンサ１における第２のコンデンサ部１２の内部構造を、水平方向の断面をもって示す断面図であり、（ａ）は、第３の内部電極１５が通る断面を示し、（ｂ）は、第４の内部電極１６が通る断面を示す。 この発明の範囲内にある実施例の場合と、この発明の範囲外にあり、第２のコンデンサ部を備えず、第１のコンデンサ部のみを備える比較例の場合とを比較して、周波数‐インピーダンス特性の傾向を示す図である。

符号の説明

１ 積層コンデンサ
２ コンデンサ本体
３ 誘電体層
４，５ 主面
６ 第１の外部端子電極
７ 第２の外部端子電極
８ 第３の外部端子電極
９ 第４の外部端子電極
１１ 第１のコンデンサ部
１２ 第２のコンデンサ部
１３ 第１の内部電極
１４ 第２の内部電極
１５ 第３の内部電極
１６ 第４の内部電極
１７ 第１のビア導体
１８ 第２のビア導体
１９ 第３のビア導体
２０ 第４のビア導体
２１〜２４ ギャップ
３１ 実装面

図１ないし図３は、この発明の一実施形態による積層コンデンサ１を示している。ここで、図１は、積層コンデンサ１の内部構造を、垂直方向の断面をもって示す断面図である。図２および図３は、積層コンデンサ１の内部構造を、水平方向の種々の断面をもって示す断面図である。

積層コンデンサ１は、四角柱状のコンデンサ本体２を備えている。コンデンサ本体２は、積層された、たとえば誘電体セラミックから複数の誘電体層３をもって構成される積層構造を有している。コンデンサ本体２の第１および第２の主面４および５の各々上には、たとえばバンプ態様の第１、第２、第３および第４の外部端子電極６、７、８および９が形成されている。図１からわかるように、コンデンサ本体２の第１の主面４上に形成される第１、第２、第３および第４の外部端子電極６、７、８および９の各々の数と、第２の主面５上に形成される第１、第２、第３および第４の外部端子電極６、７、８および９の各々の数とは同じである。図１において、第３および第４の外部端子電極をそれぞれ指す参照符号「８」および「９」が括弧書きで表示されているのは、この実施形態では、第３および第４の外部端子電極８および９が、それぞれ、第１および第２の外部端子電極６および７と共通であるからである。

コンデンサ本体２は、図１に示すように、第１および第２のコンデンサ部１１および１２を構成している。第１のコンデンサ部１１と第２のコンデンサ部１２とは、積層方向に並ぶように配置され、しかも、第２のコンデンサ部１２が２つの第１のコンデンサ部１１によって積層方向に挟まれるように配置されている。その結果、第１のコンデンサ部１１は、コンデンサ本体２における積層方向での両端に位置される。

第１のコンデンサ部１１は、静電容量を形成するように所定の誘電体層３を介して互いに対向する少なくとも１対の第１および第２の内部電極１３および１４を備えている。また、第２のコンデンサ部１２は、静電容量を形成するように所定の誘電体層９を介して互いに対向する少なくとも１対の第３および第４の内部電極１５および１６を備えている。

この実施形態では、より大きな静電容量を得るため、第１および第２の内部電極１３および１４の対の数ならびに第３および第４の内部電極１５および１６の対の数は、ともに複数とされる。

図２および図３は、前述したように、積層コンデンサ１の内部構造を、水平方向の断面をもって示す断面図であるが、より具体的には、図２は、第１のコンデンサ部１１の内部構造を示す断面図であり、（ａ）は、第１の内部電極１３が通る断面を示し、（ｂ）は、第２の内部電極１４が通る断面を示している。また、図３は、第２のコンデンサ部１２の内部構造を示す断面図であり、（ａ）は、第３の内部電極１５が通る断面を示し、（ｂ）は、第４の内部電極１６が通る断面を示している。

第１のコンデンサ部１１は、さらに、第１および第２のビア導体１７および１８を備え、第２のコンデンサ部１２は、さらに、第３および第４のビア導体１９および２０を備えている。図１によく示されているように、この実施形態では、第３および第４のビア導体１９および２０は、それぞれ、第１および第２のビア導体１７および１８と直接接続されることによって共通化されている。そして、共通化された第１および第３のビア導体１７および１９は、コンデンサ本体２をその第１の主面４から第２の主面５にかけて貫通するとともに、誘電体層３の面方向中心側に寄って配置されている。また、共通化された第２および第４のビア導体１８および２０についても、コンデンサ本体２をその第１の主面４から第２の主面５にかけて貫通するとともに、誘電体層３の面方向中心側に寄って配置されている。

第１のビア導体１７は、複数の第１の内部電極１３を互いに電気的に接続するとともに、第１の内部電極１３と第１の外部端子電極６とを電気的に接続するように特定の誘電体層３を貫通して延びている。第１のビア導体１７は第２の内部電極１４をも貫通するが、この貫通する部分の周囲にはギャップ２１が形成されていて、それによって、第１のビア導体１７は、第２の内部電極１４に対して電気的に絶縁された状態となっている。

第２のビア導体１８は、複数の第２の内部電極１４を互いに電気的に接続するとともに、第２の内部電極１４と第２の外部端子電極７とを電気的に接続するように特定の誘電体層３を貫通して延びている。第２のビア導体１８は第１の内部電極１３をも貫通するが、この貫通する部分の周囲にはギャップ２２が形成されていて、それによって、第２のビア導体１８は、第１の内部電極１３に対して電気的に絶縁された状態となっている。

第３のビア導体１９は、複数の第３の内部電極１５を互いに電気的に接続するとともに、第３の内部電極１５と第３の外部端子電極８とを電気的に接続するように特定の誘電体層３を貫通して延びている。なお、この実施形態では、第３のビア導体１９は、第１のビア導体１７と共通化されているので、第３のビア導体１９と第３の外部端子電極８との電気的接続には、第１のビア導体１７が介在される。第３のビア導体１９は、複数の第４の内部電極１６をも貫通するが、この貫通する部分の周囲にはギャップ２３が形成されていて、それによって、第３のビア導体１９は、第４の内部電極１６に対して電気的に絶縁された状態となっている。

第４のビア導体２０は、複数の第４の内部電極１６を互いに電気的に接続するとともに、第４の内部電極１６と第４の外部端子電極９とを電気的接続するように特定の誘電体層３を貫通して延びている。なお、この実施形態では、第４のビア導体２０は、第２のビア導体１８と共通化されているので、第４のビア導体２０と第４の外部端子電極９との電気的接続には、第２のビア導体１８が介在される。第４のビア導体２０は、第３の内部電極１５をも貫通するが、この貫通する部分の周囲にはギャップ２４が形成されていて、それによって、第４のビア導体２０は、第３の内部電極１５に対して電気的に絶縁された状態となっている。

第１ないし第４の外部端子電極６ないし９の、コンデンサ本体２の主面４および５上での配置については、その一部が図１に示されているが、全体としては、上述の説明から理解できるように、第１ないし第４のビア導体１７ないし２０の配置に対応している。すなわち、図２および図３に示した第１ないし第４のビア導体１７ないし２０と同じ平面的位置に、それぞれ、第１ないし第４の外部端子電極６ないし９が位置している。

以上説明した実施形態において、第１のコンデンサ部１１と第２のコンデンサ部１２とでは共振周波数が互いに異なり、第１のコンデンサ部１１の共振周波数は、第２のコンデンサ部１２の共振周波数より高い。特に、この実施形態の場合には、第１のコンデンサ部１１と第２のコンデンサ部１２との間でビア導体１７〜２０の数を異ならせることにより、共振周波数に差が生じるようにされている。より具体的には、第２のコンデンサ部１２に含まれる誘電体層３の１層あたりに形成される第３および第４のビア導体１９および２０の合計数が、第１のコンデンサ部１２に含まれる誘電体層３の１層あたりに形成される第１および第２のビア導体１７および１８の合計数より少なくされることにより、第１のコンデンサ部１１の共振周波数が、第２のコンデンサ部１２の共振周波数より高くされる。なお、このような共振周波数の差は、内部電極１３〜１６の材料、パターンおよび／または積層数の差によって実現されてもよい。

また、この実施形態では、第１のコンデンサ部１２に含まれる誘電体層３の１層あたりに形成される第１および第２のビア導体１７および１８の合計数が、第２のコンデンサ部１２に含まれる誘電体層３の１層あたりに形成される第３および第４のビア導体１９および２０の合計数より多くされることにより、第１のコンデンサ部１１のＥＳＬを、第２のコンデンサ部１２のＥＳＬより低くすることができる。

また、この実施形態では、第１および第２の外部端子電極６および７が交互に配置されている。このような構成が採用されると、正極から負極への電流の流れをより短くし、かつ磁束の相殺をより効果的に行なうことができるので、第１のコンデンサ部１１でのＥＳＬをより低減することができる。

また、この実施形態では、第２のコンデンサ部１２に含まれる、１組の第３および第４の内部電極１５および１６ならびにその間の誘電体層３と第３および第４のビア導体１９および２０とに与えられる誘電体層３の１層あたりのＥＳＲは、第１のコンデンサ部１１に含まれる、１組の第１および第２の内部電極１３および１４ならびにその間の誘電体層３と第１および第２のビア導体１７および１８とにより与えられる誘電体層３の１層あたりのＥＳＲより高くされている。特に、この実施形態では、このようなＥＳＲの差をもたらすため、第２のコンデンサ部１２に含まれる第３および第４のビア導体１９および２０の合計数を、第１のコンデンサ部１１に含まれる第１および第２のビア導体１７および１８の合計数より少なくされる。なお、第２のコンデンサ部１２における誘電体層３の１層あたりのＥＳＲを第１のコンデンサ部１１における誘電体層３の１層あたりのＥＳＲより高くするため、第３および／または第４のビア導体１９および／または２０の材料を比抵抗のより高いものにしたり、第３および／または第４のビア導体１９および／または２０の径をより小さくしたりする方法が採用されてもよい。

以上のようなことから、積層コンデンサ１の特性は、第２のコンデンサ部１２による高ＥＳＲ特性と第１のコンデンサ部１１による低ＥＳＬ特性とが複合された特性となる。したがって、この積層コンデンサ１によれば、低ＥＳＬ化および高ＥＳＲ化の双方を実現することができる。

図４は、この発明の範囲内にある実施例の場合（実線）と、この発明の範囲外にあり、第２のコンデンサ部を備えず、第１のコンデンサ部のみを備える比較例の場合（破線）とを比較して、周波数‐インピーダンス特性の傾向を示す図である。

図４に示すように、比較例では、ＥＳＬの低下に伴って、ＥＳＲが低下するため、インピーダンス特性が比較的急峻になっているのに対し、実施例では、低ＥＳＬ化および高ＥＳＲ化の双方を図ることができるので、インピーダンス特性が比較的平坦となっている。

図１には、たとえば配線基板によって与えられる実装面３１が想像線で示されている。実装面３１上には、複数の導電ランド３２が設けられていて、第１ないし第４の外部端子電極６ないし９が、それぞれ、所定の導電ランド３２に半田付け等によって電気的に接続される。

上述のような実装構造において、第２のコンデンサ部１２に比べて、第１のコンデンサ部１１が実装面３１により近い側に位置するようにコンデンサ本体２を向けた状態で、積層コンデンサ１が実装されている。したがって、実装状態において、第１および第２の外部端子電極６および７のいずれか一方から第１および第２の内部電極１３および１４を通って第１および第２の外部端子電極６および７のいずれか他方へと流れる電流の経路をより短くすることができるので、第１のコンデンサ部１１による低ＥＳＬ特性を十分に発揮させることができ、積層コンデンサ１は、実装状態において、この低ＥＳＬ特性を保ったまま、高ＥＳＲ特性を実現することができる。

また、第２のコンデンサ部１２が２つの第１のコンデンサ部１１によって積層方向に挟まれるように配置され、かつ第１ないし第４の外部端子電極６ないし９がコンデンサ本体２の第１および第２の主面４および５の双方に設けられているので、コンデンサ本体２の上下についての方向性をなくすことができる。したがって、図１に示すように、第２の主面５を実装面３１側に向けても、図示しないが、第１の主面４を実装面３１側に向けても、上述のような効果を発揮できる実装状態が可能となる。

以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他種々の変形例が可能である。

たとえば、内部電極の積層数、ビア導体の数および位置あるいは外部端子電極の数および位置は、この発明の範囲内において、種々に変更することができる。

Claims (3)

1. 積層された複数の誘電体層をもって構成される積層構造を有するコンデンサ本体と、前記コンデンサ本体の両主面上にそれぞれ同じ数形成される、第１、第２、第３および第４の外部端子電極とを備え、
   前記コンデンサ本体は、第１および第２のコンデンサ部を構成していて、前記コンデンサ本体において、前記第１のコンデンサ部が積層方向での両端に位置されるとともに、前記第２のコンデンサ部が２つの前記第１のコンデンサ部によって積層方向に挟まれるように配置され、
   前記第１のコンデンサ部は、静電容量を形成するように所定の前記誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極と、前記第２の内部電極に対して電気的に絶縁された状態で前記第１の内部電極と前記第１の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する第１のビア導体と、前記第１の内部電極に対して電気的に絶縁された状態で前記第２の内部電極と前記第２の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する第２のビア導体とを含み、
   前記第２のコンデンサ部は、静電容量を形成するように所定の前記誘電体層を介して互いに対向する少なくとも１対の第３および第４の内部電極と、前記第４の内部電極に対して電気的に絶縁された状態で前記第３の内部電極と前記第３の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する第３のビア導体と、前記第３の内部電極に対して電気的に絶縁された状態で前記第４の内部電極と前記第４の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する第４のビア導体とを含み、
   前記第１のコンデンサ部の共振周波数は、前記第２のコンデンサ部の共振周波数より高く、
   前記第２のコンデンサ部に含まれる前記誘電体層の１層あたりに形成される前記第３および第４のビア導体の合計数は、前記第１のコンデンサ部に含まれる前記誘電体層の１層あたりに形成される前記第１および第２のビア導体の合計数より少なく、
   前記第２のコンデンサ部に含まれる、１組の前記第３および第４の内部電極ならびにその間の前記誘電体層と前記第３および第４のビア導体とにより与えられる前記誘電体層の１層あたりの等価直列抵抗は、前記第１のコンデンサ部に含まれる、１組の前記第１および第２の内部電極ならびにその間の前記誘電体層と前記第１および第２のビア導体とにより与えられる前記誘電体層の１層あたりの等価直列抵抗より高くされ、
   前記第３のビア導体は、前記第１のビア導体と直接接続されることによって共通化され、かつ前記第３の外部端子電極は、前記第１の外部端子電極と共通であり、共通化された前記第１および第３のビア導体は、前記コンデンサ本体をその一方主面から他方主面にかけて貫通するとともに、前記誘電体層の面方向中心側に寄って配置され、
   前記第４のビア導体は、前記第２のビア導体と直接接続されることによって共通化され、かつ前記第４の外部端子電極は、前記第２の外部端子電極と共通であり、共通化された前記第２および第４のビア導体は、前記コンデンサ本体をその一方主面から他方主面にかけて貫通するとともに、前記誘電体層の面方向中心側に寄って配置されており、
   前記コンデンサ本体の一方主面上に形成された前記第１、第２、第３および第４の外部端子電極が電源回路に接続され、前記コンデンサ本体の他方主面上に形成された前記第１、第２、第３および第４の外部端子電極が電源回路に接続されないようにして用いられる、
   積層コンデンサ。
2. 前記第１および第２の外部端子電極は、交互に配置される、請求項１に記載の積層コンデンサ。
3. 請求項１または２に記載の積層コンデンサが導電ランドを有する配線基板の所定の実装面上に実装された構造であって、前記第２のコンデンサ部に比べて、前記第１のコンデンサ部が前記実装面により近い側に位置するように前記コンデンサ本体を向けた状態で、前記積層コンデンサが実装され、前記コンデンサ本体の一方主面上に形成された前記第１、第２、第３および第４の外部端子電極が前記導電ランドに接続され、前記コンデンサ本体の他方主面上に形成された前記第１、第２、第３および第４の外部端子電極が前記導電ランドに接続されない状態とされている、積層コンデンサの実装構造。

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