JP2004534376A - 多段アレイキャパシター及びその製造方法 - Google Patents
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Abstract
Description
【0001】
本発明は、一般的に、電子回路へ容量を与える装置に関し、さらに詳細には、集積回路の負荷に容量を与える技術及びキャパシター及びハウジングの製造方法に関する。
【背景技術】
【0002】
電子回路、特にコンピューター及び計測回路は、近年、高性能化及び高速化が進んでいる。回路周波数のさらなる増加につれて、それに付随する高周波過渡電流によりパワー及びアースラインの雑音が問題になりつつある。周知にように、このノイズは、例えば寄生インダクタンス及び寄生容量により生ずることがある。かかるノイズを減少するために、減結合キャパシターとして知られるキャパシターを用いて、回路に安定な信号または安定な電源が得られるようにすることが多い。
【0003】
キャパシターはさらに、電子デバイス(例えば、プロセッサー)の電力が減少する時の電圧オーバーシュート及びその電力が増加する時の電圧ドループを減衰させるために使用される。例えば、計算動作を開始するプロセッサーは、オンチップ容量が供給可能な電流よりも多量の電流を迅速に必要とする。かかる電流を供給して、増加した負荷に付随する電圧ドループを減衰させるには、十分な時間内に電流需要に応答するオフチップ容量を利用できるようにしなければならない。プロセッサーが利用できる電流が不十分であるか、容量の応答時間が遅すぎる場合、ダイの電圧がプロセッサーの性能に悪影響を与えるレベルにまで低下することがある。短期間に多量の電流を必要とするダイの特定部分を「ホットスポット」と呼ぶことが多い。
【0004】
電圧オーバーシュートまたはドループを減衰させる減結合キャパシターは、実際上ダイ負荷またはホットスポットにできるだけ近いところに配置してキャパシターの有効性を増加させるのが一般的である。減結合キャパシターは、ダイを取付けるパッケージのダイ側またはランド側に取付けることが多い。図1は、従来技術のダイ側キャパシター106及びランド側キャパシター108を備えた集積回路パッケージ102の断面図である。ダイ側キャパシター106は、その名の示す通り、パッケージの集積回路ダイ104と同じ側に装着されている。これとは対照的に、ランド側キャパシター108はパッケージ102のダイ104とは反対側に装着されている。
【0005】
図2は、図1のキャパシターの電気的特性をシミュレーションする電気回路である。この回路は、適正動作のために容量またはノイズの減衰を必要とするダイ負荷202を備えている。容量の一部は、ダイ上のキャパシター204で表わす容量により供給可能である。しかしながら、オフチップキャパシター206で表わすように、他の容量はチップから離れた所出供給しなければならない。オフチップキャパシター206としては、例えば、図1に示すダイ側キャパシター106及び/またはランド側キャパシター108がある。オフチップキャパシター206は、幾分かの抵抗及びインダクタンスと直列のキャパシターとして表わすとより正確である。しかしながら、図示を簡略化するために、オフチップキャパシター206を単純なキャパシターとして表わす。
【0006】
当然のこととして、オフチップキャパシター206は、製造上の制約によりダイ負荷202から或る距離(如何に小さくても)離れている。従って、インダクター208で表わす幾分かのインダクタンスがダイ負荷とオフチップキャパシター206との間に存在する。インダクター208はオフチップキャパシター206の応答時間を遅くする傾向があるため、オフチップキャパシター206とダイ負荷202との間の電気的距離を最小限に抑えてインダクター208の値を減少させるのが望ましい。これには、オフチップキャパシター206をダイ負荷の電気的にできるだけ近いところに配置すればよい。
【0007】
図1を再び参照して、ダイ側キャパシター106は、ダイ104の周辺に取付けられて、パッケージ102のトレース及びビア(図示せず)及びプレーンを介してダイ上の種々のポイントに容量を与える。ダイ側キャパシター106は、ダイの周辺に取付けられるため、ホットスポットとキャパシター106との間の経路の長さがホットスポットとキャパシター106との間に比較的大きいインダクタンスを発生させる。
【0008】
これとは対照的に、ランド側キャパシター108はダイ104の下方、従ってダイのいくつかのホットスポットの下方に取付けることができる。従って、ランド側キャパシター108はダイ側キャパシター106よりもダイのホットスポットに電気的に近くなり、このため、ダイのホットスポットとキャパシター108との間の経路のインダクタンスが低くなる場合がある。しかしながら、パッケージのランド側には、ピンまたはランドのようなコネクター(図示せず)がある。従って、パッケージのランド側にランド側キャパシター108を配置すると、これらのコネクターの邪魔になる。従って、ランド側キャパシター108を使用すれば、常に、インダクタンスの問題を受入れ可能なレベルで解決できるとは限らない。
【0009】
上述したインダクタンスの問題とは別に、デバイスのさらなる小型化及び実装の高密度化という業界の傾向が別の問題を発生させる。この傾向により、表面実装キャパシターに割当可能なパッケージの領域がますます小さくなりつつある。
【0010】
電子デバイスのさらなる進歩につれて、減結合、電圧減衰及び電荷供給の目的のために、低インダクタンスで高容量を提供することがますます求められている。加えて、パッケージのコネクターを邪魔せず、業界を或る特定のデバイスサイズまたは実装密度に限定しないような容量が求められている。従って、電子デバイス及びそれらのパッケージを製造し動作させるにあたり別の容量による解決法が当該技術分野で求められている。
【実施例の詳細な説明】
【0011】
本発明の種々の実施例は、低いインダクタンスレベルで負荷にさらに電荷を与え、減結合容量を与え、電圧を減衰させるために使用できる多段キャパシターを提供する。各段は、異なるインダクタンス値で容量を与え、パターン形成された導電性材料の多数の層が多層誘電性材料で分離されている。一実施例において、これらの段を垂直に積重ね、段の一部または全部を貫通するビアにより電気的に接続する。別の実施例では、1またはそれ以上の段をキャパシターの中央領域に配置し、1またはそれ以上の他の段をキャパシターの周辺領域に配置する。その実施例において、中央の段と周辺の段とを、パターン形成された導電性材料の1またはそれ以上の別の層により電気的に接続する。種々の実施例のキャパシターは個別デバイスとしても使用できるが、これらは、ハウジング(例えば、パッケージ、インターポーザー、ソケットまたはプリント回路板)上に取付けるか、その内部に埋込むか、あるいはハウジング内に一体的に形成することが可能である。
【0012】
図3は、本発明の一実施例による多段アレイキャパシター300の断面図である。種々の実施例において、キャパシター300は、本明細書の説明から当業者であれば自明のように、セラミックキャパシター、酸化アルミニウムキャパシターまたは事実上他の任意の技術で製造されるキャパシターでよい。
【0013】
一実施例において、キャパシター300は個別デバイスであり、集積回路に、電子回路パッケージのダイ側またはランド側に、またはインターポーザー、ソケットあるいはプリント回路(PC)板に電気的に接続可能である。個別デバイスとして、キャパシター300をパッケージ、インターポーザー、ソケットまたはPC板内に埋込むこともできる。図12−15に関連して説明する別の実施例では、キャパシター300はパッケージ、インターポーザー、ソケットまたはPC板に一体的に形成することができる。
【0014】
1つの実施例において、キャパシター300は、2またはそれ以上の容量段302、304、306を有する。各段302、304、306は、パターン形成された導電性材料の多数の層311−325を有する。図示の構成によると、一番上の段302は層311−315を、中間の段304は層316−320を、また一番下の段306は層321−325を含む。パターン形成された導電性材料の各層311−315が誘電性材料の層で分離されるため、隣接する導電層とその間の誘電層との各組が平行プレートキャパシターを形成する。従って、例えば、層311及び層312は、層313、314などと同様に、平行プレートキャパシターを形成する。
【0015】
各段302、304、306及びパターン形成された導電性材料の層311−325は、キャパシターの上面から下方に延びる、「キャパシタービア」と呼ぶ導電ビア330、332、334により電気的に接続されている。1つの段に連携するビア330、332、334の一部はその段の1つおきの導電層と接触し、一方、その段に連携するビア330、332、334の他のものはその段の残りの導電層と電気的に接触する。
【0016】
このように、これらの層は電源とアース(例えば、Vcc及びVss)に交互に接続されるため、隣接する各組の層にわたって容量性電荷を与えることができる。従って、層311、313、315、317、319、321、323及び325は電源に、また層312、314、316、318、320、322、324はアースに接続できるが、その逆も可能である。一実施例において、ビア334はキャパシターの底面まで延びる。従って、上面のコネクター340及び/または底面のコネクター342を介して電気的に接続可能である。別の実施例では、側面で終端するコネクター(図示せず)による接続が可能であり、このコネクターはキャパシター300の垂直の側面に沿ってこれらの層と電気的に接触する。
【0017】
図3に示す実施例において、段302、304、306は垂直方向に積重ねてある。従って、段304及び306は段302の実質的に下方にある。従って、中間の段304を貫通するキャパシタービア332は、一番上の段302の層311−315も貫通し、一番上の段302の1つおきの層と電気的に接触する。さらに、一番下の段306を貫通するキャパシタービア334は、一番上の段302及び中間の段304の層311−320を貫通し、一番上の段302及び中間の段304の1つおきの層と電気的に接触する。別の実施例において、中間の段304及び一番下の段306を貫通するビア332、334の一部または全部は、一番上の段302及び中間の段304の層から絶縁することができる。
【0018】
図3は3つの容量段302、304、306を示すが、種々の実施例において、これより多数または少数の容量段が実現可能である。さらに、各段302、304、306は5つの層を備えているが、各層がそれより多数または少数の層を持つようにしてもよい。加えて、図示の層311−325及び段302、304、306は互いに隣接しているが、種々の層311−325及び段302、304、306を信号を伝送するまたは他の用途の1またはそれ以上の層により互いに分離してもよい。また、各段302、304、306を接続するビア330、332、334の数及び一番上のコネクター340及び/または一番下のコネクター342の数を図3に示す数とは異なるようにしてもよい。
【0019】
各段302、304、306の層311−325を貫通しそれに接続するビア330、332、334の数は、その段のインダクタンス及び容量に影響を与える。基本的には、ビアの数は各段のインダクタンス及び容量に反比例する。
【0020】
各段302、304、306の容量値は、その段を構成する導電層311−325の面積と各組の導電層311−325間の誘電層の厚さとに比例する。図5−7に関連して詳述するように、一番上の段302の導電層311−315は、ビア330、332、334が下方の層へ延びることができるように多数のビアスルーホールを有する。層311−315を貫通する各ビアスルーホールは、その段の導電領域を減少させる。一実施例において、一番上の段302は、その層311−315を貫通しそれに接続される多数のビア330、332、334を有する。中間の段304はその層316−320を貫通しそれに接続されるビア332、334が少数であり、一番下の段306はその層321−325を貫通しそれに接続されるビア334はさらに少数である。従って、一番上の段の層311−315の導電領域は3つの段のうちで最小であり、一番下の層321−325の導電領域は3つの段のうち最大である。従って、一番上の段302は、3つの段302、304、306のうちインダクタンス及び容量が最も小さく、一番下の段306は3つの段302、304、306のうちインダクタンス及び容量が最も大きい。
【0021】
各段302、304、306のインダクタンスは、各段を貫通しそれに接続されるビアの数に反比例するだけでなく、負荷からその段までの距離に比例する。1つの実施例において、負荷はキャパシターの上面に接続されるため、一番上の段302は負荷に最も近く、中間の段304はそれより負荷から離れ、一番下の段306は負荷から最も遠い。従って、一番上の段302は負荷に対して最も小さいインダクタンスを、中間の段304はそれより大きいインダクタンスを、また一番下の段306は最も大きいインダクタンスを有する。
【0022】
上述したインダクタンス及び容量特性により、1つの段を特定のインダクタンス及び容量値を有する1組の層と定義することができる。この考え方を、キャパシター300の電気的特性をシミュレーションしてさらに説明する。
【0023】
図4は、図3に示すキャパシターの電気的特性をシミュレーションした電気回路である。この回路は、適正動作のために容量またはノイズ減衰を必要とするダイ負荷402を有する。容量の一部はダイ上の容量404により供給できる。さらに別の容量をキャパシター406によりチップから離れたところで供給するが、このキャパシターは、1つの実施例において、図3に示すような構造を有するキャパシターである。
【0024】
キャパシター406は、各々がダイ負荷402からインダクタンス420、422、424により分離された並列接続の3つのキャパシター408、410、412で表される。各キャパシター408、410、412は、キャパシターとそれに直列の抵抗及びインダクタンスとしてより正確にモデリングできる。しかしながら、図示を簡略化するために、キャパシター408、410、412を単純なキャパシターとして示す。
【0025】
図3を再び参照して、キャパシター408は一番上の段302を、キャパシター410は中間の段304を、キャパシター412は一番下の段306を表す。上述した理由により、キャパシター408は容量値が最小であるが、負荷402にするインダクタンス420も最小である。キャパシター410は、それより高い容量値と、負荷402に対するそれより高いインダクタンス422を有する。最後に、キャパシター412は最も高い容量値と、負荷402に対する最も高いインダクタンス424を有する。
【0026】
インダクタンス420、422、424が大きくなればなるほど、キャパシター408、410、412は応答が遅くなる。従って、高周波過渡現象または電圧ドループが発生すると、キャパシター408(例えば、図3の段302)は、ダイ負荷402に対するインダクタンスが最小であるため最初に応答する。キャパシター408により供給される容量は比較的小さいが、予想される最も高い周波数過渡現象に対して十分な容量を与えるようにキャパシター408を設計する必要がある。それより低い周波数では別の容量が、キャパシター410(例えば、図3の段304)及びキャパシター412(図3の段306)により供給される。これらのキャパシター410、412に対するインダクタンスはさらに大きく、応答時間が遅いため、ダイ負荷402が利用できる全容量はキャパシター408だけの場合よりも大きい。
【0027】
再び図3を参照すると、上述したように、段302、304、306の層311−325に接続するビア330、332、334の数は、その段のインダクタンス及び容量に反比例する。加えて、一番上の段302はその層311−315に接続する最多のビア330、332、334を有し、中間の段304はそれより少数のビア332、334を、また一番下の段306は最も少ないビア334を有する。従って、図5−7に関連して述べるように、各段302、304、306の層311−325のビアホールの数は逐次的に少なくなる。
【0028】
図5は、本発明の一実施例による多段アレイキャパシターの第1段(例えば、図3の段302)のパワーまたはアースプレーン導電層500(例えば、図3の層311−315の1つ)を示す上面図である。層500は、ホール504が形成された導電層502より成る。
【0029】
層500をキャパシター(例えば、図3のキャパシター300)に一体化すると、一部のビア(例えば、図3のビア330、332、334)は導電層502と電気的に接触しない状態でホール504を貫通する。「絶縁ビア」と呼ぶこれらのビアは、ホール504よりも直径が小さく、層500の直上及び/または直下の他の層(図示せず)と電気的に接触する。導電性材料502のホール504の間の領域には、他のビアが形成される。「コンタクトビア」と呼ぶこれらのビアは層500と電気的に接触するが、層500の直上及び/または直下の層(図示せず)とは接触しない。従って、層500がアースに接続される場合、多数のコンタクトビアが導電性材料502に形成され、多数の絶縁ビアがホール504を貫通する。
【0030】
隣接する層が電源とアースにそれぞれ接続されるため、1つの実施例において、1つの段のそれに続く各層の導電性材料502のパターンはシフトする。換言すれば、層500の直上または直下の隣接層については、その隣接層のホールは導電性材料502と整列し、隣接層の導電性材料はホール504と整列する。このように、両方の層を貫通する単一のビアはその一方の層から絶縁され、その隣接層と電気的に接触する。
【0031】
1つの実施例において、ホール504間のピッチ(即ち、中心間距離)は、200乃至500ミクロンの範囲内にあるが、他の実施例では、ホール504間のピッチはそれより大きいか小さい場合がある。一般的に、ホール504間のピッチが小さいと、インダクタンスが小さく容量も小さい。ホール504間のピッチが大きいと、容量が大きいが、インダクタンスも大きい。ホール504間のピッチは、キャパシターのタイプ(例えば、セラミック、酸化アルミニウムなど)に応じて大きくなったり小さくなったりする。
【0032】
図3に示すように、段302、304、306が下方になるに従って、その層311−325に接続するビア330、332、334の数が小さくなる。従って、これらの段302、304、306の層311−325は、下方になるにつれて少なくなるホールを有する。これを図6及び7に示す。
【0033】
図6は、本発明の一実施例による多段アレイキャパシターの第2段(例えば、図3の段304)のパワーまたはアースプレーン導電層600を示す上面図である。層600は、ホール604が形成された導電性材料602より成る。層500(図5)と同様に、絶縁ビアはホール604を貫通し、コンタクトビアはホール604間の導電性材料602に形成される。このように、その段の隣接層をそれぞれ電源とアースに接続して平行プレートキャパシターを形成することができる。
【0034】
層600を層500(図5)と比較すると、層600は導電性材料602を貫通するホール604が実質的に少ないことが明らかである。層600は導電性表面領域が大きいため、層600及び隣接の層(図示せず)により平行プレートキャパシターを形成すると、それらは層500及び隣接の層により形成されるキャパシターより多くの電荷を蓄積することができる。
【0035】
図7は、本発明の一実施例による多段アレイキャパシターの第3段(例えば、図3の段306)のパワーまたはアースプレーン導電層700を示す上面図である。層700は、ホール704が形成された導電性材料702より成る。層500(図5)及び層600(図6)と同様に、絶縁ビアはホール704を貫通し、コンタクトビアはホール704間の導電性材料702に形成される。このように、この段の隣接層をパワー及びアースとそれぞれ接続して平行プレートキャパシターを形成することができる。
【0036】
層500(図5)及び層600(図6)を比較すると、層700にはその導電性材料702を貫通するホール704が実質的に少ないことが明らかである。層700は導電性表面積が大きいため、層700と隣接層(図示せず)とにより平行プレートキャパシターを形成すると、それらは、層500と隣接層とにより形成されるキャパシター、または層600と隣接層により形成されるキャパシターより多量の電荷を蓄積できる。
【0037】
図5−7に示すホールの各ラインはホールの隣接ラインからずらしてあるが、他の実施例において、これらのホールを整列グリッドパターンまたは他のパターンに配列することができる。さらに、図5−7に示すホールの数は例示にすぎず、種々の実施例ではそれより多数または少数のホールを用いることができる。
【0038】
キャパシター300を、個別デバイスとして、電子回路パッケージ(ランド側またはダイ側の何れか)、インターポーザー、ソケットまたはPC板上に取付けることができる。パッケージ、インターポーザー、ソケットまたはPC板へのキャパシターの接続の仕方は、キャパシターを実装する技術により異なる。キャパシター300は、表面実装、ボンディングワイヤー及び/または他の方法によりセラミック、有機誘電または他のタイプのパッケージに実装可能である。キャパシター300のような個別キャパシターの実装方法は当業者によく知られているため、ここでは詳説しない。一部の実施例において、キャパシター300を実装なしの個別デバイスとして用いることができる。
【0039】
1つの実施例において、上面のコネクター340と底面のコネクター342とにより、キャパシター300を集積回路と、パッケージまたはソケットとの間に装着可能である。かかる実施例では、上面のコネクター340をはんだ接続により、有機ランドグリッドアレイ(OLGA)またはフリップチップピングリッドアレイ(FCPGA)型集積回路の底面に電気的及び機械的に接続することができる。その後、底面のコネクター342をランドグリッドアレイ(LGA)ソケットの上面に電気的及び機械的に接続すればよい。
【0040】
別の実施例において、キャパシター300は、パッケージ、インターポーザー、ソケットまたはPC板のようなあるタイプのハウジング内に埋込むことができる。かかる実施例において、ハウジングには空洞が形成されており、その空洞内にキャパシター300をはめ込む。その後、この空洞を充填して、キャパシター300の上に別の層を形成すればよい。キャパシター300は、マイクロビアを用いてハウジングの上面及び/または底面及び/または他の層に電気的に接続する。
【0041】
さらに別の実施例において、キャパシター300のハウジングへの埋込みは、キャパシター300を1つの層に固着し、キャパシター300上に複数の層を形成し、ビアを形成してキャパシター300をハウジングの上面及び/または底面及び/または他の層と電気的に接続することにより行える。後で詳述するが、他の実施例では、キャパシター300を、集積回路、パッケージ、インターポーザー、ソケットまたはPC板に、多数の他の構成により、種々の他の接続技術を用いて接続するかまたはその内部に埋込むことができる。
【0042】
図8は、本発明の一実施例に従って多段アレイキャパシター(例えば、図3のキャパシター300)を製造する方法のフローチャートである。図8は、本発明の一実施例による多段アレイキャパシターを製造する種々のステップを示す概略的断面図である図9−11と共にみる必要がある。種々の実施例において、多段アレイキャパシター(例えば、図3のキャパシター300)は、セラミック多層、有機または薄膜プロセスにより形成することができる。図示を簡略にするために、セラミック多層キャパシターの形成方法を図8に関連して、有機または薄膜処理に適用する変形例の説明と共に述べる。これら全ての技術に用いる特定の製造方法は当業者によく知られているため、それら製造法の詳細はこの説明には含めない。
【0043】
この方法は、ブロック802において、多層構造(例えば、図9の構造900)を製造することによりスタートする。この方法900は、各々が、パターン形成された導電性材料が誘電性材料により分離された多数の層910、912、914を有する多数の容量段902、904、906を備えている。図9は3つの段902、904、906及び15の層910、912、914を示すが、他の実施例の構造900はそれより多数または少数の段及び/または層を有する。
【0044】
一実施例において、構造900はセラミック多層処理技術により形成する。基本的には、導電層910、912、914を個々のセラミック層上にスクリーンプリンティングする。その後、これらの層を整列させ、積重ね、定位置に保持して、構造900を形成する。
【0045】
構造900を有機または薄膜技術により形成する別の実施例では、構造900は、ビルドアッププロセスにより形成する。ビルドアッププロセスは、基本的に、互いの上に順次誘電性材料及び導電性材料の層を形成し、パターン形成するものである。
【0046】
導電層910、912、914は、種々の実施例では、厚膜または薄膜のニッケル、銅、スパッタリングした導体またはアルミニウムキャップ層のような種々の導電性材料により形成できるが、他の適当な導電性材料も使用可能である。層910、912、914の間の誘電性材料は、種々の実施例において、例えば、チタン酸バリウムセラミック、ポリマーフィルムまたは酸化アルミニウム層でよいが、他の誘電性材料も同じように用いることができる。一実施例において、誘電性材料はイプシロン値が非常に高く2000乃至5000の範囲内にあるが、それよりも高いまたは低いイプシロン値を有する誘電性材料も用いることができる。さらに、一実施例において、誘電層は非常に薄い。例えば、誘電層は1乃至30ミクロンの厚さでよいが、他の実施例ではその層をそれより厚くまたは薄くすることができる。
【0047】
ブロック804において、ビアホール(例えば、図10のホール1002、1004、1006)を構造の上面1010から形成する。セラミック多層技術により、ビアホール1002、1004、1006をセラミック層及び導電層を積重ねた組立体に形成する。別の実施例では、これらの層を整列して積重ねる前に、ビアホール1002、1004、1006を各セラミック層に形成する。従って、ブロック802と804とは一体的なプロセスである。有機または薄膜ビルドアップ技術を用いる別の実施例では、ビアホール1002、1004、1006をこれらの層をビルドアップした後またはその間に形成する。
【0048】
種々の実施例において、ビアホールをレーザー穿孔、機械式穿孔及び/または機械式加圧または打抜きにより形成することができる。ビアホール1002、1004、106は、種々の段902、904、906の層と構造の上面との間に開口を形成する。一実施例において、ホール1006の一部は、構造の底面1012に通じる開口を形成する。例えば、ホール1002は段902の一部の層910へ、またホール1004は段902及び902の一部の層910、912へ、さらにホール1006は段902、904、906の一部の層910、912、914に開口を形成する。一実施例において、ホール1006はキャパシターの底面に延びるため、最終的に底面のビアへの電気的接続を行うことができる。
【0049】
上述したように、ホール1002、1004、1006は1つおきの層910、912、914に開口を形成する。このように、1つおきの層を、パワーまたはアースにかわるがわる接続することにより、これらの層910、912、914を分離する誘電性材料に容量性電荷を供給できる。
【0050】
ブロック806において、ビアホールに導電性ビア材料を付着させて、構造の上面及び底面に延びる導電性ビア(図11の1102、1104、1106)を形成する。セラミック多層技術を用いる1つの実施例では、ブロック808において、ビアホールに金属またはガラスフリットのペーストを充填し、これをセラミックと共に焼成する。他の実施例において、ビアホールに金属材料をスパッタリングにより付着させるか電気メッキする。ビルドアップ時にビアを形成するさらに別の実施例では、それらの層のビルドアップ時にビアホールを充填することができる。それらの実施例では、ブロック802、804、808は一体的なプロセスであろう。種々の実施例において、ビア材料は銅、ニッケルまたは他の適当な導体を含むことができる。
【0051】
キャパシター構造及びビアが完成すると、ブロック810において、コネクター(例えば、図3のコネクター340、342)をキャパシターの上面及び底面上に形成する。一実施例において、これらのコネクターはリフローによるはんだ付けに好適な材料、またはパッケージ、インターポーザー、ソケットまたはPC板のようなハウジング内または基板上にキャパシターを埋込んだ後アクセスするに好適な材料で形成する。
【0052】
一実施例において、多数のキャパシターを一緒に形成する。このようにすると、これらのキャパシターを形成した後、ブロック812においてそれらを切り出す。キャパシターの切り出しは、例えば、レーザーまたは機械式のこぎりにより行うことができる。別の実施例において、各キャパシターをそれぞれ独立して形成する場合、切り出しは不要である。キャパシターを切り出すと、この方法は終了する。
【0053】
キャパシターを製造し切り出した後にこれらを実装するのは常に必要かまたは望ましいことであるとは言えないが、実装プロセスが望ましい場合もある。各キャパシターの実装は、当業者によく知られた技術により行うことができる。例えば、キャパシターを、成形プラスチック、加圧セラミック、積層セラミック/プラスチックまたは当業者に知られた他の技術により実装することができる。キャパシターをハウジング内に埋込むかまたは集積回路に直接固着する一部の例では、キャパシターの実装は望ましくないと言える。かかる場合、実装は行わない。上述したように、図3に示すキャパシターは、パッケージ、インターポーザー、ソケット及び/またはPC板のようなハウジング上に取付けるかその内部に埋込む個別デバイスとして実現することができる。別の実施例では、ハウジングの製造時にキャパシターをハウジング内に集積してもよい。
【0054】
図12は、本発明の一実施例による電子回路パッケージ1202に集積したアレイキャパシターの断面図である。その層の内部において、パッケージ1202は、「中央段」と呼ぶ2つの段の容量1210、1212より成る集積型キャパシターを含む。各段1210、1212は、パターン形成された導電性材料の多数の層1220、1222を含み、各層は誘電性材料により分離されている。
【0055】
集積型キャパシターは、「キャパシタービア」と呼ぶビア1230、1232により他のパッケージ層及び/またはパッケージ1202の上面または底面に電気的に接続する。キャパシタービア1230は一番上の段1210の層1220に電気的に接続し、キャパシタービア1232は一番上の段1210及び一番下の段1212の層1220、1222に電気的に接続する。
【0056】
1つの実施例において、集積回路1240と一番上の段1210との間には、1またはそれ以上のパターン形成された導電性トランジション層1250が存在する。トランジション層1250は、キャパシタービア1230、1232のピッチ(即ち、中心間距離)とダイ側コネクター1242のピッチとの間のピッチを変換する。トランジション層1250は、他の範囲内の他のパッド及びダイパンプのピッチの変換を行うことができる。キャパシタービア1230、1232のピッチとダイバンプ1242のピッチとをぴったりマッチさせることができる別の実施例では、トランジション層1250を除去するかまたは他の目的で使用する。さらに別の実施例において、埋込み型キャパシター構造の一番上の段1210の2またはそれ以上の層によりピッチ変換を行って、トランジション層1250を不要にすることが可能である。パッケージ1202は信号ビア1260も含むが、このビアは、集積回路1240とパッケージ1202の1またはそれ以上の別の層1270との間で信号を運ぶものである。「ファンアウト層」とも呼ばれるこれらの別の層1270は、信号ビア1260上を運ばれる信号をパッケージ1202の底面(即ち、ランド側)上のパッド1272及びコネクター1280に分配することができる。これらのファンアウト層1270はまた、パワー及びアースをパッド1272及びパッド1280から多層キャパシター構造の段1212、1210へ導くことが可能である。換言すれば、ファンアウト層1270は、ランド側パッド1272のピッチと一番下の段1212に対応するダイバンプ1242及び/またはビア1232のピッチとの間のピッチを変換する。例えば、ファンアウト層1270は、ランド側パッド1272の450ミクロンからダイバンプ1242の150ミクロンにピッチを変換できる。
【0057】
別の実施例において、パワー及びアースの所望のピッチ変換の一部または全部は、段1210、1212のビアのピッチを適当に設計して行うことができる。再び図5−7を参照して、一番上の段(図5)のビアのピッチは下の段(図6及び7)のビアのピッチよりも小さいことが明らかである。従って、パワーとアースについてある特定のピッチ変換が望ましい場合、このピッチ変換は、一番上の段と下の段との間で特定のピッチを設計することにより全体的または部分的に行うことができる。
【0058】
例えば、ダイバンプのピッチが150ミクロン、ランド側ボンディングパッドのピッチが450ミクロンであると仮定する。この場合、一番上の段1210のビアピッチは150ミクロン、一番下の段1212のビアピッチは450ミクロンでよい。別の実施例において、3以上の容量段を実現する場合、所望のピッチ変換が行われるまで一番上の段から一番下の段へビアピッチを増分することができる。
【0059】
パワー及びアースの全体的なピッチ変換はビアピッチを段が下方になるに従って増分することにより行うのが望ましいが、段間のピッチの変化を用いてピッチ変換の一部だけを行うのが望ましい場合がある。ダイバンプのピッチが150ミクロン、ランド側ボンディングパッドのピッチが450ミクロンである上述の例を用いると、段1210、1212を用いて、例えば、300ミクロンのようなある中間の値にピッチを変換することができる。その後、300ミクロンから450ミクロンへのピッチ変換を、上述したようにファンアウト層1270により完了する。
【0060】
集積型キャパシター構造の電気的特性については、図3−7に関連して詳説した。基本的には、この構造は、パッケージ1202に固着された集積回路1240へ2つの別レベルの容量減結合を与える。一番上の段1210は低レベルの容量を非常に小さいインダクタンスで与え、一番下の段1212は高レベルの容量を大きいインダクタンスで与える。
【0061】
集積回路にさらに多くのレベルの低インダクタンス容量減結合を与えるのが望ましい場合がある。あるいは、集積回路中央部の下方に1またはそれ以上の容量段を、また集積回路の下方でない領域に1またはそれ以上のさらに別の容量段を提供するのが望ましい場合もある。
【0062】
かかる別の容量を与える実施例を図13に示すが、この図は、本発明の別の実施例による電子回路パッケージ1302内に集積化されたアレイキャパシターの断面図である。図13に示すパッケージ1302と図12に示すパッケージ1202とは、パッケージ1302がそのパッケージに固着された集積回路1340の下方に少なくとも1つの中央容量段1310、1312を含む点で同じである。さらに、パッケージ1302は、1またはそれ以上のトランジション層1350、ファンアウト層1370、キャパシタービア1330及び信号ビア1360を有する。
【0063】
しかしながら、図12の実施例とは異なり、図13の実施例は、集積回路1340の下方でないパッケージ領域に1またはそれ以上の別の容量段1380も含んでいる。「周辺段」と呼ぶこれらの別の段1380は、パターン形成された導電性材料の少なくとも2つの層1382を含む。一実施例において、1つおきの層1382はパワーとアースに交互に接続されて、これらの層に容量性電荷を発生させる。
【0064】
中央段1310、1312と周辺段1380との間の接続は、1つの実施例では、中央段1310、1312及び周辺段1380の実質的に下方のファンアウト層1370により行う。別の実施例において、中央段1310、1312と周辺段1380とは、集積回路1240と段1310、1312、1380との間のトランジション層1350により接続することができる。これにより、周辺段1380と集積回路1340との間の電気的距離、従ってインダクタンスが減少するかもしれないが、別のトランジション層を必要とすることがある。これら別のトランジション層(図示せず)は、集積回路1340と中央段1310、1312との間の電気的距離、従ってインダクタンスを増加させるであろう。
【0065】
さらに別の実施例において、段1310、1312、1380の2またはそれ以上の層により中央段1310、1312と周辺段1380とを接続すると、その接続のためのファンアウト層1330を不要にすることができる。図12に関連して述べたように、1つの実施例において、ファンアウト層1370を、ダイバンプ1342のピッチとランド側パッド1372のピッチとの間のピッチを変換するために用いることができる。1つの実施例において、パワー及びアースのピッチ変換は、上述したように、キャパシター構造のビア1330のピッチを設計することにより全体的にまたは部分的に行うことができる。
【0066】
周辺段1380は集積回路1340に電気的にそれ程近くないため、それらは中央段1310、1312に比べると容量の増加需要に対する応答が遅い。しかしながら、周辺段1380は、中央段1310、1312により与えられる別の減結合容量を増加させる。
【0067】
図12及び13に示すパッケージ1202、1302は、当業者によく知られた種々の技術及び材料により製造することができる。例えば、パッケージ1202、1302は多層セラミック、有機、薄膜または他の実装技術により形成可能である。さらに、集積回路とパッケージとの接続は、例えば、表面実装、ボンディングワイヤー及び/または他の技術のような種々の配線技術により行うことができる。加えて、パッケージ1202、1302は配線構造の次の低いレベル(例えば、インターポーザー、ソケットまたはPC板)にスルーホールにより取付けるかまたは表面実装することができる。
【0068】
図12及び13は、内部の2つの容量段1210、1212、1310、1312、外部の1つの容量段1380、2つのトランジション層1250、1350及び3つのファンアウト層1270、1370を示すが、種々の実施例においてそれより多数または少数の段、トランジション層及び/またはファンアウト層を実現することも可能である。例えば、上述したように、トランジション層1250、1350またはファンアウト層1270、1370の機能を、キャパシター段1210、1212、1310、1312の層により実現して、トランジション層及び/またはファンアウト層を不要にすることができる。加えて、各段に含まれる層1220、1222、1320、1322の数を図12及び13に示すものより多くするか少なくすることができる。最後に、各層を介して接続されるキャパシタービア及び信号ビア1230、1232、1330、1332、1334の数、及びダイ側コネクター1242、1342及びランド側コネクター1280、1380の数及び方向を、図12及び13に示すものとは異なる数にしてもよい。
【0069】
図14は、本発明の一実施例による複数レベルの容量を備えた集積型アレイキャパシターを含む電子回路パッケージ1400の上面図である。このパッケージ1400は、パッケージ1400に固着される集積回路の実質的に下方でその中心に位置する中央領域1404を有する。この領域1404内には、中央キャパシターが1またはそれ以上の容量段(例えば、図13の段1310、1312)により形成される。
【0070】
パッケージ1400は、第2の領域1406も含んでいる。1つの実施例において、第2の領域1406も集積回路の実質的に下方に位置するが、中央領域1404の周囲部の外側にある。第2の領域1406は、信号ビア(例えば、図13のビア1360)及び種々の導電層の部分を含む。
【0071】
最後に、パッケージ1400は、このパッケージに固着される集積回路の下方に位置しない周辺領域1408を含む。1つの実施例において、周辺領域1408は、1またはそれ以上の容量段(例えば、図13の段1380)から形成される1またはそれ以上の周辺キャパシターを含む。中央領域1404の中央キャパシター及び周辺領域1408の周辺キャパシターは、1つの実施例では、ファンアウト層(例えば、図13の層1370)を介して電気的に接続される。別の実施例において、中央キャパシターと周辺キャパシターとは、2またはそれ以上の層のキャパシターを介して電気的に接続されるため、ファンアウト層が不要になる。
【0072】
図13及び14に示すキャパシターをハウジング内に集積化されるとして説明したが、このキャパシターは個別デバイスとして実現してもよい。その場合、種々の信号ビア(例えば、図13のビア1360)がなくなり、信号ビアが存在する領域(例えば、第2の領域1406)のサイズを減少させるか、なくすことができる。加えて、このデバイスを集積回路以外のものに接続することができる。
【0073】
図15は、本発明の一実施例によるハウジング内に複数レベルの容量を有する集積型アレイキャパシターを製造する方法のフローチャートである。種々の実施例において、ハウジングと集積型アレイキャパシターとは、セラミック多層、有機または薄膜プロセスにより製造可能である。説明を簡略化するために、セラミック多層ハウジングの形成方法を、有機または薄膜処理に適用する変形例の説明と共に、図15を参照して述べる。これら全ての技術に用いる特定の製造技術は当業者によく知られているため、それらの製造技術の特定の詳細はこの説明に含めない。
【0074】
この方法は、ブロック1502において、多層キャパシター構造(例えば、図12及び13の構造1202、1302)をハウジング(例えば、パッケージ、インターポーザー、ソケットまたはPC板)の一体化部分として製造することによりスタートする。この構造は多数の容量段を含み、各段はパターン形成された導電性材料の多数の層が誘電性材料により分離されている。1つの実施例において、1またはそれ以上の段を有する中央キャパシターを集積回路(または他のデバイス)を固着する中央領域の実質的下方に形成し、1またはそれ以上の段を有する周辺キャパシターを集積回路が固着されない周辺領域の下方に形成する。
【0075】
1つの実施例において、ハウジング及びキャパシター構造をセラミック多層処理技術により形成する。基本的には、導電層を個々のセラミック層にスクリーンプリンティングする。その後、これらの層を整列させ、積重ね、定位置に保持して、多層ハウジング及びキャパシター構造を形成する。
【0076】
ハウジング及びキャパシター構造を有機または薄膜技術により形成する別の実施例では、ビルドアッププロセスを用いる。このビルドアッププロセスは、基本的には、誘電性材料及び導電性材料の層を順次互いの上に形成し、パターン形成するものである。
【0077】
ハウジング及びキャパシター構造は、当業者によく知られた種々の技術及び材料により製造することができる。例えば、ハウジング及びキャパシター構造は、多層セラミック(例えば、加圧セラミック、高温共焼成セラミック、低温共焼成セラミックまたはセラミックボールグリッドアレイ)、有機または薄膜(例えば、前または後成形プラスチック、積層プラスチックもしくはプラスチックボールグリッドアレイ)または他のタイプのハウジング(例えば、テープボールグリッドアレイ、チップスケールパッケージ、エッジモールディッドボールグリッドアレイ、フリップチップボールグリッドアレイまたは他のパッケージタイプ)でよい。
【0078】
種々の実施例において、種々の導電層を厚膜または薄膜のニッケル、銅、スパッタリングした導体またはアルミニウムキャップ層のような種々の材料により形成できるが、他の適当な導電性材料も使用できる。層間の誘電性材料は、種々の実施例において、例えば、チタン酸バリウムセラミック、ポリマーフィルムまたは酸化アルミニウム層でよいが、他の誘電性材料も使用可能である。1つの実施例において、誘電性材料は2000乃至5000の範囲内のイプシロン値を有するが、それより高いか低いイプシロン値を有する誘電性材料を用いることもできる。加えて、1つの実施例では、誘電層は非常に薄い。例えば、誘電層は1乃至30ミクロンの範囲内でよいが、他の実施例ではさらに厚くするか薄くすることができる。
【0079】
ブロック1504において、ハウジングの上面からビアホールを形成する。セラミック多層技術により、ビアホールをセラミック層と導電層とを積重ねた組立体に形成する。別の実施例では、これらの層を整列し積重ねる前にビアホールを各セラミック層に形成する。従って、ブロック1502と1504とは一体化プロセスであろう。有機または薄膜ビルドアップ技術を用いる別の実施例では、ビアホールをこれらの層のビルドアップ後またはその間に形成する。
【0080】
種々の実施例において、ビアホールは、レーザー穿孔、機械式穿孔及び/または機械式加圧または打抜きにより形成することができる。中央キャパシターの1またはそれ以上の段とハウジングの上面との間にビアホールが開口を形成する。
【0081】
1つの実施例において、各ビアホールは中央キャパシターの1つおきの層に開口を形成する。このようにして、1つおきの層をパワーまたはアースに交互に接続することにより、これらの層を分離する誘電性材料に容量性電荷を与えることが可能である。
【0082】
ブロック1506では、導電性ビア材料をビアホール内に付着させて、ハウジングの上面への導電ビアを形成する。セラミック多層技術を用いる1つの実施例では、ビアホールに金属またはガラスフリットペーストを充填し、これをセラミックと共に焼成する。他の実施例では、ビアホールに金属材料をスパッタリングにより付着させるか電気メッキする。ビアがビルドアッププロセス時に形成されるさらに別の実施例では、ビアホールへの充填をそれらの層のビルドアップ時に行うことができる。それらの実施例では、ブロック1502と1504とは一体的なプロセスであろう。種々の実施例において、ビア材料には銅、ニッケルまたは他の適当な導体を含むことができる。
【0083】
その後、ブロック1508において、ハウジングの製造を完了する。有機または薄膜技術を用いる実施例では、ハウジングの製造を完了するには、導電性材料及び/または誘電性材料のさらに別の層を積み上げる必要があろう。加えて、ハウジングの製造は、コネクターを集積回路及び/または次のレベルの配線構造に与えることにより完了する。例えば、ハウジングと集積回路との接続は、ボンディングワイヤーまたは表面実装技術により行うことができる。加えて、ハウジングは次のレベルの配線構造にスルーホール実装または表面実装することができる。ハウジングの製造を完了すると、この方法は終了する。
【0084】
種々の実施例において、図15に関連して述べた構造は、パッケージ、インターポーザー、ソケットまたはPC板のような多種多様なハウジングに組込むことができる。この構造を特定のハウジングに組込む仕方は、ハウジングの製造に用いる技術により異なる。多種多様な技術が当業者に知られているため、それらの技術についてはこのでは詳説しない。
【0085】
上述したように、図3、12及び13に示したようなキャパシター構造は、集積回路パッケージ、インターポーザー、ソケットまたはPC板の上に装着するか、その内部に埋込むかもしくはその内部に集積化することができる。図16は、本発明の種々の実施例に従って各々が1またはそれ以上のキャパシターを実装するか埋込むかまたは集積化した集積回路パッケージ1604、インターポーザー1606、ソケット1608及びPC板1610を示す。
【0086】
図16の頂部からスタートして、集積回路1602は集積回路パッケージ1604に収納されている。集積回路1602は1またはそれ以上の回路を含み、それらの回路はコネクター(図示せず)により集積回路パッケージ1604に電気的に接続されている。
【0087】
集積回路1602は、多数のタイプの集積回路のうち任意のものでよい。本発明の一実施例では、集積回路1602はマイクロプロセッサーであるが、この集積回路1602は、他の実施例では、メモリーデバイス、ASIC、デジタル信号プロセッサーまたは別のタイプのデバイスでよい。図示の例において、集積回路1602はフリップチップタイプの集積回路であり、チップ上の入出力端子がその表面上の任意のポイントでよいことを意味する。チップを集積回路パッケージ1604への固着準備状態においた後、それを裏返してはんだバンプまたはボールにより集積回路パッケージ1604の上面のマッチングパッドへ固着する。あるいは、入出力端子が集積回路パッケージ1604に接続される集積回路パッケージ1604の上面のパッドへ、ボンディングワイヤーにより集積回路1602を接合することができる。
【0088】
集積回路1602の回路の1またはそれ以上は、容量、ノイズ抑制及び/または電圧減衰を必要とするかもしれない負荷として働く。この容量の一部は、本発明の一実施例では、パッケージ1604上に取付けるかその内部に埋込むかまたは集積化されたキャパシター1603により提供される。
【0089】
このようにして、1またはそれ以上の別レベルの容量を集積回路1602に提供することにより、必要に応じて電圧減衰及びノイズ抑制を行う。これらのオフチップの容量源が近くにあるということは、各容量源がダイに対して比較的小さいインダクタンスパスを有することを意味する。他の実施例では、キャパシター1607、1609、1611を、インターポーザー1606、ソケット1608、PC板1610またはこれらの一部の組合せの上に実装するかその内部に埋込むかまたはその内部に集積化する。
【0090】
集積回路パッケージ1604は、例えば、ボールグリッドアレイ接続1612のようなはんだ接続によりインターポーザー1606に結合する。別の実施例において、集積回路パッケージ1604は、ピン型または他のタイプの接続によりインターポーザー1606に電気的及び物理的に接続することができる。
【0091】
インターポーザー1606は、PC板1610上のソケット1608を介してPC板1610と結合する。図示の例では、インターポーザー1606はピン1614を備え、これらのピンがソケット1608の相補的ピンホールと係合する。あるいは、インターポーザー1606を、例えばボールグリッドアレイ接続のようなはんだ接続によりPC板1610に電気的及び物理的に接続することができる。さらに別の実施例において、集積回路パッケージ1604を、インターポーザーを使用せずにソケット1608またはPC板1610に直接接続することができる。かかる実施例において、集積回路パッケージ1604及びPC板1610をボールグリッドアレイまたはピン型接続により電気的及び物理的に接続することができる。他の実施例において、集積回路パッケージ1604とPC板1610とを接続する他の方法を使用することもできる。
【0092】
プリント回路板1610は、例えば、コンピューターシステムのマザーボードでよい。その場合、このプリント回路板は集積回路1602へパワー、アース及び信号を供給する媒体として働く。これらのパワー、アース及び他の信号は、PC板1610、ソケット1608、ピン1614、インターポーザー1606及び集積回路パッケージ1604上の、またはその内部のトレースまたはプレーン(図示せず)を介して供給される。
【0093】
種々の実施例に関連して述べた構成は、汎用電子システムの一部を形成することができる。図17は、本発明の一実施例による汎用電子システム1700を示す。このシステム1700は、例えば、コンピューター、無線または有線通信装置(例えば、電話、モデム、セルラー電話、ページャー、ラジオなど)、テレビジョン、モニターまたは事実上他の任意のタイプの電子システムでよい。
【0094】
この電子システムは1またはそれ以上のPC板上に収納され、マイクロプロセッサー1704、集積回路パッケージ1706、インターポーザー1708、ソケット1709、バス1710、電源1711、信号プロセッサー1712及びメモリー1714を含む。集積回路パッケージ1706、インターポーザー1708、ソケット1709及び/またはPC板は、本発明の種々の実施例に従ってそれらの上に実装されるかそれらの内部に埋込まれるかもしくは集積化された1またはそれ以上のキャパシターを含む。集積回路パッケージ1706、インターポーザー1708及びソケット1709は、マイクロプロセッサー1704をバス1710に結合して、マイクロプロセッサー1704とバス1710に結合されたデバイスとの間でパワーと通信信号とを運ぶ。1つの実施例において、バス1710はマイクロプロセッサー1704をメモリー1714、電源1711及び信号プロセッサー1712と結合する。しかしながら、本発明の他の実施例では、マイクロプロセッサー1704を種々のバスを介してメモリー1714、電源1711及び信号プロセッサー1712に結合できることを理解されたい。
【結論】
【0095】
キャパシター構造及びその構造の製造方法の種々の実施例を、キャパシター構造を汎用電子システム内への組み込みと共に説明した。寸法及び範囲についての上述の例は代表的なものであるが、本発明の種々の実施例はかかる範囲または範囲に限定されない。業界内の傾向は、関連コスト及び性能の利点を得るため、一般的に、デバイスの寸法を減少する方向であることを認識されたい。
【0096】
好ましい実施例の上記詳細な説明において、本発明を実施する特定の好ましい実施例を例示するにすぎない図面を参照した。これらの実施例は、当業者が本発明を実施できるように十分詳細に説明したものである。
【0097】
当業者は、同一目的を達成するように意図された任意の構成を図示の特定の実施例に置換できることがわかるであろう。例えば、信号、パワー及びアース電位を運ぶためのパターン形成された導電性材料の別の層及び配線構造は、図示のキャパシター構造を形成する層及び段の間、上方または下方に存在することがある。
【0098】
種々の実施例をダイへ余分のオフチップ容量を与える文脈で説明したが、当業者は、本発明の方法及び装置を回路負荷への低インダクタンスパスを有するキャパシターが望ましい他の多くの用途に利用できることがわかるであろう。従って、かかる用途は全て本発明の思想及び範囲内に含まれると意図されている。
【0099】
本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、上記詳細な説明は限定的な意味にあらず、当業者は、本発明の内容を説明するために図示説明した部品及びステップの詳細部分、材料及び構成の他の種々の変更を容易に理解し、他の種々の変更が頭書の特許請求の範囲に示される本発明の思想及び範囲から逸脱することなく可能であることがわかるであろう。
【図面の簡単な説明】
【0100】
【図1】従来技術によるダイ側及びランド側キャパシターを有する集積回路パッケージの断面図である。
【図2】図1に示すキャパシターの電気的特性をシミュレーションする電気回路である。
【図3】本発明の一実施例による多段アレイキャパシターの断面図である。
【図4】図3に示すキャパシターの電気的特性をシミュレーションする電気回路である。
【図5】本発明の一実施例による多段アレイキャパシターの第1段のパワーまたはアースプレーン導電層を示す上面図である。
【図6】本発明の一実施例による多段アレイキャパシターの第2段のパワーまたはアースプレーン導電層を示す上面図である。
【図7】本発明の一実施例による多段アレイキャパシターの第3段のパワーまたはアースプレーン導電層を示す上面図である。
【図8】本発明の一実施例に従って多段アレイキャパシターを製造する方法のフローチャートである。
【図9】本発明の一実施例に従って多段アレイキャパシターを製造する種々のステップを説明する概略的断面図である。
【図10】本発明の一実施例に従って多段アレイキャパシターを製造する種々のステップを説明する概略的断面図である。
【図11】本発明の一実施例に従って多段アレイキャパシターを製造する種々のステップを説明する概略的断面図である。
【図12】本発明の一実施例による電子回路パッケージ内に集積化されたアレイキャパシターの断面図である。
【図13】本発明の別の実施例に従って電子回路パッケージ集積化されたアレイキャパシターの断面図である。
【図14】本発明の一実施例による複数レベルの容量を備えた集積型アレイキャパシターを含む電子回路パッケージの上面図である。
【図15】本発明の一実施例によるハウジング内に複数レベルの容量を備えた集積型アレイキャパシターの製造方法を示すフローチャートである。
【図16】本発明の種々の実施例に従って各々が1またはそれ以上のキャパシターを実装、埋込み及び/または集積化した集積回路パッケージ、インターポーザー、ソケット及びプリント回路板を示す。
【図17】本発明の一実施例による汎用電子システムを示す。
Claims (30)
- キャパシターであって、
パターン形成された導電性材料の多数の第1層が誘電性材料の層で分離された第1の容量段と、
キャパシターの上面から多数の第1層を貫通し、一部が多数の第1層のうちの1つおきの層と電気的に接触し、他の部分が多数の第1層のうちの残りの層と電気的に接触する第1の数の第1のキャパシタービアと、
第1の容量段に電気的に接続され、パターン形成された導電性材料の多数の第2層を有する第2の容量段と、
多数の第2層を貫通し、一部が多数の第2層のうちの1つおきの層と電気的に接触し、他の部分が多数の第2層のうちの残りの層と電気的に接触する第2の数の第2のキャパシタービアとより成るキャパシター。 - 第2の容量段は第1段の容量段の実質的に下方に位置し、第2のキャパシタービアは多数の第1層を貫通し、第2のキャパシタービアの一部は多数の第1層のうちの1つおきの層と電気的に接触し、第2のキャパシタービアの他の部分は多数の第1層のうちの残りの層と電気的に接触する請求項1のキャパシター。
- 第1のキャパシタービアの第1の数は第2キャパシタービアの第2の数より大きい請求項2のキャパシター。
- 第2キャパシタービアはキャパシターの底面へ延びるため、第2キャパシタービアへ底面で電気的に接続できる請求項2のキャパシター。
- 第1の容量段と第2の容量段との間に電気的に接続され、パターン形成された導電性材料の多数のさらに別の層を含む少なくとも1つの別の容量段と、
多数の別の層を貫通し、一部が多数の別の層のうちの1つおきの層と電気的に接触し、他の部分が多数の別の層のうちの残りの層と電気的に接触する別のキャパシタービアとをさらに有する請求項1のキャパシター。 - キャパシターは個別デバイスである請求項1のキャパシター。
- 第1の容量段はキャパシターの中央領域に位置し、第2の容量段はキャパシターの周辺領域に位置する請求項6のキャパシター。
- キャパシターはセラミックキャパシターである請求項1のキャパシター。
- 第1の容量段と第2の容量段とはハウジング内に集積化されている請求項1のキャパシター。
- 第1の容量段はハウジングの中央領域に位置し、第2の容量段はハウジングの周辺領域に位置する請求項9のキャパシター。
- ハウジングであって、
パターン形成された導電性材料の複数の第1層が誘電性材料の層により分離された第1の容量段と、
キャパシターの上面から多数の第1層を貫通し、一部が多数の第1層のうちの1つおきの層と電気的に接触し、他の部分が多数の第1層のうちの残りの層と電気的に接触する第1の数の第1のキャパシタービアと、
第1の容量段に電気的に接続され、パターン形成された導電性材料の多数の第2層を含む第2の容量段と、
多数の第2層を貫通し、一部が多数の第2層のうちの1つおきの層と電気的に接触し、他の部分が多数の第2層のうちの残りの層と電気的に接触する第2の数の第2キャパシタービアとより成るハウジング。 - 第1の容量段はハウジングの中央領域に位置し、第2の容量段はハウジングの周辺領域に位置する請求項11のハウジング。
- ハウジングは集積回路パッケージであり、集積回路が中央領域上に実装可能であり、その集積回路が周辺領域には実装可能でない請求項12のハウジング。
- 第1の容量段と第2の容量段とは、パターン形成された導電性材料の1またはそれ以上の別の層を介して電気的に接続されている請求項11のハウジング。
- パターン形成された導電性材料の1またはそれ以上の別の層は、第1の容量段及び第2の容量段の実質的下方に位置する請求項14のハウジング。
- 第1の容量段と第2の容量段との間に電気的に接続され、パターン形成された導電性材料の多数の別の層を含む少なくとも1つの別の容量段と、
多数の別の層を貫通し、一部が多数の別の層のうちの1つおきの層と電気的に接触し、他の部分が多数の別の層のうちの残りの層と電気的に接触する別のキャパシタービアとをさらに有する請求項11のハウジング。 - 第2の容量段は第1の容量段の実質的下方に位置し、第2キャパシタービアは多数の第1層を貫通し、第2キャパシタービアの一部は多数の第1層のうちの1つおきの層と電気的に接触し、第2キャパシタービアの他の部分は多数の第1層のうちの残りの層と電気的に接触する請求項11のハウジング。
- 第1の容量段、第2の容量段、第1の数の第1キャパシタービア及び第2の数の第2キャパシタービアは、ハウジング内に埋込まれた個別キャパシターに含まれる請求項17のハウジング。
- 第1の容量段、第2の容量段、第1の数の第1キャパシタービア及び第2の数の第2キャパシタービアは、ハウジング上に実装される個別キャパシターに含まれる請求項17のハウジング。
- 第1のキャパシタービアの第1のピッチは第2のキャパシタービアの第2のピッチより小さく、パワーとアースに対してピッチ変換を行う請求項17のハウジング。
- ハウジングは、集積回路パッケージ、インターポーザー、ソケット及びプリント回路板より成る群のうちの1つである請求項11のハウジング。
- ハウジングはセラミックハウジングである請求項11のハウジング。
- ハウジングは有機ハウジングである請求項11のハウジング。
- キャパシターの製造方法であって、
互いに電気的に接続された第1の容量段及び第2の容量段より成り、第1の容量段はパターン形成された導電性材料の多数の第1層が誘電性材料の層により分離されたものであり、第2層はパターン形成された多数の第2層を有する多層構造を製造し、
キャパシターの上面から多数の第1層を貫通し、一部が多数の第1層のうちの1つおきの層と電気的に接触し、他の部分が多数の第1層のうちの残りの層と電気的に接触する第1の数の第1のキャパシタービアを形成し、
多数の第2層を貫通し、一部が多数の第2層のうちの1つおきの層と電気的に接触し、他の部分が多数の第2層のうちの残りの層と電気的に接触する第2の数の第2のキャパシタービアを形成するステップより成るキャパシターの製造方法。 - 多層構造を製造するステップは第2の容量段を第1段の容量の実質的に下方に形成するステップより成り、第2の数の第2のキャパシタービアを形成するステップは、多数の第1層を貫通する第2のキャパシタービアを形成するステップを含み、第2のキャパシタービアの一部は多数の第1層のうちの1つおきの層と電気的に接触し、第2のキャパシタービアの他の部分は多数の第1層のうちの残りの層と電気的に接触する請求項24の方法。
- 第2のキャパシタービアを形成するステップは、第2のキャパシタービアに底面で電気的に接続できるように第2のキャパシタービアをキャパシターの底面へ延伸させるステップより成る請求項25の方法。
- 多層構造を実装するステップをさらに含む請求項25の方法。
- 多層構造を製造するステップは、第1の容量段をキャパシターの中央領域に形成し、第2の容量段をキャパシターの周辺領域に形成するステップを含む請求項24の方法。
- 多層構造を製造するステップは、多層構造をハウジングの集積化部分として製造するステップを含む請求項28の方法。
- 多層構造をハウジングの集積化部分として形成するステップは多層構造を集積回路パッケージの集積化部分として製造するステップを含み、集積回路は中央領域上に実装可能であり、その集積回路は周辺領域上には実装可能でない請求項29の方法。
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