JP4903481B2 - メモリ装置の構造 - Google Patents
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Description
図1に示すように、従来のメモリ装置100は、メモリコア部101、書き込み/読み取り経路部103、命令及びアドレスデコーダ105、クロック(CLK)バッファ107、入出力(Input/Output;I/O)バッファ115を備える。入出力バッファ115は、データ入力バッファ109、命令及びアドレス入力バッファ111、データ出力バッファ113を備える。また、命令及びアドレス入力バッファ111に連結された複数の命令及びアドレス入力ピン117、命令及びアドレスデコーダ105に連結されたチップ選択(ChipSelect:CS)ピン119、データ入力バッファ109及びデータ出力バッファ115に連結されたデータ入出力ピン121、及びクロック信号が入力されるクロック入力ピン123を備える。
図2に示すように、本発明の第1実施形態に係るメモリ装置200は、メモリコア部201、書き込み/読み取り経路部203、命令及びアドレスデコーダ205、クロックバッファ207、入出力バッファ217を備える。
図3に示す半導体メモリ装置300の構造は、一般的に図2の半導体メモリ装置200と類似している。ただし、図3に示す第2実施形態に係るメモリ装置300では、第1命令及びアドレス入力バッファ211及び第2命令及びアドレス入力バッファ213が一つの命令及びアドレス入力バッファ311に統合されている。このとき、命令及びアドレス入力バッファ311は、入力端にマルチプレクサ(図示せず)を具備可能であり、DCAピン317から入力される第1命令及びアドレス信号と、QCAピン321から入力される第1命令及びアドレス信号は、前記命令及びアドレス入力バッファ311内のマルチプレクサを介して選択的に伝えられ得る。
201 メモリコア部
203 書き込み/読み取り経路部
205 命令及びアドレスデコーダ
207 クロックバッファ
209 データ入力バッファ
211 第1命令及びアドレス入力バッファ
213 第2命令及びアドレス入力バッファ
215 データ出力バッファ
217 入出力バッファ
219 第1グループ(DCA<0:n−1>)ピン
221 チップ選択ピン
223 第2グループ(QCA<0:n−1>)ピン
225 及びクロック入力ピン
Claims (12)
- 命令及びアドレス信号が入力されたりデータ信号が入力されるための第1グループのピンと、
命令及びアドレス信号が入力されたりデータ信号を出力するための第2グループのピンとを備え、
前記第1グループのピンがデータ信号が入力される場合には、前記第2グループのピンから命令及びアドレス信号が入力され、
前記第2グループのピンがデータ信号を出力する場合には、前記第1グループのピンから命令及びアドレス信号が入力される
ことを特徴とするメモリ装置。 - 前記メモリ装置は、
前記第1グループのピンを通じて入力された命令及びアドレス信号を受信する第1命令及びアドレス入力バッファと、
前記第2グループのピンを通じて入力された命令及びアドレス信号を受信する第2命令及びアドレス入力バッファと、
前記第1グループのピンを通じて入力されたデータ信号を受信するデータ入力バッファと、
前記第2グループのピンを通じて前記データ信号を出力するデータ出力バッファとをさらに備える
ことを特徴とする請求項1に記載のメモリ装置。 - 前記メモリ装置は、
メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
前記命令及びアドレス入力バッファに入力される信号または前記命令及びアドレス入力バッファから出力される信号をデコーディングする命令及びアドレスデコーダと、
前記データ入力バッファと前記命令及びアドレスデコーダに入力された信号、または前記データ入力バッファ及び前記命令及びアドレスデコーダから出力された信号を前記メモリコア部に伝送し、前記メモリコア部から受信された信号を前記データ出力バッファに伝送する書き込み/読み取り経路部とをさらに備える
ことを特徴とする請求項2に記載のメモリ装置。 - 前記メモリ装置は、
前記第1グループのピンまたは前記第2グループのピンを通じて入力された命令及びアドレス信号を受信する命令及びアドレス入力バッファと、
前記第1グループのピンを通じて入力されたデータ信号を受信するデータ入力バッファと、
前記第2グループのピンを通じて前記データ信号を出力するデータ出力バッファとをさらに備える
ことを特徴とする請求項1に記載のメモリ装置。 - 前記メモリ装置は、
メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
前記命令及びアドレス入力バッファから入出力される信号をデコーディングするための命令及びアドレスデコーダ部と、
前記データ入力バッファ、前記命令及びアドレスデコーダ部から入出力される信号を前記メモリコア部に伝達し、前記メモリコア部から出力されるデータ信号を前記データ出力バッファに伝達するための書き込み/読み取り経路部とをさらに備える
ことを特徴とする請求項4に記載のメモリ装置。 - メモリ装置において、
前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、
前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、
前記メモリ装置に入力される命令信号及びアドレス信号を受信するための第1命令及びアドレス入力バッファ及び第2命令及びアドレス入力バッファとを備え、
前記データ入力バッファ及び前記第1命令及びアドレス入力バッファは、同じ第1グループのピンを使用してデータ信号と命令及びアドレス信号とをそれぞれ受信し、
前記データ出力バッファ及び前記第2命令及びアドレス入力バッファは、同じ第2グループのピンを使用してそれぞれデータ信号を出力するか、または命令及びアドレス信号を受信する
ことを特徴とするメモリ装置。 - 前記第1グループのピンを通じてデータ信号が入力される場合には、前記第2グループのピンからは命令及びアドレスが入力され、
第2グループのピンを通じてデータ信号を出力する場合には、前記第1グループのピンから命令及びアドレス信号が入力される
ことを特徴とする請求項6に記載のメモリ装置。 - 前記メモリ装置は、
メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
前記第1命令及びアドレス入力バッファ及び第2命令及びアドレス入力バッファから入出力される信号をデコーディングするための命令及びアドレスデコーダ部と、
前記データ入力バッファ、前記命令及びアドレスデコーダ部から入出力される信号を前記メモリコア部に伝達し、前記メモリコア部から出力されるデータ信号を前記データ出力バッファに伝達するための書き込み/読み取り経路部とをさらに備える
ことを特徴とする請求項7に記載のメモリ装置。 - メモリ装置において、
前記メモリ装置に書き込むデータ信号を外部から受信するためのデータ入力バッファと、
前記メモリ装置で読み取ったデータ信号を外部に出力するためのデータ出力バッファと、
前記メモリ装置に入力される命令信号及びアドレス信号を受信するための命令及びアドレス入力バッファと、
前記命令及びアドレス信号が入力されるか、またはデータ信号が入力されるための第1グループのピンと、
前記命令及びアドレス信号が入力されるか、またはデータ信号を出力するための第2グループのピンとを備え、
前記命令及びアドレス入力バッファは、前記第1グループのピン及び前記第2グループのピンのうち何れか一つのグループのピンを通じて入力された命令及びアドレス信号を選択的に入力され、
前記第1グループのピンは、前記データ入力バッファ及び前記命令及びアドレス入力バッファに連結され、前記第2グループのピンは、前記データ出力バッファ及び前記命令及びアドレス入力バッファに連結される
ことを特徴とするメモリ装置。 - 前記第1グループのピンを通じてデータ信号が入力される場合には、前記第2グループのピンからは命令及びアドレス信号が入力され、
第2グループのピンを通じてデータ信号を出力する場合には、前記第1グループのピンから命令及びアドレス信号が入力される
ことを特徴とする請求項9に記載のメモリ装置。 - 前記データ入力バッファと前記命令及びアドレス入力バッファとは、同じ入力バッファから構成される
ことを特徴とする請求項10に記載のメモリ装置。 - 前記メモリ装置は、
メモリセルアレイ及びセンスアンプを備えるメモリコア部と、
前記命令及びアドレス入力バッファから入出力される信号をデコーディングするための命令及びアドレスデコーダ部と、
前記データ入力バッファ、前記命令及びアドレスデコーダ部から入出力される信号を前記メモリコア部に伝達し、前記メモリコア部から出力されるデータ信号を前記データ出力バッファに伝達するための書き込み/読み取り経路部とをさらに備える
ことを特徴とする請求項10に記載のメモリ装置。
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