JP4901679B2 - 無線送受信装置及び無線送信方法 - Google Patents
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Description
本発明は、無線で信号の送受信を行う無線送受信装置及び無線送信方法に関する。
近年、無線通信システムは飛躍的に発展し、これに伴い小型で無線の送受信ができる無線送受信装置が実現される状況になった。
例えば、特許文献１には、受信における直流（ＤＣ）オフセットキャンセル及びゲイン調整機能を備えた無線通信システムが開示されている。
この特許文献１においては、受信信号を増幅するアンプのＤＣオフセットを設定ゲインに応じて予め検出してオフセットキャンセル値を生成しメモリに記憶しておき、受信動作開始時およびゲイン変更時にメモリから読み出してアンプのＤＣオフセットをキャンセルする。
一方、受信のみでなく送信部のＤＣオフセットキャンセルも重要である。
例えば、特許文献１には、受信における直流（ＤＣ）オフセットキャンセル及びゲイン調整機能を備えた無線通信システムが開示されている。
この特許文献１においては、受信信号を増幅するアンプのＤＣオフセットを設定ゲインに応じて予め検出してオフセットキャンセル値を生成しメモリに記憶しておき、受信動作開始時およびゲイン変更時にメモリから読み出してアンプのＤＣオフセットをキャンセルする。
一方、受信のみでなく送信部のＤＣオフセットキャンセルも重要である。
このため、送信部のＤＣオフセットをより精度良くキャンセルもしくは低減するためには、送信部における（機能が異なる）複数の回路ブロックに対するＤＣオフセットをキャンセルないしは低減できることが望まれる。
また、非特許文献１には図９に示すような無線送受信装置４１が開示されている。
また、非特許文献１には図９に示すような無線送受信装置４１が開示されている。
この無線送受信装置４１は、無線で送信される信号を受信する受信部２′と、無線で信号を送信する送信部３′と、受信部２′及び送信部３′とを制御するデジタル制御回路（以下、制御回路と略記）４′とを有する。
また、この無線送受信装置４１は、送信時には送信部３′で生成された送信信号を外部に電波として無線で送信すると共に、受信時には外部から送信される電波を受信するアンテナ５と、このアンテナ５を送信部３′と受信部２′とに切り替えて接続する切り替えスイッチ６とを有する。
アンテナ５で受信された信号（図９中ではＲＸ）は、ローノイズアンプ（ＬＮＡと略記）１１で増幅された後、受信用ミキサ１２に入力される。この受信用ミキサ１２には図示しない局部発振信号も入力され、受信用ミキサ１２により混合されてダウンコンバートされる。この受信用ミキサ１２によりダウンコンバートされた信号は、ローパスフィルタ（ＬＰＦと略記）１３に入力される。このＬＰＦ１３により、低域側の中間周波信号成分が抽出される。
また、この無線送受信装置４１は、送信時には送信部３′で生成された送信信号を外部に電波として無線で送信すると共に、受信時には外部から送信される電波を受信するアンテナ５と、このアンテナ５を送信部３′と受信部２′とに切り替えて接続する切り替えスイッチ６とを有する。
アンテナ５で受信された信号（図９中ではＲＸ）は、ローノイズアンプ（ＬＮＡと略記）１１で増幅された後、受信用ミキサ１２に入力される。この受信用ミキサ１２には図示しない局部発振信号も入力され、受信用ミキサ１２により混合されてダウンコンバートされる。この受信用ミキサ１２によりダウンコンバートされた信号は、ローパスフィルタ（ＬＰＦと略記）１３に入力される。このＬＰＦ１３により、低域側の中間周波信号成分が抽出される。
この中間周波信号は、可変利得増幅回路（又はバリアブルゲインアンプ、以下ＶＧＡと略記）１５に入力される。このＶＧＡ１５で増幅された信号は、切り替えスイッチ１４の接点ａを経てアナログ／デジタル変換回路（以下、ＡＤＣと略記）１６に入力される。 このＡＤＣ１６によりアナログ／デジタル変換されたデジタルの信号は制御回路４′に入力される。この制御回路４′は、入力された信号に対する復調や補正制御等を行い、図示しない後段側に出力する。
送信時には、この制御回路４′は、デジタルの例えば変調信号を送信部３′を構成するデジタル／アナログ変換回路（以下、ＤＡＣと略記）１７に出力する。このＤＡＣ１７でデジタル／アナログ変換されたアナログの出力信号は、ＬＰＦ１８に出力されると共に、モニタ用信号線１９ａを介して切り替えスイッチ１４の接点ｄに出力される。
送信時には、この制御回路４′は、デジタルの例えば変調信号を送信部３′を構成するデジタル／アナログ変換回路（以下、ＤＡＣと略記）１７に出力する。このＤＡＣ１７でデジタル／アナログ変換されたアナログの出力信号は、ＬＰＦ１８に出力されると共に、モニタ用信号線１９ａを介して切り替えスイッチ１４の接点ｄに出力される。
このＬＰＦ１８により不要な高調波が除去され、本来の変調信号成分が透過して送信用ミキサ２１に出力されると共に、モニタ用信号線１９ｂを介して切り替えスイッチ１４の接点ｃに出力される。
送信用ミキサ２１は、ＬＰＦ１８を経て入力された信号に対してアップコンバートされた後、パワーアンプ（ＰＡと略記）２２に出力すると共に、モニタ用信号線１９ｃを介して切り替えスイッチ１４の接点ｂに出力する。ＰＡ２２により電力増幅された信号は、送信信号（図９ではＴＸ）として、スイッチ６を経てアンテナ５から電波で送信される。 なお、上述した受信部２′におけるＬＮＡ１１からＡＤＣ１６に至る信号線は、差動信号線で、実際には２本でペアとなる信号線である。また、同様にＤＡＣ１７の出力端子からＰＡ２２の出力端子に至る信号線と、モニタ用信号線１９ａ〜１９ｃも差動信号線で、実際には２本でペアとなる信号線である。
送信用ミキサ２１は、ＬＰＦ１８を経て入力された信号に対してアップコンバートされた後、パワーアンプ（ＰＡと略記）２２に出力すると共に、モニタ用信号線１９ｃを介して切り替えスイッチ１４の接点ｂに出力する。ＰＡ２２により電力増幅された信号は、送信信号（図９ではＴＸ）として、スイッチ６を経てアンテナ５から電波で送信される。 なお、上述した受信部２′におけるＬＮＡ１１からＡＤＣ１６に至る信号線は、差動信号線で、実際には２本でペアとなる信号線である。また、同様にＤＡＣ１７の出力端子からＰＡ２２の出力端子に至る信号線と、モニタ用信号線１９ａ〜１９ｃも差動信号線で、実際には２本でペアとなる信号線である。
また、制御回路４′は、例えばパラメータ用レジスタ４ａを有し、パラメータ用レジスタ４ａに格納されたパラメータをパラメータ制御線２３ａ〜２３ｃを介してＤＡＣ１７，ＬＰＦ１８、送信用ミキサ２１に与えて、ＤＣオフセット等を補正する。
このような構成の従来例においては、送信部３′を構成する各回路ブロックのＤＣオフセットの補正方法としては、ＡＤＣ１６の出力が所定の値（この場合０）となるように、パラメータを合わせ込むフィードバック制御を行う。或いはＡＤＣ１６の出力から図示しないルックアップテーブル（ＬＵＴと略記）の情報を読み出し、対応するパラメータを設定するＬＵＴ制御等が考えられる。
しかし、図９に示す無線送受信装置４１は、送信部３′を構成するＤＡＣ１７等の各回路ブロックのＤＣオフセットを補正する場合、ＤＡＣ１７等の出力信号は、モニタ用信号線１９ａ〜１９ｃを経てＡＤＣ１６に入力される構成となっているため、以下のような欠点がある。
このような構成の従来例においては、送信部３′を構成する各回路ブロックのＤＣオフセットの補正方法としては、ＡＤＣ１６の出力が所定の値（この場合０）となるように、パラメータを合わせ込むフィードバック制御を行う。或いはＡＤＣ１６の出力から図示しないルックアップテーブル（ＬＵＴと略記）の情報を読み出し、対応するパラメータを設定するＬＵＴ制御等が考えられる。
しかし、図９に示す無線送受信装置４１は、送信部３′を構成するＤＡＣ１７等の各回路ブロックのＤＣオフセットを補正する場合、ＤＡＣ１７等の出力信号は、モニタ用信号線１９ａ〜１９ｃを経てＡＤＣ１６に入力される構成となっているため、以下のような欠点がある。
例えばＡＤＣ１６が６ビット、ＤＡＣ１７が１０ビットであるとし、ＡＤＣ１６への入力が１Ｖ，ＤＡＣ１７の出力も１Ｖであるとした場合、ＡＤＣ１６の分解能は１ＬＳＢとして約１６ｍＶとなる。
この場合、ＡＤＣ１６がＤＣオフセットが無い（或いは１ＬＳＢ以下）としても、ＤＡＣ１７の１ＬＳＢは約１ｍＶとなり、このＤＡＣ１７の出力に数ビット分のＤＣオフセットが存在しても、検出できない欠点がある。
このため、送信部３′のＤＣオフセットのキャンセルないしは低減をより精度良く行える無線送受信装置が望まれる。
この場合、ＡＤＣ１６の前段側にＶＧＡ１５が設けてあるので、このＶＧＡ１５等の増幅回路を利用して、新たに回路素子を設けることなく行えるとより良い。
特開２００５−２０１１９号公報
IEEE Journal of Solid-State Circuits,Vol.38,No.12 2003"A Single-Chip Digitally Calibrated 5.15-5.825-GHz 0.18-μm CMOS Transceiver for 802.11a Wireless LAN"
この場合、ＡＤＣ１６がＤＣオフセットが無い（或いは１ＬＳＢ以下）としても、ＤＡＣ１７の１ＬＳＢは約１ｍＶとなり、このＤＡＣ１７の出力に数ビット分のＤＣオフセットが存在しても、検出できない欠点がある。
このため、送信部３′のＤＣオフセットのキャンセルないしは低減をより精度良く行える無線送受信装置が望まれる。
この場合、ＡＤＣ１６の前段側にＶＧＡ１５が設けてあるので、このＶＧＡ１５等の増幅回路を利用して、新たに回路素子を設けることなく行えるとより良い。
本発明は上述した点に鑑みてなされたもので、受信部を構成する増幅回路を用いて送信部のＤＣオフセットのキャンセルないしは低減をより精度良く行うことができる無線送受信装置及び無線送信方法を提供することを目的とする。
本発明の一形態に係る無線送受信装置は、受信された信号を増幅する増幅回路と、該増幅回路で増幅された信号をアナログ／デジタル変換するアナログ／デジタル変換回路とを備えた受信部と、無線で信号を送信する機能が異なる複数の回路ブロックを備えた送信部と、前記送信部を構成する各回路ブロックの出力信号を前記増幅回路に入力するように切り替える切り替えスイッチと、前記増幅回路で発生するＤＣオフセットを補正可能とするＤＣオフセット補正部と、前記送信部を構成する前記複数の各回路ブロックの出力信号を選択的に前記増幅回路に入力した際の前記アナログ／デジタル変換回路から出力されるデジタル信号に基づいて前記複数の各回路ブロックで発生するＤＣオフセットをキャンセルないしは低減する制御を行う制御回路と、を備えたことを特徴とする。
本発明の一態様に係る無線送信方法は、無線で送信される信号を受信する受信部を構成する増幅回路で発生するＤＣオフセットを測定する第１のステップと、前記第１のステップ後に、無線で信号を送信する送信部を構成し、機能が異なるＮ（ここで、Ｎは２以上の自然数）個の各回路ブロックの出力信号を前記送信部における最も入力側となる第１回路ブロックから順に第Ｎ回路ブロックまでの配置に従った所定の順序で選択的に前記増幅回路に入力し、該増幅回路にて増幅された信号をアナログ／デジタル変換回路に入力する第２のステップと、前記第２のステップによる前記アナログ／デジタル変換回路から前記所定の順序で選択的に出力される出力値から、前記第１回路ブロックに対しては前記増幅回路で発生するＤＣオフセットを減算して、前記第１回路ブロックで発生するＤＣオフセットを算出し、第２回路ブロックから前記第Ｎ回路ブロックまでの各回路ブロックに対しては、前記出力値から前記増幅回路及び当該回路ブロックの入力側に配置された回路ブロックで発生したＤＣオフセットの減算を含む処理により、当該回路ブロックで発生するＤＣオフセットを算出する第３のステップと、前記第３のステップにおける前記ＤＣオフセットが算出された回路ブロックに対して、前記ＤＣオフセットが算出された回路ブロックで発生するＤＣオフセットをキャンセルないしは低減するようにオフセット補正を行う第４のステップと、を具備したことを特徴とする。
本発明によれば、受信部を構成する増幅回路を用いて送信部のＤＣオフセットのキャンセルないしは低減をより精度良く行うことができる。
以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る無線送受信装置１の構成を示す。この無線送受信装置１は、図９の無線送受信装置４１の構成に類似した構成を有する。
この無線送受信装置１は、無線で送信される信号を受信する受信部２と、無線で信号を送信する送信部３と、受信部２及び送信部３とを制御するデジタル制御回路（以下、制御回路と略記）４とを有する。
また、この無線送受信装置１は、送信時には送信部３で生成された送信信号を外部に電波として無線で送信すると共に、受信時には外部から送信される電波を受信するアンテナ５と、このアンテナ５を送信部３と受信部２とに切り替えて接続する切り替えスイッチ６とを有する。
アンテナ５で受信された信号（図１中ではＲＸ）は、ローノイズアンプ（ＬＮＡと略記）１１で増幅された後、受信用ミキサ１２に入力される。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る無線送受信装置１の構成を示す。この無線送受信装置１は、図９の無線送受信装置４１の構成に類似した構成を有する。
この無線送受信装置１は、無線で送信される信号を受信する受信部２と、無線で信号を送信する送信部３と、受信部２及び送信部３とを制御するデジタル制御回路（以下、制御回路と略記）４とを有する。
また、この無線送受信装置１は、送信時には送信部３で生成された送信信号を外部に電波として無線で送信すると共に、受信時には外部から送信される電波を受信するアンテナ５と、このアンテナ５を送信部３と受信部２とに切り替えて接続する切り替えスイッチ６とを有する。
アンテナ５で受信された信号（図１中ではＲＸ）は、ローノイズアンプ（ＬＮＡと略記）１１で増幅された後、受信用ミキサ１２に入力される。
この受信用ミキサ１２には図示しない局部発振器の信号も入力され、受信用ミキサ１２により混合されて中間周波の信号にダウンコンバートされる。この受信用ミキサ１２を経た信号は、ローパスフィルタ（ＬＰＦと略記）１３に入力され、このＬＰＦ１３により、不要な周波数成分が除去され、低域の信号成分が抽出される。
この信号は、切り替えスイッチ１４の接点ａを経て利得（ゲイン）が可変の増幅回路としての可変利得増幅回路（又はバリアブルゲインアンプ、以下ＶＧＡと略記）１５に入力される。なお、切り替えスイッチ１４の接点の切り替え（選択）と、ＶＧＡ１５のゲインは、制御回路４により制御可能である。
このＶＧＡ１５で増幅された信号は、アナログ／デジタル変換回路（以下、ＡＤＣと略記）１６に入力される。なお、ＶＧＡ１５の代わりに、固定のゲイン（例えば１０倍のゲイン）の増幅回路を採用した場合にも適用できる。
この信号は、切り替えスイッチ１４の接点ａを経て利得（ゲイン）が可変の増幅回路としての可変利得増幅回路（又はバリアブルゲインアンプ、以下ＶＧＡと略記）１５に入力される。なお、切り替えスイッチ１４の接点の切り替え（選択）と、ＶＧＡ１５のゲインは、制御回路４により制御可能である。
このＶＧＡ１５で増幅された信号は、アナログ／デジタル変換回路（以下、ＡＤＣと略記）１６に入力される。なお、ＶＧＡ１５の代わりに、固定のゲイン（例えば１０倍のゲイン）の増幅回路を採用した場合にも適用できる。
ＡＤＣ１６によりアナログ／デジタル変換されたデジタルの信号は制御回路４に入力される。この制御回路４は、入力された信号に対する復調や補正制御等を行い、図示しない後段側に出力する。なお、制御回路４は、受信部２及び送信部３を含む全体の制御動作を行う例えばＣＰＵ４ｂを内蔵している。
また、このＣＰＵ４ｂは、後述するＶＧＡ１５により発生するＤＣオフセットを補正するＤＣオフセット補正部の機能と受信部２のＤＣオフセットを補正する機能を備えている。また、このＣＰＵ４ｂは、送信部３を構成する機能が異なる複数の各回路ブロックで発生するＤＣオフセットを測定する制御動作と、そのＤＣオフセットを最小化やキャンセルする制御等も行う。
また、送信時には、この制御回路４は、デジタルの変調信号を送信部３を構成するデジタル／アナログ変換回路（以下、ＤＡＣと略記）１７に出力する。このＤＡＣ１７でデジタル／アナログ変換されたアナログの出力信号は、ＬＰＦ１８に出力されると共に、モニタ用信号線１９ａを介して切り替えスイッチ１４の接点ｄに出力される。
また、このＣＰＵ４ｂは、後述するＶＧＡ１５により発生するＤＣオフセットを補正するＤＣオフセット補正部の機能と受信部２のＤＣオフセットを補正する機能を備えている。また、このＣＰＵ４ｂは、送信部３を構成する機能が異なる複数の各回路ブロックで発生するＤＣオフセットを測定する制御動作と、そのＤＣオフセットを最小化やキャンセルする制御等も行う。
また、送信時には、この制御回路４は、デジタルの変調信号を送信部３を構成するデジタル／アナログ変換回路（以下、ＤＡＣと略記）１７に出力する。このＤＡＣ１７でデジタル／アナログ変換されたアナログの出力信号は、ＬＰＦ１８に出力されると共に、モニタ用信号線１９ａを介して切り替えスイッチ１４の接点ｄに出力される。
このＬＰＦ１８により不要な周波数成分が除去され、本来の送信しようとする変調信号成分が透過して送信用ミキサ２１に出力されると共に、モニタ用信号線１９ｂを介して切り替えスイッチ１４の接点ｃに出力される。
送信用ミキサ２１は、ＬＰＦ１８を経て入力された信号に対して搬送波にアップコンバートする変換を行い、パワーアンプ（ＰＡと略記）２２に出力すると共に、モニタ用信号線１９ｃを介して切り替えスイッチ１４の接点ｂに出力する。ＰＡ２２により電力増幅された信号は、送信信号（図１ではＴＸ）として、スイッチ６を経てアンテナ５から電波で送信される。
また、本実施形態においては切り替えスイッチ１４には接点ｅが設けられ、この接点ｅは信号線２０を介してグラウンドに接続されている。
なお、上述した受信部２におけるＬＮＡ１１からＡＤＣ１６に至る信号線は、差動信号線で、実際には２本でペアとなる信号線である。
送信用ミキサ２１は、ＬＰＦ１８を経て入力された信号に対して搬送波にアップコンバートする変換を行い、パワーアンプ（ＰＡと略記）２２に出力すると共に、モニタ用信号線１９ｃを介して切り替えスイッチ１４の接点ｂに出力する。ＰＡ２２により電力増幅された信号は、送信信号（図１ではＴＸ）として、スイッチ６を経てアンテナ５から電波で送信される。
また、本実施形態においては切り替えスイッチ１４には接点ｅが設けられ、この接点ｅは信号線２０を介してグラウンドに接続されている。
なお、上述した受信部２におけるＬＮＡ１１からＡＤＣ１６に至る信号線は、差動信号線で、実際には２本でペアとなる信号線である。
また、同様に送信部３を構成するＤＡＣ１７の出力端子からＰＡ２２の出力端子に至る信号線と、モニタ用信号線１９ａ〜１９ｃも差動信号線で、実際には２本でペアとなる信号線である。また、信号線２０も同様である。
また、制御回路４は、例えばパラメータ用レジスタ４ａを有し、パラメータ用レジスタ４ａに格納されたパラメータをパラメータ制御線２３ａ〜２３ｃを介してＤＡＣ１７，ＬＰＦ１８、送信用ミキサ２１に与えて、ＤＣオフセットを低減、より具体的には最小化する調整を行えるようにしている。
このような構成の本実施形態においては、以下に説明するように受信部２及び送信部３のＤＣオフセット補正を行うことができる。最初に、図２を参照して受信部２のＤＣオフセット補正の動作を説明する。
また、制御回路４は、例えばパラメータ用レジスタ４ａを有し、パラメータ用レジスタ４ａに格納されたパラメータをパラメータ制御線２３ａ〜２３ｃを介してＤＡＣ１７，ＬＰＦ１８、送信用ミキサ２１に与えて、ＤＣオフセットを低減、より具体的には最小化する調整を行えるようにしている。
このような構成の本実施形態においては、以下に説明するように受信部２及び送信部３のＤＣオフセット補正を行うことができる。最初に、図２を参照して受信部２のＤＣオフセット補正の動作を説明する。
図２は、受信部２のＤＣオフセット補正の手順の１例のフローチャートを示す。ＤＣオフセット補正を行うためには、そのＤＣオフセット補正を行うためのＤＣオフセット補正量を算出することが必要になる。以下のステップＳ１〜Ｓ３は、ＤＣオフセット補正量を算出するための処理となる。
無線送受信装置１の電源が投入され、無線送受信装置１が動作状態になると、制御回路４を構成するＣＰＵ４ｂは、ステップＳ１に示すようにＶＧＡ１５のＤＣオフセット測定（検出）の処理を行う。
この場合、ＣＰＵ４ｂは、切り替えスイッチ１４の共通接点が接点ｅを選択する状態に設定する（図１はこの状態を示す）。この状態は、ＶＧＡ１５の入力端子には、ゼロの信号が印加された状態となる。
無線送受信装置１の電源が投入され、無線送受信装置１が動作状態になると、制御回路４を構成するＣＰＵ４ｂは、ステップＳ１に示すようにＶＧＡ１５のＤＣオフセット測定（検出）の処理を行う。
この場合、ＣＰＵ４ｂは、切り替えスイッチ１４の共通接点が接点ｅを選択する状態に設定する（図１はこの状態を示す）。この状態は、ＶＧＡ１５の入力端子には、ゼロの信号が印加された状態となる。
このため、この状態でのＶＧＡ１５の出力レベルを測定（検出）することにより、このＶＧＡ１５のＤＣオフセット値を検出することができる。
そして、ＣＰＵ４ｂはＶＧＡ１５のゲイン設定（例えばＶＧＡ１５に図示しないゲイン制御信号を印加してゲイン設定）を行いながら、設定されたゲインの状態でのＡＤＣ１６でアナログ／デジタル変換されたデジタル値を取り込み、そのデジタル値をＤＣオフセット値として検出する。そして、制御回路４内の例えばメモリ４ｃに格納する。そして、制御回路４は、実際に用いるゲインに応じて、その場合のＤＣオフセットを補正することが可能になる。
なお、ＡＤＣ１６にもオフセットが存在するが、そのオフセット値が、そのＡＤＣ１６の１ＬＳＢ以下となるものを採用することにより、その影響を十分に小さくできる。
ステップＳ１のＶＧＡ１５のＤＣオフセット測定の処理の後、ＣＰＵ４ｂは、ステップＳ２の受信部２のＤＣオフセット測定の処理を行う。
そして、ＣＰＵ４ｂはＶＧＡ１５のゲイン設定（例えばＶＧＡ１５に図示しないゲイン制御信号を印加してゲイン設定）を行いながら、設定されたゲインの状態でのＡＤＣ１６でアナログ／デジタル変換されたデジタル値を取り込み、そのデジタル値をＤＣオフセット値として検出する。そして、制御回路４内の例えばメモリ４ｃに格納する。そして、制御回路４は、実際に用いるゲインに応じて、その場合のＤＣオフセットを補正することが可能になる。
なお、ＡＤＣ１６にもオフセットが存在するが、そのオフセット値が、そのＡＤＣ１６の１ＬＳＢ以下となるものを採用することにより、その影響を十分に小さくできる。
ステップＳ１のＶＧＡ１５のＤＣオフセット測定の処理の後、ＣＰＵ４ｂは、ステップＳ２の受信部２のＤＣオフセット測定の処理を行う。
この場合、ＣＰＵ４ｂは、切り替えスイッチ１４の共通接点が接点ａを選択する状態に設定する。また、ＣＰＵ４ｂは、ＬＮＡ１１の入力端子に信号が入力されない状態にする。
そして、この状態で、ＣＰＵ４ｂは、ＶＧＡ１５のゲインを変更設定して、その際ＡＤＣ１６から出力されるデジタル値を測定する。
そして、次のステップＳ３において、ＣＰＵ４ｂは、受信部２のＤＣオフセット補正量算出を行う。
つまり、ＣＰＵ４ｂは、ステップＳ２により測定されたデジタル値を受信部２のＤＣオフセット値としてメモリ４ｃに格納する。このＤＣオフセット値は、ＶＧＡ１５のＤＣオフセット値を含めた受信部２のＤＣオフセット値となる。
このようにして、ＤＣオフセット補正を行うために必要なデータの算出が終了する。 そして、ステップＳ４に示すように実際の信号受信時には、制御回路４に入力されるデジタル値から、メモリ４ｃに格納された上記ＤＣオフセット値を減算することにより、ＤＣオフセット補正を行うことができる状態になる。
そして、この状態で、ＣＰＵ４ｂは、ＶＧＡ１５のゲインを変更設定して、その際ＡＤＣ１６から出力されるデジタル値を測定する。
そして、次のステップＳ３において、ＣＰＵ４ｂは、受信部２のＤＣオフセット補正量算出を行う。
つまり、ＣＰＵ４ｂは、ステップＳ２により測定されたデジタル値を受信部２のＤＣオフセット値としてメモリ４ｃに格納する。このＤＣオフセット値は、ＶＧＡ１５のＤＣオフセット値を含めた受信部２のＤＣオフセット値となる。
このようにして、ＤＣオフセット補正を行うために必要なデータの算出が終了する。 そして、ステップＳ４に示すように実際の信号受信時には、制御回路４に入力されるデジタル値から、メモリ４ｃに格納された上記ＤＣオフセット値を減算することにより、ＤＣオフセット補正を行うことができる状態になる。
なお、以下に説明する図３の送信部３の動作の説明のように、受信部２においてもパラメータを用いて受信部２の各回路ブロックのＤＣオフセット値を最小となるように調整しても良い。
次に図３を参照して送信部３の各回路ブロックによるＤＣオフセット補正（或いはＤＣオフセット低減）の動作を説明する。図３は、送信部３のＤＣオフセット補正の手順の１例のフローチャートを示す。ＤＣオフセット補正を行うためには、そのＤＣオフセット補正を行うためのＤＣオフセット測定を行うことが必要になる。
また、本実施形態においては、送信部３における各回路ブロック（つまり、複数の回路ブロック）それぞれのＤＣオフセット値が最小値となるように設定する機能も備えている。
制御回路４を構成するＣＰＵ４ｂは、ステップＳ１１に示すようにＶＧＡ１５のＤＣオフセット測定（検出）の処理を行う。この処理は、図２のステップＳ１と同じ処理であり、図２の処理に続いて行う場合には、このステップＳ１１の処理は行わなくても良い。また、次のステップＳ１２において設定されるゲインに関してのみＤＣオフセット測定を行えばよい。
次に図３を参照して送信部３の各回路ブロックによるＤＣオフセット補正（或いはＤＣオフセット低減）の動作を説明する。図３は、送信部３のＤＣオフセット補正の手順の１例のフローチャートを示す。ＤＣオフセット補正を行うためには、そのＤＣオフセット補正を行うためのＤＣオフセット測定を行うことが必要になる。
また、本実施形態においては、送信部３における各回路ブロック（つまり、複数の回路ブロック）それぞれのＤＣオフセット値が最小値となるように設定する機能も備えている。
制御回路４を構成するＣＰＵ４ｂは、ステップＳ１１に示すようにＶＧＡ１５のＤＣオフセット測定（検出）の処理を行う。この処理は、図２のステップＳ１と同じ処理であり、図２の処理に続いて行う場合には、このステップＳ１１の処理は行わなくても良い。また、次のステップＳ１２において設定されるゲインに関してのみＤＣオフセット測定を行えばよい。
次のステップＳ１２においてＣＰＵ４ｂは、ＶＧＡ１５のゲインの設定を行い、さらに次のステップＳ１３において送信部３における各回路ブロック、つまり複数の（機能がそれぞれ異なる）回路ブロックのＤＣオフセットの測定を行う。なお、以下に説明するようにＤＣオフセットの測定の際、パラメータにより各回路ブロックのＤＣオフセット最小化、ないしはＤＣオフセットキャンセルの設定を行う。
ステップＳ１２におけるＶＧＡ１５のゲインの設定においては、例えば１０倍のゲイン（２０ｄＢ）から１００倍（４０ｄＢ）に設定する。そして、ステップＳ１３の測定を行う。このようにＶＧＡ１５のゲインを大きい値に設定することにより、小さいＤＣオフセット、具体的にはＡＤＣ１６の分解能以下のＤＣオフセットの場合にもその値を測定できる。
例えば、ＤＡＣ１７のＤＣオフセットの測定を行う場合には、ＣＰＵ４ｂは、切り替えスイッチ１４の接点ｄが選択される状態に設定する。そして、ＣＰＵ４ｂは、ＤＡＣ１７の入力端子にゼロのデジタル値を印加した状態に設定し、その時のＡＤＣ１６のデジタル値Ｄａを測定する。
ステップＳ１２におけるＶＧＡ１５のゲインの設定においては、例えば１０倍のゲイン（２０ｄＢ）から１００倍（４０ｄＢ）に設定する。そして、ステップＳ１３の測定を行う。このようにＶＧＡ１５のゲインを大きい値に設定することにより、小さいＤＣオフセット、具体的にはＡＤＣ１６の分解能以下のＤＣオフセットの場合にもその値を測定できる。
例えば、ＤＡＣ１７のＤＣオフセットの測定を行う場合には、ＣＰＵ４ｂは、切り替えスイッチ１４の接点ｄが選択される状態に設定する。そして、ＣＰＵ４ｂは、ＤＡＣ１７の入力端子にゼロのデジタル値を印加した状態に設定し、その時のＡＤＣ１６のデジタル値Ｄａを測定する。
ＶＧＡ１５のＤＣオフセット値は、ステップＳ１１の処理により既知（そのＤＣオフセット値をＯｖとする）となるので、デジタル値ＤａからこのＤＣオフセット値Ｏｖを減算し、ＶＧＡ１５のゲインで除算することにより、ＤＡＣ１７によるＤＣオフセット値Ｏｄを算出できる。
この場合、このＤＣオフセット値Ｏｄが最小となるようにＣＰＵ４ｂは、パラメータ用レジスタ４ａからのＤＡＣ用パラメータの値を変更調整する。これによりＤＡＣ１７によるＤＣオフセット値Ｏｄを（キャンセルした状態に近い値となるように）十分に小さくできる。つまり、パラメータにより、ＤＡＣ１７のＤＣオフセット最小化、又はＤＣオフセットキャンセルの処理を行う。
この場合、このＤＣオフセット値Ｏｄが最小となるようにＣＰＵ４ｂは、パラメータ用レジスタ４ａからのＤＡＣ用パラメータの値を変更調整する。これによりＤＡＣ１７によるＤＣオフセット値Ｏｄを（キャンセルした状態に近い値となるように）十分に小さくできる。つまり、パラメータにより、ＤＡＣ１７のＤＣオフセット最小化、又はＤＣオフセットキャンセルの処理を行う。
そして、ＣＰＵ４ｂは、最小となるオフセット値Ｏｄを実現するＤＡＣ用パラメータをパラメータ用レジスタ４ａにセットし、以後はそのＤＡＣ用パラメータを使用する。また、ＣＰＵ４ｂは、算出したオフセット値Ｏｄをメモリ４ｃに格納する。
他の回路ブロックに対しても同様に行う。例えば、ＬＰＦ１８のＤＣオフセットの測定を行う場合には、ＣＰＵ４ｂは、切り替えスイッチ１４の接点ｃが選択される状態に設定する。そして、ＣＰＵ４ｂは、ＤＡＣ１７の入力端子にゼロのデジタル値を印加した状態に設定し、その時のＡＤＣ１６のデジタル値Ｄｌを測定する。
ＶＧＡ１５のＤＣオフセット値Ｏｖは既知であり、またＤＡＣ１７のＤＣオフセット値Ｏｄも既知であるので、デジタル値ＤｌからＤＣオフセット値Ｏｖ及びＯｄを減算し、ＶＧＡ１５のゲインで除算することにより、ＬＰＦ１８によるＤＣオフセット値Ｏｌを算出できる。
他の回路ブロックに対しても同様に行う。例えば、ＬＰＦ１８のＤＣオフセットの測定を行う場合には、ＣＰＵ４ｂは、切り替えスイッチ１４の接点ｃが選択される状態に設定する。そして、ＣＰＵ４ｂは、ＤＡＣ１７の入力端子にゼロのデジタル値を印加した状態に設定し、その時のＡＤＣ１６のデジタル値Ｄｌを測定する。
ＶＧＡ１５のＤＣオフセット値Ｏｖは既知であり、またＤＡＣ１７のＤＣオフセット値Ｏｄも既知であるので、デジタル値ＤｌからＤＣオフセット値Ｏｖ及びＯｄを減算し、ＶＧＡ１５のゲインで除算することにより、ＬＰＦ１８によるＤＣオフセット値Ｏｌを算出できる。
また、この場合にもこのＤＣオフセット値Ｏｌが最小となるようにＣＰＵ４ｂは、パラメータ用レジスタ４ａからのＬＰＦ用パラメータの値を変更調整する。そして、最小となるＤＣオフセット値Ｏｌを実現するＬＰＦ用パラメータをパラメータ用レジスタ４ａにセットし、以後はそのＬＰＦ用パラメータを使用する。
この場合にも、ＬＰＦ１８によるＤＣオフセット値Ｏｌを（キャンセルした状態に近い値になるように）十分に小さくできる。また、ＣＰＵ４ｂは、この算出したＤＣオフセット値Ｏｌをメモリ４ｃに格納する。
ＬＰＦ１８のＤＣオフセットの低減を行う場合には、デジタル値Ｄｌが最小になるように制御を行ってもよい。
また、送信用ミキサ２１のＤＣオフセットの測定を行う場合には、ＣＰＵ４ｂは、切り替えスイッチ１４の接点ｂが選択される状態に設定する。そして、ＣＰＵ４ｂは、ＤＡＣ１７の入力端子にゼロのデジタル値を印加した状態に設定し、その時のＡＤＣ１６のデジタル値Ｄｍを測定する。この時、送信用ミキサでアップコンバージョンが起きないように、送信用ミキサにおける局部発振器と接続された局部発振端子（ＬＯ端子）に入力されるＬＯ信号を、オン若しくはオフに固定する制御が必要になる。
この場合にも、ＬＰＦ１８によるＤＣオフセット値Ｏｌを（キャンセルした状態に近い値になるように）十分に小さくできる。また、ＣＰＵ４ｂは、この算出したＤＣオフセット値Ｏｌをメモリ４ｃに格納する。
ＬＰＦ１８のＤＣオフセットの低減を行う場合には、デジタル値Ｄｌが最小になるように制御を行ってもよい。
また、送信用ミキサ２１のＤＣオフセットの測定を行う場合には、ＣＰＵ４ｂは、切り替えスイッチ１４の接点ｂが選択される状態に設定する。そして、ＣＰＵ４ｂは、ＤＡＣ１７の入力端子にゼロのデジタル値を印加した状態に設定し、その時のＡＤＣ１６のデジタル値Ｄｍを測定する。この時、送信用ミキサでアップコンバージョンが起きないように、送信用ミキサにおける局部発振器と接続された局部発振端子（ＬＯ端子）に入力されるＬＯ信号を、オン若しくはオフに固定する制御が必要になる。
このため例えば、ＣＰＵ４ｂは、送信用ミキサ２１におけるＬＯ端子にＬＯ信号が、入力されないように例えば制御線２３ｄを介しての制御信号で制御する。
ＶＧＡ１５のＤＣオフセット値Ｏｖ、ＤＡＣ１７のＤＣオフセット値Ｏｄ、ＬＰＦ１８のＤＣオフセット値Ｏｌも既知であるので、デジタル値ＤｍからＤＣオフセット値Ｏｖ、Ｏｄ、Ｏｌを減算し、ＶＧＡ１５のゲインで除算することにより、送信用ミキサ２１によるＤＣオフセット値Ｏｍを算出できる。
そして、ＣＰＵ４ｂは、送信ミキサ用パラメータの値を変更調整して、最小となるＤＣオフセット値Ｏｍを実現する送信ミキサ用パラメータをパラメータ用レジスタ４ａにセットする。これにより、送信用ミキサ２１のＤＣオフセット値Ｏｍを十分に小さくできる。以後は、その送信ミキサ用パラメータを使用する。
ＶＧＡ１５のＤＣオフセット値Ｏｖ、ＤＡＣ１７のＤＣオフセット値Ｏｄ、ＬＰＦ１８のＤＣオフセット値Ｏｌも既知であるので、デジタル値ＤｍからＤＣオフセット値Ｏｖ、Ｏｄ、Ｏｌを減算し、ＶＧＡ１５のゲインで除算することにより、送信用ミキサ２１によるＤＣオフセット値Ｏｍを算出できる。
そして、ＣＰＵ４ｂは、送信ミキサ用パラメータの値を変更調整して、最小となるＤＣオフセット値Ｏｍを実現する送信ミキサ用パラメータをパラメータ用レジスタ４ａにセットする。これにより、送信用ミキサ２１のＤＣオフセット値Ｏｍを十分に小さくできる。以後は、その送信ミキサ用パラメータを使用する。
また、ＣＰＵ４ｂは、この送信用ミキサ２１のＤＣオフセット値Ｏｍもメモリ４ｃに格納する。
送信用ミキサ２１のＤＣオフセットの低減を行う場合には、デジタル値Ｄｍが最小になるように制御を行ってもよい。
また、ＣＰＵ４ｂは、デジタル値Ｄｍを送信部３のＤＣオフセット値、つまりＤＣオフセット補正量Ｈｓとしてメモリ４ｃに格納する。
つまり、ステップＳ１４に示すように送信部３のＤＣオフセット補正量Ｈｓを算出する。
このようにして、送信部３の各回路ブロックでのＤＣオフセットの測定と、パラメータによりＤＣオフセット最小化ないしはキャンセルの処理を行うと共に、パラメータによるＤＣオフセット最小化でもキャンセルできないＤＣオフセット値の補正に必要な測定処理が終了する。そして、送信部３のＤＣオフセット補正量の算出をする。
送信用ミキサ２１のＤＣオフセットの低減を行う場合には、デジタル値Ｄｍが最小になるように制御を行ってもよい。
また、ＣＰＵ４ｂは、デジタル値Ｄｍを送信部３のＤＣオフセット値、つまりＤＣオフセット補正量Ｈｓとしてメモリ４ｃに格納する。
つまり、ステップＳ１４に示すように送信部３のＤＣオフセット補正量Ｈｓを算出する。
このようにして、送信部３の各回路ブロックでのＤＣオフセットの測定と、パラメータによりＤＣオフセット最小化ないしはキャンセルの処理を行うと共に、パラメータによるＤＣオフセット最小化でもキャンセルできないＤＣオフセット値の補正に必要な測定処理が終了する。そして、送信部３のＤＣオフセット補正量の算出をする。
上記のＤＣオフセット最小化により、送信部３を構成する各回路ブロックとしてのＤＡＣ１７、ＬＰＦ１８、送信用ミキサ２１をそれぞれＤＣオフセット値Ｏｄ、Ｏｌ、Ｏｍが最も小さくなるように各パラメータが設定される。そして、パラメータによって各回路ブロックのＤＣオフセットの殆どをそれぞれゼロに近い小さな値に設定できる。
さらに本実施形態においては、パラメータによるＤＣオフセット最小化の調整設定によってもキャンセルできないＤＣオフセットを、例えばＤＡＣ１７に出力する本来のデジタルの変調信号に対して、ＤＣオフセット補正量Ｈｓを減算して出力することにより送信時におけるＤＣオフセット補正を行う。
さらに本実施形態においては、パラメータによるＤＣオフセット最小化の調整設定によってもキャンセルできないＤＣオフセットを、例えばＤＡＣ１７に出力する本来のデジタルの変調信号に対して、ＤＣオフセット補正量Ｈｓを減算して出力することにより送信時におけるＤＣオフセット補正を行う。
以後、ステップＳ１５に示すように実際に送信部３からの送信信号の送信時には、ＣＰＵ４ｂは、上述したパラメータを用いて各回路ブロックを最小のオフセット状態で動作させるようにセットする。また、この状態でも存在する送信部３のＤＣオフセットを補正して送信を行う。
このように第１の実施形態においては、送信部３を構成する複数の各回路ブロックによる出力信号を切り替えスイッチ１４を介して、ＶＧＡ１５で増幅した後、ＡＤＣ１６にそれぞれ入力してＤＣオフセットを測定可能な構成にしている。
従って、従来例における送信部３の各回路ブロックによるＤＣオフセットが小さい場合、測定できない欠点を解消し、小さいＤＣオフセットでも、そのＤＣオフセットを測定できる。
このように第１の実施形態においては、送信部３を構成する複数の各回路ブロックによる出力信号を切り替えスイッチ１４を介して、ＶＧＡ１５で増幅した後、ＡＤＣ１６にそれぞれ入力してＤＣオフセットを測定可能な構成にしている。
従って、従来例における送信部３の各回路ブロックによるＤＣオフセットが小さい場合、測定できない欠点を解消し、小さいＤＣオフセットでも、そのＤＣオフセットを測定できる。
また、本実施形態によれば、送信部３における複数の各回路ブロックにおけるＤＣオフセット値をそれぞれ算出し、複数の各回路ブロックにおけるＤＣオフセット値が最小となる（つまりキャンセルされる）ように例えばパラメータ設定する。これにより、送信部３によるＤＣオフセットを（１つの機能の回路ブロックのみに対して行う場合よりも）十分に小さくでき、精度の高いＤＣオフセットのキャンセルないしは低減ができる。
また、パラメータ設定によるＤＣオフセットの最小化によっても、キャンセルできない送信部３の残留ＤＣオフセットを逆極性の補正量で補正するようにする。このようにすることにより、本実施形態は、受信部２におけるＤＣオフセットのキャンセル又は低減と共に、送信部３におけるＤＣオフセットを精度良くキャンセルないしは低減できる。
また、本実施形態においては、受信部２に設けられたＶＧＡ１５及びＡＤＣ１６を利用して、送信部３における機能が異なる複数の回路ブロックのＤＣオフセットの測定を行えるようにしているので、新たにＶＧＡ１５等を設ける必要がない。
また、パラメータ設定によるＤＣオフセットの最小化によっても、キャンセルできない送信部３の残留ＤＣオフセットを逆極性の補正量で補正するようにする。このようにすることにより、本実施形態は、受信部２におけるＤＣオフセットのキャンセル又は低減と共に、送信部３におけるＤＣオフセットを精度良くキャンセルないしは低減できる。
また、本実施形態においては、受信部２に設けられたＶＧＡ１５及びＡＤＣ１６を利用して、送信部３における機能が異なる複数の回路ブロックのＤＣオフセットの測定を行えるようにしているので、新たにＶＧＡ１５等を設ける必要がない。
なお、上述したように受信部２においても、送信部３と同様に受信部２を構成する回路ブロックに対しても、そのＤＣオフセットが最小値となるように、例えばパラメータ設定を行うようにしても良い。このようにすると、受信部２のＤＣオフセットをより低減することができる。
なお、ＤＡＣ１７、ＬＰＦ１８、送信用ミキサ２１の各回路ブロックに対して各パラメータ設定によりＤＣオフセットをそれぞれ最小化する場合の他に、以下のように制御を行うようにしても良い。例えば、回路ブロックが切替可能で特性等が異なる複数の回路素子で構成される場合、回路素子を切り替える制御を行うことによって、その回路ブロックのＤＣオフセットを最小化するようにしても良い。
なお、ＤＡＣ１７、ＬＰＦ１８、送信用ミキサ２１の各回路ブロックに対して各パラメータ設定によりＤＣオフセットをそれぞれ最小化する場合の他に、以下のように制御を行うようにしても良い。例えば、回路ブロックが切替可能で特性等が異なる複数の回路素子で構成される場合、回路素子を切り替える制御を行うことによって、その回路ブロックのＤＣオフセットを最小化するようにしても良い。
（第２の実施形態）
次に本発明の第２の実施形態を説明するに先立ち、第２の実施形態に関連する参考例をまず説明する。図１０は第２の実施形態に関連する第１参考例の無線送受信装置５１の一部を示す。
この無線送受信装置５１は、図１に示した無線送受信装置１に類似して、受信部５２は、ＬＰＦ１３とＶＧＡ１５の間に切り替えスイッチ１４を備えた構成である。
この受信部５２は、アナログＤＣオフセットキャンセル回路５３を備え、このアナログＤＣオフセットキャンセル回路５３によって、ＶＧＡ１５のオフセットを常時キャンセルする構成になっている。
つまり、アナログＤＣオフセットキャンセル回路５３は、ＶＧＡ１５の出力信号を取り込み、その出力信号をＶＧＡ１５の入力端子に設けた加算器（減算器）５４に印加して（戻して）、入力信号から（その出力信号を）減算することにより、入力信号のオフセットを常時キャンセルする。
次に本発明の第２の実施形態を説明するに先立ち、第２の実施形態に関連する参考例をまず説明する。図１０は第２の実施形態に関連する第１参考例の無線送受信装置５１の一部を示す。
この無線送受信装置５１は、図１に示した無線送受信装置１に類似して、受信部５２は、ＬＰＦ１３とＶＧＡ１５の間に切り替えスイッチ１４を備えた構成である。
この受信部５２は、アナログＤＣオフセットキャンセル回路５３を備え、このアナログＤＣオフセットキャンセル回路５３によって、ＶＧＡ１５のオフセットを常時キャンセルする構成になっている。
つまり、アナログＤＣオフセットキャンセル回路５３は、ＶＧＡ１５の出力信号を取り込み、その出力信号をＶＧＡ１５の入力端子に設けた加算器（減算器）５４に印加して（戻して）、入力信号から（その出力信号を）減算することにより、入力信号のオフセットを常時キャンセルする。
このため、このようなオフセットを常時キャンセルする無線送受信装置５１においては、切り替えスイッチ１４により送信部５５側の出力をＶＧＡ１５に入力して、ＤＣオフセットを測定することに利用できない。
なお、ＡＣＤ１６の出力信号は、制御回路５６に入力される。
また、図１１は第２の実施形態に関連する第２参考例の無線送受信装置５１Ｂの一部を示す。
この無線送受信装置５１Ｂは、図１０の受信部５２におけるアナログＤＣキャンセル回路５３の代わりにデジタルＤＣオフセットキャンセル回路５７を構成するＤＡＣ５８を備えている。
つまり、図１１においては、制御回路５６は、ＤＡＣ５８を経て加算器５４にデジタル設定値を印加する。このデジタル設定値は、受信部５２Ｂ全体のＤＣオフセットをキャンセルする値である。このため、参考例２の無線送受信装置５１Ｂの場合にも、送信部５５のＤＣオフセットをキャンセルしていなかった。
なお、ＡＣＤ１６の出力信号は、制御回路５６に入力される。
また、図１１は第２の実施形態に関連する第２参考例の無線送受信装置５１Ｂの一部を示す。
この無線送受信装置５１Ｂは、図１０の受信部５２におけるアナログＤＣキャンセル回路５３の代わりにデジタルＤＣオフセットキャンセル回路５７を構成するＤＡＣ５８を備えている。
つまり、図１１においては、制御回路５６は、ＤＡＣ５８を経て加算器５４にデジタル設定値を印加する。このデジタル設定値は、受信部５２Ｂ全体のＤＣオフセットをキャンセルする値である。このため、参考例２の無線送受信装置５１Ｂの場合にも、送信部５５のＤＣオフセットをキャンセルしていなかった。
このため、図４に示す第２の実施形態に係る無線送受信装置１Ｂは、この欠点を解消するものである。
図４に示す無線送受信装置１Ｂは、図１の無線送受信装置１に類似した構成である。つまり、この無線送受信装置１Ｂは、図１の無線送受信装置１において、ＶＧＡ１５のＤＣオフセット補正手段として、デジタルオフセットキャンセル回路２５を設けた構成である。
また、図１の無線送受信装置１においては、切り替えスイッチ１４の接点ｅは、信号線２０によりグラウンドに接続されていたが、図４の場合にはＤＣオフセットのない信号源２６に接続された構成にしている。なお、図１の構成の場合にも、ＤＣオフセットのない信号源２６に接続する構成にしても良い。
図４に示す無線送受信装置１Ｂは、図１の無線送受信装置１に類似した構成である。つまり、この無線送受信装置１Ｂは、図１の無線送受信装置１において、ＶＧＡ１５のＤＣオフセット補正手段として、デジタルオフセットキャンセル回路２５を設けた構成である。
また、図１の無線送受信装置１においては、切り替えスイッチ１４の接点ｅは、信号線２０によりグラウンドに接続されていたが、図４の場合にはＤＣオフセットのない信号源２６に接続された構成にしている。なお、図１の構成の場合にも、ＤＣオフセットのない信号源２６に接続する構成にしても良い。
制御回路４を構成するＣＰＵ４ｂは、第１の実施形態で説明したのと同様にＶＧＡ１５のＤＣオフセット値の測定を行う。そして、本実施形態では、そのＶＧＡ１５のＤＣオフセット値がキャンセルされるようにＶＧＡ１５に対して、そのＤＣオフセット値をキャンセルするＤＣオフセット補正値をデジタルオフセットキャンセル回路２５を介して印加する。
これにより、ＶＧＡ１５は、ＤＣオフセット値がキャンセルされた状態を維持（保持）することになる。
そして、このＶＧＡ１５のＤＣオフセット分をキャンセルした状態にして、受信部２におけるＬＮＡ１１、受信用ミキサ１２，ＬＰＦ１３による受信部２のＤＣオフセット値を測定する。
測定後は、ＶＧＡ１５に対して、さらに受信部２のＤＣオフセット値がキャンセルされる受信部ＤＣオフセット補正値をデジタルオフセットキャンセル回路２５を介して印加する。
これにより、ＶＧＡ１５は、ＤＣオフセット値がキャンセルされた状態を維持（保持）することになる。
そして、このＶＧＡ１５のＤＣオフセット分をキャンセルした状態にして、受信部２におけるＬＮＡ１１、受信用ミキサ１２，ＬＰＦ１３による受信部２のＤＣオフセット値を測定する。
測定後は、ＶＧＡ１５に対して、さらに受信部２のＤＣオフセット値がキャンセルされる受信部ＤＣオフセット補正値をデジタルオフセットキャンセル回路２５を介して印加する。
この場合、上記ＶＧＡ１５のＤＣオフセット値も含めてキャンセルするようにＤＣオフセット補正値をＶＧＡ１５に印加する。そして、ＡＤＣ１６の入力信号のレベルにおいて、ＤＣオフセットがその分解能以下となる実質的にＤＣオフセットゼロにする。
これにより、受信部２は、この受信部２で発生するＤＣオフセット分がキャンセルされた状態となり、その状態で実際に受信信号の受信を行う。
この状態は、ＡＤＣ１６の所定の入力範囲或いはダイナミックレンジが、受信部２によるＤＣオフセットのために狭くなってしまうことを防止できる。
つまり、第１の実施形態のように例えばＶＧＡ１５によるＤＣオフセット分をＡＤＣ１６を通した後の制御回路４のＣＰＵ４ｂ側で補正することは可能となるが、その際ＡＤＣ１６の入力範囲は、ＶＧＡ１５によるＤＣオフセット分によって狭くなってしまう。
これにより、受信部２は、この受信部２で発生するＤＣオフセット分がキャンセルされた状態となり、その状態で実際に受信信号の受信を行う。
この状態は、ＡＤＣ１６の所定の入力範囲或いはダイナミックレンジが、受信部２によるＤＣオフセットのために狭くなってしまうことを防止できる。
つまり、第１の実施形態のように例えばＶＧＡ１５によるＤＣオフセット分をＡＤＣ１６を通した後の制御回路４のＣＰＵ４ｂ側で補正することは可能となるが、その際ＡＤＣ１６の入力範囲は、ＶＧＡ１５によるＤＣオフセット分によって狭くなってしまう。
これに対して、本実施形態は、ＶＧＡ１５によるＤＣオフセット分等の影響をＡＤＣ１６に入力される前でキャンセルした状態に維持（保持）できるので、ＡＤＣ１６の入力範囲が狭くなってしまうことを解消できる。
また、本実施形態は、送信部３のＤＣオフセット値を測定する場合にも、ＶＧＡ１５のＤＣオフセット分をキャンセルされた状態で行う。この場合にも、送信部３の各回路ブロックにより発生するＤＣオフセット値をより簡単に測定することができる。また、送信部３の各回路ブロックにより発生するＤＣオフセット値をより精度良く算出できる。また、より精度良くＤＣオフセットのキャンセルないしは低減が可能になる。
つまり、第１の実施形態の場合には、ＶＧＡ１５によるＤＣオフセット分によって、ＡＤＣ１６の入力範囲が狭くなる可能性がある。このため、測定対象の回路ブロックの出力信号のレベルをＡＤＣ１６の入力範囲の限界に近い値に設定すると、ＶＧＡ１５によるＤＣオフセット分によってＡＤＣ１６の入力範囲の限界に達して、飽和してしまう可能性があるため、ＶＧＡ１５のゲインを入力範囲の限界近くにする場合、ＶＧＡ１５によるＤＣオフセット分の影響を考慮する必要がある。
また、本実施形態は、送信部３のＤＣオフセット値を測定する場合にも、ＶＧＡ１５のＤＣオフセット分をキャンセルされた状態で行う。この場合にも、送信部３の各回路ブロックにより発生するＤＣオフセット値をより簡単に測定することができる。また、送信部３の各回路ブロックにより発生するＤＣオフセット値をより精度良く算出できる。また、より精度良くＤＣオフセットのキャンセルないしは低減が可能になる。
つまり、第１の実施形態の場合には、ＶＧＡ１５によるＤＣオフセット分によって、ＡＤＣ１６の入力範囲が狭くなる可能性がある。このため、測定対象の回路ブロックの出力信号のレベルをＡＤＣ１６の入力範囲の限界に近い値に設定すると、ＶＧＡ１５によるＤＣオフセット分によってＡＤＣ１６の入力範囲の限界に達して、飽和してしまう可能性があるため、ＶＧＡ１５のゲインを入力範囲の限界近くにする場合、ＶＧＡ１５によるＤＣオフセット分の影響を考慮する必要がある。
これに対して、本実施形態は、ＶＧＡ１５のゲインを変更した場合、その変更したゲインの場合においてＶＧＡ１５により発生するＤＣオフセット分をキャンセルする状態に維持して行う。
このため、ＡＤＣ１６への入力範囲が、本来の入力範囲から狭くなることなく一定であるため、回路ブロックのＤＣオフセット値がＡＤＣ１６への入力範囲以内となる条件で、ＶＧＡ１５のゲインを十分に大きく設定して、そのＤＣオフセット値を測定できる。従って、簡単な作業かつより精度良くＤＣオフセット値を算出できる。その他は、第１の実施形態と同様の効果を有する。
図４の変形例として、図５のような構成にしても良い。図５は変形例の無線送受信装置１Ｂ′の構成を示す。
このため、ＡＤＣ１６への入力範囲が、本来の入力範囲から狭くなることなく一定であるため、回路ブロックのＤＣオフセット値がＡＤＣ１６への入力範囲以内となる条件で、ＶＧＡ１５のゲインを十分に大きく設定して、そのＤＣオフセット値を測定できる。従って、簡単な作業かつより精度良くＤＣオフセット値を算出できる。その他は、第１の実施形態と同様の効果を有する。
図４の変形例として、図５のような構成にしても良い。図５は変形例の無線送受信装置１Ｂ′の構成を示す。
この無線送受信装置１Ｂ′においては、図４のデジタルオフセットキャンセル回路２５がＤＡＣ２７を用いて構成されている。そして、制御回路４は、例えば設定レジスタ４ｄからこのＤＡＣ２７にＤＣオフセットキャンセルするデジタル値を出力するように設定する。
受信部２で信号を受信する場合には、制御回路４のＣＰＵ４ｂは、設定レジスタ４４ｄからＤＡＣ２７に受信部２のＤＣオフセットをキャンセルするようなデジタル値を出力する。
これに対して送信部３の各回路ブロックのＤＣオフセットを測定する場合には、設定レジスタ４ｄからＶＧＡ１５のＤＣオフセット値をキャンセルするようなデジタル値を出力する。
受信部２で信号を受信する場合には、制御回路４のＣＰＵ４ｂは、設定レジスタ４４ｄからＤＡＣ２７に受信部２のＤＣオフセットをキャンセルするようなデジタル値を出力する。
これに対して送信部３の各回路ブロックのＤＣオフセットを測定する場合には、設定レジスタ４ｄからＶＧＡ１５のＤＣオフセット値をキャンセルするようなデジタル値を出力する。
また、設定レジスタ４ｄとパラメータ用レジスタ４ａを共通化（以下、共通化したレジスタを単にレジスタと略記）して、受信と送信とでレジスタにセットするデジタル値を時分割で変更設定するようにしても良い。
つまり、受信を行う場合には、レジスタから受信部２のＤＣオフセットをキャンセルするようなデジタル値をＤＡＣ２７に出力し、送信を行う場合にはレジスタから送信部３の各回路ブロックにＤＣオフセットを最小値に設定するようなデジタル値（パラメータ値）をＤＡＣ１７に出力するようにしても良い。
また、送信部３の（パラメータ設定ではキャンセルできない）残留ＤＣオフセットをキャンセルする補正値をＤＡＣ１７の入力端子に出力するようにしても良い。本変形例は、第２の実施形態とほぼ同様の作用効果を有する。
つまり、受信を行う場合には、レジスタから受信部２のＤＣオフセットをキャンセルするようなデジタル値をＤＡＣ２７に出力し、送信を行う場合にはレジスタから送信部３の各回路ブロックにＤＣオフセットを最小値に設定するようなデジタル値（パラメータ値）をＤＡＣ１７に出力するようにしても良い。
また、送信部３の（パラメータ設定ではキャンセルできない）残留ＤＣオフセットをキャンセルする補正値をＤＡＣ１７の入力端子に出力するようにしても良い。本変形例は、第２の実施形態とほぼ同様の作用効果を有する。
（第３の実施形態）
次に図６を参照して、本発明の第３の実施形態を説明する。図６は第３の実施形態の無線送受信装置１Ｃの構成を示す。
本実施形態は、例えば第１の実施形態において、ＤＣオフセットの補正の他に、さらに直交する位相関係の２つの信号としてのＩ信号（基本の信号と同相信号）とＱ信号（Ｉ信号に対して９０度位相がずれた直交信号成分）との不整合（ミスマッチ）の補正を行う構成例を示す。
この無線送受信装置１Ｃは、図１の無線送受信装置１において、受信部２の代わりに受信部２Ｃ，送信部３の代わりに送信部３Ｃが採用されている。
受信部２Ｃを構成するＬＮＡ１１で増幅された受信信号は、Ｉ信号を生成するためのＩ信号パス及びＱ信号を生成するためのＱ信号パスを形成する受信用直交ミキサ１２ａ、１２ｂに入力される。
次に図６を参照して、本発明の第３の実施形態を説明する。図６は第３の実施形態の無線送受信装置１Ｃの構成を示す。
本実施形態は、例えば第１の実施形態において、ＤＣオフセットの補正の他に、さらに直交する位相関係の２つの信号としてのＩ信号（基本の信号と同相信号）とＱ信号（Ｉ信号に対して９０度位相がずれた直交信号成分）との不整合（ミスマッチ）の補正を行う構成例を示す。
この無線送受信装置１Ｃは、図１の無線送受信装置１において、受信部２の代わりに受信部２Ｃ，送信部３の代わりに送信部３Ｃが採用されている。
受信部２Ｃを構成するＬＮＡ１１で増幅された受信信号は、Ｉ信号を生成するためのＩ信号パス及びＱ信号を生成するためのＱ信号パスを形成する受信用直交ミキサ１２ａ、１２ｂに入力される。
この受信用直交ミキサ１２ａ、１２ｂは、発振器３１から直交する位相関係の発振信号により同相成分のＩ信号と直交成分のＱ信号を含む中間周波数の信号に変換される。
発振器３１は、ＰＬＬ（フェイズロックドループ）回路３２と、このＰＬＬ回路３２により所定の位相で発振制御されるＶＣＯ（電圧制御発振器）３３と、このＶＣＯ３３の出力を２分周して、直交する位相関係の発振信号を生成する２分周器３４を有する。
受信用直交ミキサ１２ａ、１２ｂで生成されたＩ信号、Ｑ信号を含む信号は、複素バンドパスフィルタ部３５を経てイメージ妨害が低減されて切り替えスイッチ１４の接点ａに入力される。
この切り替えスイッチ１４の共通接点は、ＶＧＡ１５の入力端子に接続されている。ＶＧＡ１５で増幅された信号は、ＡＤＣ１６を経て制御回路４に入力される。そして、制御回路４内で復調処理が行われる。
発振器３１は、ＰＬＬ（フェイズロックドループ）回路３２と、このＰＬＬ回路３２により所定の位相で発振制御されるＶＣＯ（電圧制御発振器）３３と、このＶＣＯ３３の出力を２分周して、直交する位相関係の発振信号を生成する２分周器３４を有する。
受信用直交ミキサ１２ａ、１２ｂで生成されたＩ信号、Ｑ信号を含む信号は、複素バンドパスフィルタ部３５を経てイメージ妨害が低減されて切り替えスイッチ１４の接点ａに入力される。
この切り替えスイッチ１４の共通接点は、ＶＧＡ１５の入力端子に接続されている。ＶＧＡ１５で増幅された信号は、ＡＤＣ１６を経て制御回路４に入力される。そして、制御回路４内で復調処理が行われる。
また、制御回路４は、送信時には、デジタルのＩ信号、Ｑ信号が出力される伝送路としてのＩ信号パス、Ｑ信号パス上のＤＡＣ１７ａ、１７ｂにそれぞれ出力する。ＤＡＣ１７ａ、１７ｂから出力されるアナログのＩ信号、Ｑ信号は、それぞれＬＰＦ１８ａ、１８ｂを経て送信用直交ミキサ（或いは直交変調器）２１ａ、２１ｂに入力される。
送信用直交ミキサ２１ａ、２１ｂは、発振器３１からの直交する位相関係の発振信号を用いて直交変調及び搬送波にアップコンバートする。
アップコンバートされた信号は加算され、ＰＡ２２に入力され、電力増幅された後、スイッチ６を経てアンテナ５から送信信号として送信される。
また、ＤＡＣ１７ａ、１７ｂから出力されるアナログのＩ信号、Ｑ信号は、モニタ用信号線１９ａ、１９ａ′を介して切り替えスイッチ１４の接点ｄ、ｄ′にそれぞれ印加される。
送信用直交ミキサ２１ａ、２１ｂは、発振器３１からの直交する位相関係の発振信号を用いて直交変調及び搬送波にアップコンバートする。
アップコンバートされた信号は加算され、ＰＡ２２に入力され、電力増幅された後、スイッチ６を経てアンテナ５から送信信号として送信される。
また、ＤＡＣ１７ａ、１７ｂから出力されるアナログのＩ信号、Ｑ信号は、モニタ用信号線１９ａ、１９ａ′を介して切り替えスイッチ１４の接点ｄ、ｄ′にそれぞれ印加される。
また、ＬＰＦ１８ａ、１８ｂの各出力信号は、モニタ用信号線１９ｂ、１９ｂ′を介して切り替えスイッチ１４の接点ｃ、ｃ′にそれぞれ印加される。また、直交送信用ミキサ２１ａ、２１ｂの各出力信号は、モニタ用信号線１９ｃ、１９ｃ′を介して切り替えスイッチ１４の接点ｂ、ｂ′にそれぞれ印加される。また、第１の実施形態と同様に切り替えスイッチ１４の接点ｅは、グラウンドに接続される。
また、制御回路４は、例えばパラメータ用レジスタ４ａを有し、パラメータ用レジスタ４ａに格納されたパラメータをパラメータ制御線２３ａ、２３ａ′２３ｂ、２３ｂ′、２３ｃ、２３ｃ′を介してＤＡＣ１７ａ、１７ｂ、ＬＰＦ１８ａ、１８ｂ、直交送信用ミキサ２１ａ、２１ｂに与えて、ＤＣオフセット等を調整可能にしている。
また、本実施形態においては、受信部２ＣにおけるＤＣオフセット補正と、ＩＱミスマッチをキャンセルする補正とのための測定を行う場合には、受信用直交ミキサ１２ａ、１２ｂの両入力端子を分離（図示略）することができるようにしている。
また、制御回路４は、例えばパラメータ用レジスタ４ａを有し、パラメータ用レジスタ４ａに格納されたパラメータをパラメータ制御線２３ａ、２３ａ′２３ｂ、２３ｂ′、２３ｃ、２３ｃ′を介してＤＡＣ１７ａ、１７ｂ、ＬＰＦ１８ａ、１８ｂ、直交送信用ミキサ２１ａ、２１ｂに与えて、ＤＣオフセット等を調整可能にしている。
また、本実施形態においては、受信部２ＣにおけるＤＣオフセット補正と、ＩＱミスマッチをキャンセルする補正とのための測定を行う場合には、受信用直交ミキサ１２ａ、１２ｂの両入力端子を分離（図示略）することができるようにしている。
また、本実施形態においては、送信部３ＣにおけるＤＣオフセット補正と、ＩＱミスマッチをキャンセルする補正とのための測定を行う場合には、送信用直交ミキサ２１ａ、２１ｂの各出力端子は分離（図示略）することができるようにしている。その他は、図１で説明した構成と同様である。
このような構成の無線送受信装置１Ｃにおいて、受信部２ＣのＤＣオフセットを補正する動作は、第１の実施形態の図２で説明した処理と類似している。
図７は、本実施形態における受信部２ＣにおけるＤＣオフセットの補正の後にＩ，Ｑ信号のミスマッチを補正する場合のフローチャートを示す。
このような構成の無線送受信装置１Ｃにおいて、受信部２ＣのＤＣオフセットを補正する動作は、第１の実施形態の図２で説明した処理と類似している。
図７は、本実施形態における受信部２ＣにおけるＤＣオフセットの補正の後にＩ，Ｑ信号のミスマッチを補正する場合のフローチャートを示す。
最初のステップＳ２１は図２のステップＳ１と同じである。また、図７のステップＳ２２，Ｓ２３と、Ｓ２４，Ｓ２５は、Ｉ信号パス、Ｑ信号パスの状態で図２のステップＳ２，Ｓ３の処理を行うのと同様である。
例えばステップＳ２２、Ｓ２３の処理を行う場合には、受信用直交ミキサ１２ａの入力端子をグラウンドに接続した状態にしてＡＤＣ１６の出力値の測定等を行い、ステップＳ２４、Ｓ２５の処理を行う場合には、受信用直交ミキサ１２ｂの入力端子をグラウンドに接続した状態にして同様の処理を行う。
このようにして、受信部２ＣのＩ，Ｑ信号パスでのＤＣオフセット補正量を算出し、ＤＣオフセット補正を行うことが可能になる。
また、受信部２ＣのＩＱミスマッチ補正のために、ステップＳ２６に示すように、ＣＰＵ４ｂは受信用直交ミキサ１２ａ、１２ｂの入力端子に振幅が既知の入力信号をそれぞれ入力して、つまりＩ信号パスとＱ信号パスの状態でのＡＤＣ１６の出力値を測定する。
例えばステップＳ２２、Ｓ２３の処理を行う場合には、受信用直交ミキサ１２ａの入力端子をグラウンドに接続した状態にしてＡＤＣ１６の出力値の測定等を行い、ステップＳ２４、Ｓ２５の処理を行う場合には、受信用直交ミキサ１２ｂの入力端子をグラウンドに接続した状態にして同様の処理を行う。
このようにして、受信部２ＣのＩ，Ｑ信号パスでのＤＣオフセット補正量を算出し、ＤＣオフセット補正を行うことが可能になる。
また、受信部２ＣのＩＱミスマッチ補正のために、ステップＳ２６に示すように、ＣＰＵ４ｂは受信用直交ミキサ１２ａ、１２ｂの入力端子に振幅が既知の入力信号をそれぞれ入力して、つまりＩ信号パスとＱ信号パスの状態でのＡＤＣ１６の出力値を測定する。
この場合の両出力値（但し、ＶＧＡ１５等によるＤＣオフセット分を補正済みとした場合）の差分量が、その入力信号（換言すると、そのＡＤＣ１６の出力値）の場合におけるＩＱミスマッチ量となる。
このようにして入力信号の振幅（換言すると、ＡＤＣ１６の出力値）に対応したＩＱミスマッチ量が算出できる。
従って、ステップＳ２７に示すようにその差分量がゼロとなるようにＩ、Ｑ信号のミスマッチの補正量、例えば一方の値に、差分量を加算或いは減算して他方と一致するようにミスマッチを補正することが可能となる。
また、図８は送信部３ＣにおけるＤＣオフセットの補正の後にＩ，Ｑ信号のミスマッチを補正する場合のフローチャートを示す。この場合におけるステップＳ３１からステップＳ３６までのＤＣオフセット補正のための処理は、図３で示した処理と類似している。
このようにして入力信号の振幅（換言すると、ＡＤＣ１６の出力値）に対応したＩＱミスマッチ量が算出できる。
従って、ステップＳ２７に示すようにその差分量がゼロとなるようにＩ、Ｑ信号のミスマッチの補正量、例えば一方の値に、差分量を加算或いは減算して他方と一致するようにミスマッチを補正することが可能となる。
また、図８は送信部３ＣにおけるＤＣオフセットの補正の後にＩ，Ｑ信号のミスマッチを補正する場合のフローチャートを示す。この場合におけるステップＳ３１からステップＳ３６までのＤＣオフセット補正のための処理は、図３で示した処理と類似している。
最初のステップＳ３１、３２は、図３のステップＳ１１，Ｓ１２と同様である。
また、図８のステップＳ３３，Ｓ３４と、Ｓ３５，Ｓ３６は、Ｉ信号パス、Ｑ信号パスの状態で図３のステップＳ１３，Ｓ１４の処理を行うのと同様である。
例えばステップＳ３３、３４の処理を行う場合には、切り替えスイッチ１４の接点をｄ、ｃ、ｂと順次選択した状態でＤＣオフセット測定等、図３のステップＳ１３，Ｓ１４と同様の処理を行い、ステップＳ３５、Ｓ３６の処理を行う場合には、接点をｄ′、ｃ′、ｂ′を順次選択した状態で同様に行う。また、図３で説明したようにＤＣオフセット測定の際には、各回路ブロックのＤＣオフセットを最小化（キャンセル）する処理も行う。 このようにして、送信部３ＣのＩ，Ｑ信号パスでの各回路ブロックのＤＣオフセットをキャンセルに近い状態に設定し、それでも残るＩ，Ｑ信号パスのＤＣオフセット値をＤＣオフセット補正量として算出する。
また、図８のステップＳ３３，Ｓ３４と、Ｓ３５，Ｓ３６は、Ｉ信号パス、Ｑ信号パスの状態で図３のステップＳ１３，Ｓ１４の処理を行うのと同様である。
例えばステップＳ３３、３４の処理を行う場合には、切り替えスイッチ１４の接点をｄ、ｃ、ｂと順次選択した状態でＤＣオフセット測定等、図３のステップＳ１３，Ｓ１４と同様の処理を行い、ステップＳ３５、Ｓ３６の処理を行う場合には、接点をｄ′、ｃ′、ｂ′を順次選択した状態で同様に行う。また、図３で説明したようにＤＣオフセット測定の際には、各回路ブロックのＤＣオフセットを最小化（キャンセル）する処理も行う。 このようにして、送信部３ＣのＩ，Ｑ信号パスでの各回路ブロックのＤＣオフセットをキャンセルに近い状態に設定し、それでも残るＩ，Ｑ信号パスのＤＣオフセット値をＤＣオフセット補正量として算出する。
そして、送信部３ＣにおけるＩ，Ｑ信号パスでのＤＣオフセットをこのＤＣオフセット補正量で補正することにより送信部３ＣのＤＣオフセット補正（或いはＤＣオフセットキャンセル）を精度良く行うことが可能になる。
また、送信部３ＣのＩ、Ｑ信号のミスマッチ補正を行うために、ステップＳ３７に示すように、ＣＰＵ４ｂは、同じＤＡＣ出力信号（或いはＤＡＣ１７への入力信号）に対する両送信用直交ミキサ２１ａ、２１ｂを経たＡＤＣ出力値を測定する。
この場合の両ＡＤＣ出力値（但し、ＶＧＡ１５のＤＣオフセット補正及び送信部３ＣのＩ，Ｑ信号パスでのＤＣオフセット補正を行った後の出力値）の差分量をＶＧＡ１５のゲインで除算したものが、そのＤＡＣ入力信号の場合におけるＩ、Ｑ信号のミスマッチ量となる。
また、送信部３ＣのＩ、Ｑ信号のミスマッチ補正を行うために、ステップＳ３７に示すように、ＣＰＵ４ｂは、同じＤＡＣ出力信号（或いはＤＡＣ１７への入力信号）に対する両送信用直交ミキサ２１ａ、２１ｂを経たＡＤＣ出力値を測定する。
この場合の両ＡＤＣ出力値（但し、ＶＧＡ１５のＤＣオフセット補正及び送信部３ＣのＩ，Ｑ信号パスでのＤＣオフセット補正を行った後の出力値）の差分量をＶＧＡ１５のゲインで除算したものが、そのＤＡＣ入力信号の場合におけるＩ、Ｑ信号のミスマッチ量となる。
そして、ステップＳ３８により両ＡＤＣ出力値が一致するように一方或いは両方の送信用直交ミキサ２１ａ、２１ｂを補正するためのＩ、Ｑ信号のミスマッチ補正量の算出ができる。
なお、このミスマッチ補正量は、例えばＤＡＣ１７への入力信号の振幅を変更する等して、各送信用直交ミキサ２１ａ、２１ｂの変調特性を調べることにより算出できる。
また、このミスマッチ補正量が最小値となるように制御回路４のＣＰＵ４ｂがパラメータによって各送信用直交ミキサ２１ａ、２１ｂの変調特性を補正することができる。またその補正による残り分は、ＤＡＣ１７への変調信号に加算或いは減算してミスマッチ補正を行うことができる。
なお、受信部２Ｃ側においてもパラメータにより受信用直交ミキサ１２ａ、１２ｂによるＩ，Ｑ信号のミスマッチの補正を行うようにしても良い。
なお、このミスマッチ補正量は、例えばＤＡＣ１７への入力信号の振幅を変更する等して、各送信用直交ミキサ２１ａ、２１ｂの変調特性を調べることにより算出できる。
また、このミスマッチ補正量が最小値となるように制御回路４のＣＰＵ４ｂがパラメータによって各送信用直交ミキサ２１ａ、２１ｂの変調特性を補正することができる。またその補正による残り分は、ＤＡＣ１７への変調信号に加算或いは減算してミスマッチ補正を行うことができる。
なお、受信部２Ｃ側においてもパラメータにより受信用直交ミキサ１２ａ、１２ｂによるＩ，Ｑ信号のミスマッチの補正を行うようにしても良い。
本実施形態によれば、受信部２Ｃ及び送信部３Ｃにおいて、第１の実施形態のようにＤＣオフセットの補正を精度良く行うことができる。また、本実施形態によれば、さらにＩ信号及びＱ信号のミスマッチ（不整合）の補正を行うこともできる。
なお、図６の構成例では、受信部２Ｃにおいて、切り替えスイッチ１４，ＶＧＡ１５，ＡＤＣ１６をＩ，Ｑ信号パスで共通利用しているが、これに限定されるものでない。
例えば、受信用直交ミキサ（直交復調器）１２ａ、１２ｂでＩ信号とＱ信号のベースバンドの信号にして、各Ｉ信号とＱ信号それぞれを対の構成にした切り替えスイッチ（図示しないが明確化するために以下のように符号を付ける）１４ａ、１４ｂ、ＶＧＡ１５ａ、１５ｂ、ＡＤＣ１６ａ、１６ｂを経て、制御回路４に出力する構成にしても良い。
なお、図６の構成例では、受信部２Ｃにおいて、切り替えスイッチ１４，ＶＧＡ１５，ＡＤＣ１６をＩ，Ｑ信号パスで共通利用しているが、これに限定されるものでない。
例えば、受信用直交ミキサ（直交復調器）１２ａ、１２ｂでＩ信号とＱ信号のベースバンドの信号にして、各Ｉ信号とＱ信号それぞれを対の構成にした切り替えスイッチ（図示しないが明確化するために以下のように符号を付ける）１４ａ、１４ｂ、ＶＧＡ１５ａ、１５ｂ、ＡＤＣ１６ａ、１６ｂを経て、制御回路４に出力する構成にしても良い。
また、図６は、第１の実施形態を適用した例で説明したが、第２の実施形態を適用することもできる。この場合には、さらにＡＤＣ１６の入力範囲が狭くなってしまうことを解消できる効果が得られる。
また、Ｉ、Ｑ信号のミスマッチ（不整合）を補正する場合、振幅的なミスマッチを補正する他に、（直交関係からの）位相ずれのミスマッチも補正するようにして、より精度の高いミスマッチの補正を行うようにしても良い。
なお、上述した各実施形態等を部分的に組み合わせる等して構成される実施形態も本発明に属する。
また、Ｉ、Ｑ信号のミスマッチ（不整合）を補正する場合、振幅的なミスマッチを補正する他に、（直交関係からの）位相ずれのミスマッチも補正するようにして、より精度の高いミスマッチの補正を行うようにしても良い。
なお、上述した各実施形態等を部分的に組み合わせる等して構成される実施形態も本発明に属する。
１…無線送受信装置、２…受信部、３…送信部、４…制御回路、１４…切り替えスイッチ、１５…ＶＧＡ（可変利得増幅回路）、１６…ＡＤＣ、１７…ＤＡＣ、１８…ＬＰＦ、２１ａ、２１ｂ…送信用直交ミキサ
Claims (5)
- 受信された信号を増幅する増幅回路と、該増幅回路で増幅された信号をアナログ／デジタル変換するアナログ／デジタル変換回路とを備えた受信部と、
無線で信号を送信するための機能が異なる複数の回路ブロックを備えた送信部と、
前記送信部を構成する各回路ブロックの出力信号を前記増幅回路に選択的に入力するように切り替える切り替えスイッチと、
前記増幅回路で発生するＤＣオフセットを補正可能とするＤＣオフセット補正部と、
前記送信部を構成する前記複数の各回路ブロックの出力信号を選択的に前記増幅回路に入力した際の前記アナログ／デジタル変換回路から出力されるデジタル信号に基づいて前記複数の各回路ブロックで発生するＤＣオフセットをキャンセルないしは低減する制御を行う制御回路と、
を備えたことを特徴とする無線送受信装置。 - 前記オフセット補正部は、前記増幅回路に信号が入力される際に、前記増幅回路で発生するＤＣオフセットをキャンセルする状態に保持するオフセットキャンセル部を有することを特徴とする請求項１に記載の無線送受信装置。
- 前記制御回路は、前記送信部を構成する複数の各回路ブロックで発生するＤＣオフセットが最小となるように各回路ブロックへの各パラメータの設定と少なくとも１つの回路ブロックの制御とを行うことを特徴とする請求項１又は請求項２に記載の無線送受信装置。
- さらに、前記送信部における直交する位相関係の２つの信号を直交変調した場合に発生する不整合を補正する補正部を有することを特徴とする請求項１から３のいずれか１つの請求項に記載の無線送受信装置。
- 無線で送信される信号を受信する受信部を構成する増幅回路で発生するＤＣオフセットを測定する第１のステップと、
前記第１のステップ後に、無線で信号を送信する送信部を構成し、機能が異なるＮ（ここで、Ｎは２以上の自然数）個の各回路ブロックの出力信号を前記送信部における最も入力側となる第１回路ブロックから順に第Ｎ回路ブロックまでの配置に従った所定の順序で選択的に前記増幅回路に入力し、該増幅回路にて増幅された信号をアナログ／デジタル変換回路に入力する第２のステップと、
前記第２のステップによる前記アナログ／デジタル変換回路から前記所定の順序で選択的に出力される出力値から、前記第１回路ブロックに対しては前記増幅回路で発生するＤＣオフセットを減算して、前記第１回路ブロックで発生するＤＣオフセットを算出し、第２回路ブロックから前記第Ｎ回路ブロックまでの各回路ブロックに対しては、前記出力値から前記増幅回路及び当該回路ブロックの入力側に配置された回路ブロックで発生したＤＣオフセットの減算を含む処理により、当該回路ブロックで発生するＤＣオフセットを算出する第３のステップと、
前記第３のステップにおける前記ＤＣオフセットが算出された回路ブロックに対して、前記ＤＣオフセットが算出された回路ブロックで発生するＤＣオフセットをキャンセルないしは低減するようにオフセット補正を行う第４のステップと、
を具備したことを特徴とする無線送信方法。
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