JP4901679B2 - 無線送受信装置及び無線送信方法 - Google Patents
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Description
例えば、特許文献1には、受信における直流(DC)オフセットキャンセル及びゲイン調整機能を備えた無線通信システムが開示されている。
この特許文献1においては、受信信号を増幅するアンプのDCオフセットを設定ゲインに応じて予め検出してオフセットキャンセル値を生成しメモリに記憶しておき、受信動作開始時およびゲイン変更時にメモリから読み出してアンプのDCオフセットをキャンセルする。
一方、受信のみでなく送信部のDCオフセットキャンセルも重要である。
また、非特許文献1には図9に示すような無線送受信装置41が開示されている。
また、この無線送受信装置41は、送信時には送信部3′で生成された送信信号を外部に電波として無線で送信すると共に、受信時には外部から送信される電波を受信するアンテナ5と、このアンテナ5を送信部3′と受信部2′とに切り替えて接続する切り替えスイッチ6とを有する。
アンテナ5で受信された信号(図9中ではRX)は、ローノイズアンプ(LNAと略記)11で増幅された後、受信用ミキサ12に入力される。この受信用ミキサ12には図示しない局部発振信号も入力され、受信用ミキサ12により混合されてダウンコンバートされる。この受信用ミキサ12によりダウンコンバートされた信号は、ローパスフィルタ(LPFと略記)13に入力される。このLPF13により、低域側の中間周波信号成分が抽出される。
送信時には、この制御回路4′は、デジタルの例えば変調信号を送信部3′を構成するデジタル/アナログ変換回路(以下、DACと略記)17に出力する。このDAC17でデジタル/アナログ変換されたアナログの出力信号は、LPF18に出力されると共に、モニタ用信号線19aを介して切り替えスイッチ14の接点dに出力される。
送信用ミキサ21は、LPF18を経て入力された信号に対してアップコンバートされた後、パワーアンプ(PAと略記)22に出力すると共に、モニタ用信号線19cを介して切り替えスイッチ14の接点bに出力する。PA22により電力増幅された信号は、送信信号(図9ではTX)として、スイッチ6を経てアンテナ5から電波で送信される。 なお、上述した受信部2′におけるLNA11からADC16に至る信号線は、差動信号線で、実際には2本でペアとなる信号線である。また、同様にDAC17の出力端子からPA22の出力端子に至る信号線と、モニタ用信号線19a〜19cも差動信号線で、実際には2本でペアとなる信号線である。
このような構成の従来例においては、送信部3′を構成する各回路ブロックのDCオフセットの補正方法としては、ADC16の出力が所定の値(この場合0)となるように、パラメータを合わせ込むフィードバック制御を行う。或いはADC16の出力から図示しないルックアップテーブル(LUTと略記)の情報を読み出し、対応するパラメータを設定するLUT制御等が考えられる。
しかし、図9に示す無線送受信装置41は、送信部3′を構成するDAC17等の各回路ブロックのDCオフセットを補正する場合、DAC17等の出力信号は、モニタ用信号線19a〜19cを経てADC16に入力される構成となっているため、以下のような欠点がある。
この場合、ADC16がDCオフセットが無い(或いは1LSB以下)としても、DAC17の1LSBは約1mVとなり、このDAC17の出力に数ビット分のDCオフセットが存在しても、検出できない欠点がある。
このため、送信部3′のDCオフセットのキャンセルないしは低減をより精度良く行える無線送受信装置が望まれる。
この場合、ADC16の前段側にVGA15が設けてあるので、このVGA15等の増幅回路を利用して、新たに回路素子を設けることなく行えるとより良い。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る無線送受信装置1の構成を示す。この無線送受信装置1は、図9の無線送受信装置41の構成に類似した構成を有する。
この無線送受信装置1は、無線で送信される信号を受信する受信部2と、無線で信号を送信する送信部3と、受信部2及び送信部3とを制御するデジタル制御回路(以下、制御回路と略記)4とを有する。
また、この無線送受信装置1は、送信時には送信部3で生成された送信信号を外部に電波として無線で送信すると共に、受信時には外部から送信される電波を受信するアンテナ5と、このアンテナ5を送信部3と受信部2とに切り替えて接続する切り替えスイッチ6とを有する。
アンテナ5で受信された信号(図1中ではRX)は、ローノイズアンプ(LNAと略記)11で増幅された後、受信用ミキサ12に入力される。
この信号は、切り替えスイッチ14の接点aを経て利得(ゲイン)が可変の増幅回路としての可変利得増幅回路(又はバリアブルゲインアンプ、以下VGAと略記)15に入力される。なお、切り替えスイッチ14の接点の切り替え(選択)と、VGA15のゲインは、制御回路4により制御可能である。
このVGA15で増幅された信号は、アナログ/デジタル変換回路(以下、ADCと略記)16に入力される。なお、VGA15の代わりに、固定のゲイン(例えば10倍のゲイン)の増幅回路を採用した場合にも適用できる。
また、このCPU4bは、後述するVGA15により発生するDCオフセットを補正するDCオフセット補正部の機能と受信部2のDCオフセットを補正する機能を備えている。また、このCPU4bは、送信部3を構成する機能が異なる複数の各回路ブロックで発生するDCオフセットを測定する制御動作と、そのDCオフセットを最小化やキャンセルする制御等も行う。
また、送信時には、この制御回路4は、デジタルの変調信号を送信部3を構成するデジタル/アナログ変換回路(以下、DACと略記)17に出力する。このDAC17でデジタル/アナログ変換されたアナログの出力信号は、LPF18に出力されると共に、モニタ用信号線19aを介して切り替えスイッチ14の接点dに出力される。
送信用ミキサ21は、LPF18を経て入力された信号に対して搬送波にアップコンバートする変換を行い、パワーアンプ(PAと略記)22に出力すると共に、モニタ用信号線19cを介して切り替えスイッチ14の接点bに出力する。PA22により電力増幅された信号は、送信信号(図1ではTX)として、スイッチ6を経てアンテナ5から電波で送信される。
また、本実施形態においては切り替えスイッチ14には接点eが設けられ、この接点eは信号線20を介してグラウンドに接続されている。
なお、上述した受信部2におけるLNA11からADC16に至る信号線は、差動信号線で、実際には2本でペアとなる信号線である。
また、制御回路4は、例えばパラメータ用レジスタ4aを有し、パラメータ用レジスタ4aに格納されたパラメータをパラメータ制御線23a〜23cを介してDAC17,LPF18、送信用ミキサ21に与えて、DCオフセットを低減、より具体的には最小化する調整を行えるようにしている。
このような構成の本実施形態においては、以下に説明するように受信部2及び送信部3のDCオフセット補正を行うことができる。最初に、図2を参照して受信部2のDCオフセット補正の動作を説明する。
無線送受信装置1の電源が投入され、無線送受信装置1が動作状態になると、制御回路4を構成するCPU4bは、ステップS1に示すようにVGA15のDCオフセット測定(検出)の処理を行う。
この場合、CPU4bは、切り替えスイッチ14の共通接点が接点eを選択する状態に設定する(図1はこの状態を示す)。この状態は、VGA15の入力端子には、ゼロの信号が印加された状態となる。
そして、CPU4bはVGA15のゲイン設定(例えばVGA15に図示しないゲイン制御信号を印加してゲイン設定)を行いながら、設定されたゲインの状態でのADC16でアナログ/デジタル変換されたデジタル値を取り込み、そのデジタル値をDCオフセット値として検出する。そして、制御回路4内の例えばメモリ4cに格納する。そして、制御回路4は、実際に用いるゲインに応じて、その場合のDCオフセットを補正することが可能になる。
なお、ADC16にもオフセットが存在するが、そのオフセット値が、そのADC16の1LSB以下となるものを採用することにより、その影響を十分に小さくできる。
ステップS1のVGA15のDCオフセット測定の処理の後、CPU4bは、ステップS2の受信部2のDCオフセット測定の処理を行う。
そして、この状態で、CPU4bは、VGA15のゲインを変更設定して、その際ADC16から出力されるデジタル値を測定する。
そして、次のステップS3において、CPU4bは、受信部2のDCオフセット補正量算出を行う。
つまり、CPU4bは、ステップS2により測定されたデジタル値を受信部2のDCオフセット値としてメモリ4cに格納する。このDCオフセット値は、VGA15のDCオフセット値を含めた受信部2のDCオフセット値となる。
このようにして、DCオフセット補正を行うために必要なデータの算出が終了する。 そして、ステップS4に示すように実際の信号受信時には、制御回路4に入力されるデジタル値から、メモリ4cに格納された上記DCオフセット値を減算することにより、DCオフセット補正を行うことができる状態になる。
次に図3を参照して送信部3の各回路ブロックによるDCオフセット補正(或いはDCオフセット低減)の動作を説明する。図3は、送信部3のDCオフセット補正の手順の1例のフローチャートを示す。DCオフセット補正を行うためには、そのDCオフセット補正を行うためのDCオフセット測定を行うことが必要になる。
また、本実施形態においては、送信部3における各回路ブロック(つまり、複数の回路ブロック)それぞれのDCオフセット値が最小値となるように設定する機能も備えている。
制御回路4を構成するCPU4bは、ステップS11に示すようにVGA15のDCオフセット測定(検出)の処理を行う。この処理は、図2のステップS1と同じ処理であり、図2の処理に続いて行う場合には、このステップS11の処理は行わなくても良い。また、次のステップS12において設定されるゲインに関してのみDCオフセット測定を行えばよい。
ステップS12におけるVGA15のゲインの設定においては、例えば10倍のゲイン(20dB)から100倍(40dB)に設定する。そして、ステップS13の測定を行う。このようにVGA15のゲインを大きい値に設定することにより、小さいDCオフセット、具体的にはADC16の分解能以下のDCオフセットの場合にもその値を測定できる。
例えば、DAC17のDCオフセットの測定を行う場合には、CPU4bは、切り替えスイッチ14の接点dが選択される状態に設定する。そして、CPU4bは、DAC17の入力端子にゼロのデジタル値を印加した状態に設定し、その時のADC16のデジタル値Daを測定する。
この場合、このDCオフセット値Odが最小となるようにCPU4bは、パラメータ用レジスタ4aからのDAC用パラメータの値を変更調整する。これによりDAC17によるDCオフセット値Odを(キャンセルした状態に近い値となるように)十分に小さくできる。つまり、パラメータにより、DAC17のDCオフセット最小化、又はDCオフセットキャンセルの処理を行う。
他の回路ブロックに対しても同様に行う。例えば、LPF18のDCオフセットの測定を行う場合には、CPU4bは、切り替えスイッチ14の接点cが選択される状態に設定する。そして、CPU4bは、DAC17の入力端子にゼロのデジタル値を印加した状態に設定し、その時のADC16のデジタル値Dlを測定する。
VGA15のDCオフセット値Ovは既知であり、またDAC17のDCオフセット値Odも既知であるので、デジタル値DlからDCオフセット値Ov及びOdを減算し、VGA15のゲインで除算することにより、LPF18によるDCオフセット値Olを算出できる。
この場合にも、LPF18によるDCオフセット値Olを(キャンセルした状態に近い値になるように)十分に小さくできる。また、CPU4bは、この算出したDCオフセット値Olをメモリ4cに格納する。
LPF18のDCオフセットの低減を行う場合には、デジタル値Dlが最小になるように制御を行ってもよい。
また、送信用ミキサ21のDCオフセットの測定を行う場合には、CPU4bは、切り替えスイッチ14の接点bが選択される状態に設定する。そして、CPU4bは、DAC17の入力端子にゼロのデジタル値を印加した状態に設定し、その時のADC16のデジタル値Dmを測定する。この時、送信用ミキサでアップコンバージョンが起きないように、送信用ミキサにおける局部発振器と接続された局部発振端子(LO端子)に入力されるLO信号を、オン若しくはオフに固定する制御が必要になる。
VGA15のDCオフセット値Ov、DAC17のDCオフセット値Od、LPF18のDCオフセット値Olも既知であるので、デジタル値DmからDCオフセット値Ov、Od、Olを減算し、VGA15のゲインで除算することにより、送信用ミキサ21によるDCオフセット値Omを算出できる。
そして、CPU4bは、送信ミキサ用パラメータの値を変更調整して、最小となるDCオフセット値Omを実現する送信ミキサ用パラメータをパラメータ用レジスタ4aにセットする。これにより、送信用ミキサ21のDCオフセット値Omを十分に小さくできる。以後は、その送信ミキサ用パラメータを使用する。
送信用ミキサ21のDCオフセットの低減を行う場合には、デジタル値Dmが最小になるように制御を行ってもよい。
また、CPU4bは、デジタル値Dmを送信部3のDCオフセット値、つまりDCオフセット補正量Hsとしてメモリ4cに格納する。
つまり、ステップS14に示すように送信部3のDCオフセット補正量Hsを算出する。
このようにして、送信部3の各回路ブロックでのDCオフセットの測定と、パラメータによりDCオフセット最小化ないしはキャンセルの処理を行うと共に、パラメータによるDCオフセット最小化でもキャンセルできないDCオフセット値の補正に必要な測定処理が終了する。そして、送信部3のDCオフセット補正量の算出をする。
さらに本実施形態においては、パラメータによるDCオフセット最小化の調整設定によってもキャンセルできないDCオフセットを、例えばDAC17に出力する本来のデジタルの変調信号に対して、DCオフセット補正量Hsを減算して出力することにより送信時におけるDCオフセット補正を行う。
このように第1の実施形態においては、送信部3を構成する複数の各回路ブロックによる出力信号を切り替えスイッチ14を介して、VGA15で増幅した後、ADC16にそれぞれ入力してDCオフセットを測定可能な構成にしている。
従って、従来例における送信部3の各回路ブロックによるDCオフセットが小さい場合、測定できない欠点を解消し、小さいDCオフセットでも、そのDCオフセットを測定できる。
また、パラメータ設定によるDCオフセットの最小化によっても、キャンセルできない送信部3の残留DCオフセットを逆極性の補正量で補正するようにする。このようにすることにより、本実施形態は、受信部2におけるDCオフセットのキャンセル又は低減と共に、送信部3におけるDCオフセットを精度良くキャンセルないしは低減できる。
また、本実施形態においては、受信部2に設けられたVGA15及びADC16を利用して、送信部3における機能が異なる複数の回路ブロックのDCオフセットの測定を行えるようにしているので、新たにVGA15等を設ける必要がない。
なお、DAC17、LPF18、送信用ミキサ21の各回路ブロックに対して各パラメータ設定によりDCオフセットをそれぞれ最小化する場合の他に、以下のように制御を行うようにしても良い。例えば、回路ブロックが切替可能で特性等が異なる複数の回路素子で構成される場合、回路素子を切り替える制御を行うことによって、その回路ブロックのDCオフセットを最小化するようにしても良い。
次に本発明の第2の実施形態を説明するに先立ち、第2の実施形態に関連する参考例をまず説明する。図10は第2の実施形態に関連する第1参考例の無線送受信装置51の一部を示す。
この無線送受信装置51は、図1に示した無線送受信装置1に類似して、受信部52は、LPF13とVGA15の間に切り替えスイッチ14を備えた構成である。
この受信部52は、アナログDCオフセットキャンセル回路53を備え、このアナログDCオフセットキャンセル回路53によって、VGA15のオフセットを常時キャンセルする構成になっている。
つまり、アナログDCオフセットキャンセル回路53は、VGA15の出力信号を取り込み、その出力信号をVGA15の入力端子に設けた加算器(減算器)54に印加して(戻して)、入力信号から(その出力信号を)減算することにより、入力信号のオフセットを常時キャンセルする。
なお、ACD16の出力信号は、制御回路56に入力される。
また、図11は第2の実施形態に関連する第2参考例の無線送受信装置51Bの一部を示す。
この無線送受信装置51Bは、図10の受信部52におけるアナログDCキャンセル回路53の代わりにデジタルDCオフセットキャンセル回路57を構成するDAC58を備えている。
つまり、図11においては、制御回路56は、DAC58を経て加算器54にデジタル設定値を印加する。このデジタル設定値は、受信部52B全体のDCオフセットをキャンセルする値である。このため、参考例2の無線送受信装置51Bの場合にも、送信部55のDCオフセットをキャンセルしていなかった。
図4に示す無線送受信装置1Bは、図1の無線送受信装置1に類似した構成である。つまり、この無線送受信装置1Bは、図1の無線送受信装置1において、VGA15のDCオフセット補正手段として、デジタルオフセットキャンセル回路25を設けた構成である。
また、図1の無線送受信装置1においては、切り替えスイッチ14の接点eは、信号線20によりグラウンドに接続されていたが、図4の場合にはDCオフセットのない信号源26に接続された構成にしている。なお、図1の構成の場合にも、DCオフセットのない信号源26に接続する構成にしても良い。
これにより、VGA15は、DCオフセット値がキャンセルされた状態を維持(保持)することになる。
そして、このVGA15のDCオフセット分をキャンセルした状態にして、受信部2におけるLNA11、受信用ミキサ12,LPF13による受信部2のDCオフセット値を測定する。
測定後は、VGA15に対して、さらに受信部2のDCオフセット値がキャンセルされる受信部DCオフセット補正値をデジタルオフセットキャンセル回路25を介して印加する。
これにより、受信部2は、この受信部2で発生するDCオフセット分がキャンセルされた状態となり、その状態で実際に受信信号の受信を行う。
この状態は、ADC16の所定の入力範囲或いはダイナミックレンジが、受信部2によるDCオフセットのために狭くなってしまうことを防止できる。
つまり、第1の実施形態のように例えばVGA15によるDCオフセット分をADC16を通した後の制御回路4のCPU4b側で補正することは可能となるが、その際ADC16の入力範囲は、VGA15によるDCオフセット分によって狭くなってしまう。
また、本実施形態は、送信部3のDCオフセット値を測定する場合にも、VGA15のDCオフセット分をキャンセルされた状態で行う。この場合にも、送信部3の各回路ブロックにより発生するDCオフセット値をより簡単に測定することができる。また、送信部3の各回路ブロックにより発生するDCオフセット値をより精度良く算出できる。また、より精度良くDCオフセットのキャンセルないしは低減が可能になる。
つまり、第1の実施形態の場合には、VGA15によるDCオフセット分によって、ADC16の入力範囲が狭くなる可能性がある。このため、測定対象の回路ブロックの出力信号のレベルをADC16の入力範囲の限界に近い値に設定すると、VGA15によるDCオフセット分によってADC16の入力範囲の限界に達して、飽和してしまう可能性があるため、VGA15のゲインを入力範囲の限界近くにする場合、VGA15によるDCオフセット分の影響を考慮する必要がある。
このため、ADC16への入力範囲が、本来の入力範囲から狭くなることなく一定であるため、回路ブロックのDCオフセット値がADC16への入力範囲以内となる条件で、VGA15のゲインを十分に大きく設定して、そのDCオフセット値を測定できる。従って、簡単な作業かつより精度良くDCオフセット値を算出できる。その他は、第1の実施形態と同様の効果を有する。
図4の変形例として、図5のような構成にしても良い。図5は変形例の無線送受信装置1B′の構成を示す。
受信部2で信号を受信する場合には、制御回路4のCPU4bは、設定レジスタ44dからDAC27に受信部2のDCオフセットをキャンセルするようなデジタル値を出力する。
これに対して送信部3の各回路ブロックのDCオフセットを測定する場合には、設定レジスタ4dからVGA15のDCオフセット値をキャンセルするようなデジタル値を出力する。
つまり、受信を行う場合には、レジスタから受信部2のDCオフセットをキャンセルするようなデジタル値をDAC27に出力し、送信を行う場合にはレジスタから送信部3の各回路ブロックにDCオフセットを最小値に設定するようなデジタル値(パラメータ値)をDAC17に出力するようにしても良い。
また、送信部3の(パラメータ設定ではキャンセルできない)残留DCオフセットをキャンセルする補正値をDAC17の入力端子に出力するようにしても良い。本変形例は、第2の実施形態とほぼ同様の作用効果を有する。
次に図6を参照して、本発明の第3の実施形態を説明する。図6は第3の実施形態の無線送受信装置1Cの構成を示す。
本実施形態は、例えば第1の実施形態において、DCオフセットの補正の他に、さらに直交する位相関係の2つの信号としてのI信号(基本の信号と同相信号)とQ信号(I信号に対して90度位相がずれた直交信号成分)との不整合(ミスマッチ)の補正を行う構成例を示す。
この無線送受信装置1Cは、図1の無線送受信装置1において、受信部2の代わりに受信部2C,送信部3の代わりに送信部3Cが採用されている。
受信部2Cを構成するLNA11で増幅された受信信号は、I信号を生成するためのI信号パス及びQ信号を生成するためのQ信号パスを形成する受信用直交ミキサ12a、12bに入力される。
発振器31は、PLL(フェイズロックドループ)回路32と、このPLL回路32により所定の位相で発振制御されるVCO(電圧制御発振器)33と、このVCO33の出力を2分周して、直交する位相関係の発振信号を生成する2分周器34を有する。
受信用直交ミキサ12a、12bで生成されたI信号、Q信号を含む信号は、複素バンドパスフィルタ部35を経てイメージ妨害が低減されて切り替えスイッチ14の接点aに入力される。
この切り替えスイッチ14の共通接点は、VGA15の入力端子に接続されている。VGA15で増幅された信号は、ADC16を経て制御回路4に入力される。そして、制御回路4内で復調処理が行われる。
送信用直交ミキサ21a、21bは、発振器31からの直交する位相関係の発振信号を用いて直交変調及び搬送波にアップコンバートする。
アップコンバートされた信号は加算され、PA22に入力され、電力増幅された後、スイッチ6を経てアンテナ5から送信信号として送信される。
また、DAC17a、17bから出力されるアナログのI信号、Q信号は、モニタ用信号線19a、19a′を介して切り替えスイッチ14の接点d、d′にそれぞれ印加される。
また、制御回路4は、例えばパラメータ用レジスタ4aを有し、パラメータ用レジスタ4aに格納されたパラメータをパラメータ制御線23a、23a′23b、23b′、23c、23c′を介してDAC17a、17b、LPF18a、18b、直交送信用ミキサ21a、21bに与えて、DCオフセット等を調整可能にしている。
また、本実施形態においては、受信部2CにおけるDCオフセット補正と、IQミスマッチをキャンセルする補正とのための測定を行う場合には、受信用直交ミキサ12a、12bの両入力端子を分離(図示略)することができるようにしている。
このような構成の無線送受信装置1Cにおいて、受信部2CのDCオフセットを補正する動作は、第1の実施形態の図2で説明した処理と類似している。
図7は、本実施形態における受信部2CにおけるDCオフセットの補正の後にI,Q信号のミスマッチを補正する場合のフローチャートを示す。
例えばステップS22、S23の処理を行う場合には、受信用直交ミキサ12aの入力端子をグラウンドに接続した状態にしてADC16の出力値の測定等を行い、ステップS24、S25の処理を行う場合には、受信用直交ミキサ12bの入力端子をグラウンドに接続した状態にして同様の処理を行う。
このようにして、受信部2CのI,Q信号パスでのDCオフセット補正量を算出し、DCオフセット補正を行うことが可能になる。
また、受信部2CのIQミスマッチ補正のために、ステップS26に示すように、CPU4bは受信用直交ミキサ12a、12bの入力端子に振幅が既知の入力信号をそれぞれ入力して、つまりI信号パスとQ信号パスの状態でのADC16の出力値を測定する。
このようにして入力信号の振幅(換言すると、ADC16の出力値)に対応したIQミスマッチ量が算出できる。
従って、ステップS27に示すようにその差分量がゼロとなるようにI、Q信号のミスマッチの補正量、例えば一方の値に、差分量を加算或いは減算して他方と一致するようにミスマッチを補正することが可能となる。
また、図8は送信部3CにおけるDCオフセットの補正の後にI,Q信号のミスマッチを補正する場合のフローチャートを示す。この場合におけるステップS31からステップS36までのDCオフセット補正のための処理は、図3で示した処理と類似している。
また、図8のステップS33,S34と、S35,S36は、I信号パス、Q信号パスの状態で図3のステップS13,S14の処理を行うのと同様である。
例えばステップS33、34の処理を行う場合には、切り替えスイッチ14の接点をd、c、bと順次選択した状態でDCオフセット測定等、図3のステップS13,S14と同様の処理を行い、ステップS35、S36の処理を行う場合には、接点をd′、c′、b′を順次選択した状態で同様に行う。また、図3で説明したようにDCオフセット測定の際には、各回路ブロックのDCオフセットを最小化(キャンセル)する処理も行う。 このようにして、送信部3CのI,Q信号パスでの各回路ブロックのDCオフセットをキャンセルに近い状態に設定し、それでも残るI,Q信号パスのDCオフセット値をDCオフセット補正量として算出する。
また、送信部3CのI、Q信号のミスマッチ補正を行うために、ステップS37に示すように、CPU4bは、同じDAC出力信号(或いはDAC17への入力信号)に対する両送信用直交ミキサ21a、21bを経たADC出力値を測定する。
この場合の両ADC出力値(但し、VGA15のDCオフセット補正及び送信部3CのI,Q信号パスでのDCオフセット補正を行った後の出力値)の差分量をVGA15のゲインで除算したものが、そのDAC入力信号の場合におけるI、Q信号のミスマッチ量となる。
なお、このミスマッチ補正量は、例えばDAC17への入力信号の振幅を変更する等して、各送信用直交ミキサ21a、21bの変調特性を調べることにより算出できる。
また、このミスマッチ補正量が最小値となるように制御回路4のCPU4bがパラメータによって各送信用直交ミキサ21a、21bの変調特性を補正することができる。またその補正による残り分は、DAC17への変調信号に加算或いは減算してミスマッチ補正を行うことができる。
なお、受信部2C側においてもパラメータにより受信用直交ミキサ12a、12bによるI,Q信号のミスマッチの補正を行うようにしても良い。
なお、図6の構成例では、受信部2Cにおいて、切り替えスイッチ14,VGA15,ADC16をI,Q信号パスで共通利用しているが、これに限定されるものでない。
例えば、受信用直交ミキサ(直交復調器)12a、12bでI信号とQ信号のベースバンドの信号にして、各I信号とQ信号それぞれを対の構成にした切り替えスイッチ(図示しないが明確化するために以下のように符号を付ける)14a、14b、VGA15a、15b、ADC16a、16bを経て、制御回路4に出力する構成にしても良い。
また、I、Q信号のミスマッチ(不整合)を補正する場合、振幅的なミスマッチを補正する他に、(直交関係からの)位相ずれのミスマッチも補正するようにして、より精度の高いミスマッチの補正を行うようにしても良い。
なお、上述した各実施形態等を部分的に組み合わせる等して構成される実施形態も本発明に属する。
Claims (5)
- 受信された信号を増幅する増幅回路と、該増幅回路で増幅された信号をアナログ/デジタル変換するアナログ/デジタル変換回路とを備えた受信部と、
無線で信号を送信するための機能が異なる複数の回路ブロックを備えた送信部と、
前記送信部を構成する各回路ブロックの出力信号を前記増幅回路に選択的に入力するように切り替える切り替えスイッチと、
前記増幅回路で発生するDCオフセットを補正可能とするDCオフセット補正部と、
前記送信部を構成する前記複数の各回路ブロックの出力信号を選択的に前記増幅回路に入力した際の前記アナログ/デジタル変換回路から出力されるデジタル信号に基づいて前記複数の各回路ブロックで発生するDCオフセットをキャンセルないしは低減する制御を行う制御回路と、
を備えたことを特徴とする無線送受信装置。 - 前記オフセット補正部は、前記増幅回路に信号が入力される際に、前記増幅回路で発生するDCオフセットをキャンセルする状態に保持するオフセットキャンセル部を有することを特徴とする請求項1に記載の無線送受信装置。
- 前記制御回路は、前記送信部を構成する複数の各回路ブロックで発生するDCオフセットが最小となるように各回路ブロックへの各パラメータの設定と少なくとも1つの回路ブロックの制御とを行うことを特徴とする請求項1又は請求項2に記載の無線送受信装置。
- さらに、前記送信部における直交する位相関係の2つの信号を直交変調した場合に発生する不整合を補正する補正部を有することを特徴とする請求項1から3のいずれか1つの請求項に記載の無線送受信装置。
- 無線で送信される信号を受信する受信部を構成する増幅回路で発生するDCオフセットを測定する第1のステップと、
前記第1のステップ後に、無線で信号を送信する送信部を構成し、機能が異なるN(ここで、Nは2以上の自然数)個の各回路ブロックの出力信号を前記送信部における最も入力側となる第1回路ブロックから順に第N回路ブロックまでの配置に従った所定の順序で選択的に前記増幅回路に入力し、該増幅回路にて増幅された信号をアナログ/デジタル変換回路に入力する第2のステップと、
前記第2のステップによる前記アナログ/デジタル変換回路から前記所定の順序で選択的に出力される出力値から、前記第1回路ブロックに対しては前記増幅回路で発生するDCオフセットを減算して、前記第1回路ブロックで発生するDCオフセットを算出し、第2回路ブロックから前記第N回路ブロックまでの各回路ブロックに対しては、前記出力値から前記増幅回路及び当該回路ブロックの入力側に配置された回路ブロックで発生したDCオフセットの減算を含む処理により、当該回路ブロックで発生するDCオフセットを算出する第3のステップと、
前記第3のステップにおける前記DCオフセットが算出された回路ブロックに対して、前記DCオフセットが算出された回路ブロックで発生するDCオフセットをキャンセルないしは低減するようにオフセット補正を行う第4のステップと、
を具備したことを特徴とする無線送信方法。
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