JP2913672B2 - 絶縁膜形成方法 - Google Patents
絶縁膜形成方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基体上に絶縁薄膜を形成する絶縁形成方法
に関する。本発明は例えば、半導体基板上に薄膜を形成
して、LSIその他の半導体装置を得る製造プロセスにお
いて用いることができる。
に関する。本発明は例えば、半導体基板上に薄膜を形成
して、LSIその他の半導体装置を得る製造プロセスにお
いて用いることができる。
〔発明の概要〕 本発明は、基体上にプラズマCVD法により第１の薄膜
を形成し、該第１の薄膜上にECRプラズマCVD法により第
２の薄膜を連続的に形成することにより、基体上に第１
の薄膜を介在させることによって、基体と薄膜との密着
性を良好にし、かつ、第２の薄膜形成の際にも段差の肩
部の削れなどが生じないようにしたものである。
を形成し、該第１の薄膜上にECRプラズマCVD法により第
２の薄膜を連続的に形成することにより、基体上に第１
の薄膜を介在させることによって、基体と薄膜との密着
性を良好にし、かつ、第２の薄膜形成の際にも段差の肩
部の削れなどが生じないようにしたものである。
近年電子材料、特に半導体装置の分野では、装置の一
層の微細化・集積化が要請されている。
層の微細化・集積化が要請されている。
例えば、LSIについて言えば、微細化によりパターン
サイズが更に縮小されている。かかる縮小に伴い、配線
幅は細く間隔は狭くなる。
サイズが更に縮小されている。かかる縮小に伴い、配線
幅は細く間隔は狭くなる。
しかし配線の膜厚は、配線抵抗の増大を避けるために
薄くできない。その結果、微細配線、例えばサブミクロ
ン配線では、アスペクト比が1.0以上と高くなる。従っ
て、アスペクト比の高いサブミクロン配線間に良質の絶
縁膜を埋め込み、かつ絶縁膜表面を平坦化することが、
サブミクロン時代の薄膜形成技術の課題となる。
薄くできない。その結果、微細配線、例えばサブミクロ
ン配線では、アスペクト比が1.0以上と高くなる。従っ
て、アスペクト比の高いサブミクロン配線間に良質の絶
縁膜を埋め込み、かつ絶縁膜表面を平坦化することが、
サブミクロン時代の薄膜形成技術の課題となる。
一方近年、新しい薄膜形成及び平坦化技術として、EC
RプラズマCVD法と基板でのスパッタリングを組み合わせ
たバイアスECRCVD法が開発され、各種の提案がなされて
いる。
RプラズマCVD法と基板でのスパッタリングを組み合わせ
たバイアスECRCVD法が開発され、各種の提案がなされて
いる。
ECRプラズマCVD法とは、マイクロ波による電子サイク
ロトロン共鳴（ECR）励起のプラズマを用いて、基体上
にCVDにより膜形成を行う技術である（ECRプラズマCVD
法については、例えば特開昭60−115235号公報の記載参
照）。
ロトロン共鳴（ECR）励起のプラズマを用いて、基体上
にCVDにより膜形成を行う技術である（ECRプラズマCVD
法については、例えば特開昭60−115235号公報の記載参
照）。
ところが、ECRプラズマCVD法を用いた従来技術には、
これにより得られる薄膜と下地との密着性の点で問題が
ある。即ち、これにより形成された薄膜は、下地からの
はがれ等が生じやすい。特に堆積物とは性質が異なる下
地へ堆積する場合には、この問題が著しい。例えば、シ
リコン表面上にSiO2を膜形成し平坦化する場合などに、
大きな問題となる。かかるシリコン表面上へのSiO2の形
成は、実際、シャロートレンチと称される比較的浅い溝
をバイアスECRCVD法により埋め込むときに必要となり、
この場合に上記の問題が生じる。
これにより得られる薄膜と下地との密着性の点で問題が
ある。即ち、これにより形成された薄膜は、下地からの
はがれ等が生じやすい。特に堆積物とは性質が異なる下
地へ堆積する場合には、この問題が著しい。例えば、シ
リコン表面上にSiO2を膜形成し平坦化する場合などに、
大きな問題となる。かかるシリコン表面上へのSiO2の形
成は、実際、シャロートレンチと称される比較的浅い溝
をバイアスECRCVD法により埋め込むときに必要となり、
この場合に上記の問題が生じる。
更に、上記シリコン上のシャロートレンチへのSiO2の
埋め込みの場合、バイアスECRCVD法では、溝の肩部がエ
ッチングされてしまうという問題も生じる。
埋め込みの場合、バイアスECRCVD法では、溝の肩部がエ
ッチングされてしまうという問題も生じる。
即ち、バイアスECRプラズマCVD技術は、デポジション
とエッチングを同時進行的に行うことで平坦化膜を形成
するものであり、平坦な膜形成のためにはバイアス印加
（実際には一般にRFバイアスが用いられている）が不可
欠であるが、第５図に示すようなシリコン基板1aのSiト
レンチ1bにSiO2を堆積する場合、はじめからRFバイアス
を印加してSiO2を埋めようとすると、Siの肩部（第６図
に特にハッチングを付して符号2aで示す部分）がエッチ
ングされてしまい、第６図に符号Ｉで示したような形状
になる。第６図中、細点を付して符号2bで示すのは、堆
積したSiO2である。
とエッチングを同時進行的に行うことで平坦化膜を形成
するものであり、平坦な膜形成のためにはバイアス印加
（実際には一般にRFバイアスが用いられている）が不可
欠であるが、第５図に示すようなシリコン基板1aのSiト
レンチ1bにSiO2を堆積する場合、はじめからRFバイアス
を印加してSiO2を埋めようとすると、Siの肩部（第６図
に特にハッチングを付して符号2aで示す部分）がエッチ
ングされてしまい、第６図に符号Ｉで示したような形状
になる。第６図中、細点を付して符号2bで示すのは、堆
積したSiO2である。
Siトレンチ1bの内壁に熱酸化膜を形成したとしても、
その膜厚はあまり厚く出来ないので、同じような問題が
おこる。
その膜厚はあまり厚く出来ないので、同じような問題が
おこる。
本発明は上記事情に鑑みてなされたもので、本発明の
目的は、上述した問題点を解決して、ECRプラズマCVD法
の利点を維持しつつ、しかも下地との密着性が良好では
がれなどが生じにくい薄膜を形成でき、かつ、トレンチ
等の段差の埋め込み用薄膜形成に利用する場合でも、段
差の肩部がエッチング除去されないようなECRプラズマC
VD法利用の絶縁膜形成方法を提供することである。
目的は、上述した問題点を解決して、ECRプラズマCVD法
の利点を維持しつつ、しかも下地との密着性が良好では
がれなどが生じにくい薄膜を形成でき、かつ、トレンチ
等の段差の埋め込み用薄膜形成に利用する場合でも、段
差の肩部がエッチング除去されないようなECRプラズマC
VD法利用の絶縁膜形成方法を提供することである。
本発明の絶縁膜形成方法は、 段差を有する基体上に絶縁膜を形成する絶縁膜形成方
法であって、 基体上にプラズマ処理室内でプラズマCVD法により第
１の絶縁膜（以下適宜第１の薄膜と称することもある）
を形成し、その後基体をECRプラズマ処理室に移動し
て、 該第１の絶縁膜上にECRプラズマCVD法により第２の絶
縁膜（以下適宜第２の薄膜と称することもある）を連続
的に形成する もので、これにより上記問題を解決するものである。
法であって、 基体上にプラズマ処理室内でプラズマCVD法により第
１の絶縁膜（以下適宜第１の薄膜と称することもある）
を形成し、その後基体をECRプラズマ処理室に移動し
て、 該第１の絶縁膜上にECRプラズマCVD法により第２の絶
縁膜（以下適宜第２の薄膜と称することもある）を連続
的に形成する もので、これにより上記問題を解決するものである。
本発明において、第１の薄膜を形成するプラズマCVD
法としては、通常のプラズマCVD法を用いてもよく、あ
るいはバイアスを印加することなくECRプラズマCVD法を
用いるようにするのでもよい。
法としては、通常のプラズマCVD法を用いてもよく、あ
るいはバイアスを印加することなくECRプラズマCVD法を
用いるようにするのでもよい。
前者の場合、基体例えば半導体基板をプラズマ発生室
に保持してここで第１の薄膜を形成し、次いて、基体を
プラズマ発生室からバイアスECRCVD処理室に移動して、
ここで第２の薄膜を形成するように実施できる。これは
同一のECR装置内で行うことができる。また前者の場
合、第１の薄膜は高エネルギプラズマで形成するように
できる。
に保持してここで第１の薄膜を形成し、次いて、基体を
プラズマ発生室からバイアスECRCVD処理室に移動して、
ここで第２の薄膜を形成するように実施できる。これは
同一のECR装置内で行うことができる。また前者の場
合、第１の薄膜は高エネルギプラズマで形成するように
できる。
後者の場合、バイアスECRCVD装置により、RFバイアス
印加電力をゼロにすることで第１の薄膜を形成し、次い
でRFバイアス印加電力をかけて第２の薄膜を形成するよ
うに実施できる。
印加電力をゼロにすることで第１の薄膜を形成し、次い
でRFバイアス印加電力をかけて第２の薄膜を形成するよ
うに実施できる。
いずれの場合も、トレンチを埋め込む平坦化膜の形成
法として利用でき、このときは、第１の薄膜によりトレ
ンチ内壁に膜形成を行い、第２の薄膜によりトレンチ埋
め込みを行うようにすることができる。
法として利用でき、このときは、第１の薄膜によりトレ
ンチ内壁に膜形成を行い、第２の薄膜によりトレンチ埋
め込みを行うようにすることができる。
本発明によれば、基体上にプラズマCVD法による第１
の薄膜が形成されるので、基体と該第１の薄膜とは密着
性が良く、膜はがれなどは生じない。
の薄膜が形成されるので、基体と該第１の薄膜とは密着
性が良く、膜はがれなどは生じない。
また、第１の薄膜の形成後、第２の薄膜を形成するの
で、第２の薄膜形成においてバイアス印加されても、第
１の薄膜がバッファ層としての作用を示し、トレンチ上
への膜形成の場合でもトレンチ肩部が削られることが防
止できる。
で、第２の薄膜形成においてバイアス印加されても、第
１の薄膜がバッファ層としての作用を示し、トレンチ上
への膜形成の場合でもトレンチ肩部が削られることが防
止できる。
以下本発明の実施例について、図面を参照して説明す
る。但し当然のことではあるが、本発明は以下の実施例
により限定されるものではない。
る。但し当然のことではあるが、本発明は以下の実施例
により限定されるものではない。
実施例−１ この実施例は、本発明を、高集積化したSRAMの製造プ
ロセスにおける薄膜形成に具体化したものである。
ロセスにおける薄膜形成に具体化したものである。
本実施例においては、同一のバイアス印加可能ECRプ
ラズマCVD装置内で、まず第１図に示すように基体１を
配置してプラズマCVD法により第１の薄膜を形成し、次
いで、第２図に示すように基体１の位置をかえてバイア
スECRCVD法により第２の薄膜を連続的に形成した。
ラズマCVD装置内で、まず第１図に示すように基体１を
配置してプラズマCVD法により第１の薄膜を形成し、次
いで、第２図に示すように基体１の位置をかえてバイア
スECRCVD法により第２の薄膜を連続的に形成した。
即ち、本実施例においては、第１図に示すプラズマEC
RCVD装置10のプラズマ発生室11に被処理基体１（本例で
はシリコンウエハ）を保持し、ここでプラズマCVD法に
より基体１上に第１の薄膜を形成する。本例において、
第１の薄膜は、基体との接着性を良好にするための接着
層としての働きをするものである。よって、高エネルギ
のプラズマによりCVDを行って、接着性を高めるように
することが好ましい。ここのプラズマCVDは、バイアス
を印加しても、印加しなくてもよく、また磁場を付して
いても、いなくてもよい。
RCVD装置10のプラズマ発生室11に被処理基体１（本例で
はシリコンウエハ）を保持し、ここでプラズマCVD法に
より基体１上に第１の薄膜を形成する。本例において、
第１の薄膜は、基体との接着性を良好にするための接着
層としての働きをするものである。よって、高エネルギ
のプラズマによりCVDを行って、接着性を高めるように
することが好ましい。ここのプラズマCVDは、バイアス
を印加しても、印加しなくてもよく、また磁場を付して
いても、いなくてもよい。
第１の薄膜としては、具体的には、反応ガス系として
シランを用い、基体１であるシリコンウエハのシリコン
表面上にSiO2薄膜を形成した。ここで、シリコン表面に
対し、密着性の良いSiO2薄膜が得られた。
シランを用い、基体１であるシリコンウエハのシリコン
表面上にSiO2薄膜を形成した。ここで、シリコン表面に
対し、密着性の良いSiO2薄膜が得られた。
その後、基体１であるウエハを、プラズマ室11からEC
R処理室12に移し、これを通常のバイアスECRCVD法の位
置に置いて、ここでバイアスECRCVD法により堆積を行
い、第２の薄膜を形成する。これにより平坦化を行う。
本例においては、基体１を支持するステージ２をプラズ
マECR装置10内で第１図の位置から第２図の位置に移動
することで、基体１の配置位置を変え、各位置で第1,第
２の薄膜を形成したので、連続的な膜形成が容易に行え
た。
R処理室12に移し、これを通常のバイアスECRCVD法の位
置に置いて、ここでバイアスECRCVD法により堆積を行
い、第２の薄膜を形成する。これにより平坦化を行う。
本例においては、基体１を支持するステージ２をプラズ
マECR装置10内で第１図の位置から第２図の位置に移動
することで、基体１の配置位置を変え、各位置で第1,第
２の薄膜を形成したので、連続的な膜形成が容易に行え
た。
なお、基体１の上記移動は、ECR装置10のプラズマ引
き出し窓13を通して行ったが、市販されているECR装置
はプラズマ引き出し窓13が10cm前後であるため、基体１
であるウエハの径よりも小さいことがあるが、この場合
は、基体１の移動を可能とすべく、該プラズマ引出し窓
13を拡大するか、または除去するシステムを付加してお
けばよい。これにより、市販の装置を使って、本実施例
を用いることができる。
き出し窓13を通して行ったが、市販されているECR装置
はプラズマ引き出し窓13が10cm前後であるため、基体１
であるウエハの径よりも小さいことがあるが、この場合
は、基体１の移動を可能とすべく、該プラズマ引出し窓
13を拡大するか、または除去するシステムを付加してお
けばよい。これにより、市販の装置を使って、本実施例
を用いることができる。
第２の薄膜の形成に際しては、マグネットコイル14に
よる磁場の付与、及び矢印15で略示するマイクロ波をか
けてECRプラズマCVDを行うが、これにより、ダメージの
ない薄膜が得られる。プラズマ発生室11でのみ薄膜の成
長を続けると、ダメージが生ずるおそれがあるが、この
第２の薄膜の形成工程では、その問題はない。また、EC
RプラズマCVD法に特有の、デポジションとエッチングと
が同時に行われることにより、平坦度にすぐれた膜が得
られる。但し、この第２の薄膜の形成のとき、必ずしも
バイアス印加（図中の16で示すRF電源により印加可能）
する必要はない。なお符号17で、第２の薄膜の成形の際
のプラズマ流を略示する。
よる磁場の付与、及び矢印15で略示するマイクロ波をか
けてECRプラズマCVDを行うが、これにより、ダメージの
ない薄膜が得られる。プラズマ発生室11でのみ薄膜の成
長を続けると、ダメージが生ずるおそれがあるが、この
第２の薄膜の形成工程では、その問題はない。また、EC
RプラズマCVD法に特有の、デポジションとエッチングと
が同時に行われることにより、平坦度にすぐれた膜が得
られる。但し、この第２の薄膜の形成のとき、必ずしも
バイアス印加（図中の16で示すRF電源により印加可能）
する必要はない。なお符号17で、第２の薄膜の成形の際
のプラズマ流を略示する。
上記により、接着性の良い、かつカヴァレッジの良い
膜が形成される。
膜が形成される。
第２の薄膜は、SiO2でもよく、あるいは反応ガスを適
宜に選択して、SiN（シリコンナイトライド）や、アル
ミニウムの酸化物ないしは窒化物で形成することもでき
る（これら材料は第１の薄膜形成に用いることもでき
る）。
宜に選択して、SiN（シリコンナイトライド）や、アル
ミニウムの酸化物ないしは窒化物で形成することもでき
る（これら材料は第１の薄膜形成に用いることもでき
る）。
トレンチの埋め込みの場合、本実施例により良好な穴
埋めが達成できるが、図示例の場合、方向性（堆積物が
穴埋めの方向に成長する方向性）があるので、埋め込み
効率が特に良好である。
埋めが達成できるが、図示例の場合、方向性（堆積物が
穴埋めの方向に成長する方向性）があるので、埋め込み
効率が特に良好である。
上記例では、同一のECRプラズマCVD装置内で、第1,第
２の薄膜を形成したが、各々別装置で行ってもよいこと
は勿論である。
２の薄膜を形成したが、各々別装置で行ってもよいこと
は勿論である。
実施例−２ 本実施例は、SRAMの製造プロセスに本発明を用い、Si
基板上に、まずバイアスを印加しない条件（ノンバイア
ス）でECRプラズマCVD装置により薄く第１の薄膜形成を
行った後、バイアス印加条件で第２の薄膜形成を行うも
のである。
基板上に、まずバイアスを印加しない条件（ノンバイア
ス）でECRプラズマCVD装置により薄く第１の薄膜形成を
行った後、バイアス印加条件で第２の薄膜形成を行うも
のである。
本実施例においては、第１の薄膜形成は、次の条件で
行った。
行った。
使用ガス及び流量:SiH4＝24SCCM,O2＝40SCCM マイクロ波 :800W 印加バイアス :0W 圧力 ：〜５×10-4Torr 上記条件で、Si基板上に50〜500ÅのSiO2膜を形成す
る。得られた構造を、第３図に略示する。図中、1aは基
体であるSi基板、1bはトレンチ、1cは第１の薄膜である
ノンバイアスSiO2膜である。
る。得られた構造を、第３図に略示する。図中、1aは基
体であるSi基板、1bはトレンチ、1cは第１の薄膜である
ノンバイアスSiO2膜である。
次に、第２の薄膜形成を次の条件で行った。
使用ガス及び流量:SiH4＝24SCCM,O2＝40SCCM マイクロ波 :800W 印加バイアス :300W 圧力 ：〜５×10-4Torr 上記のようなバイアス印加条件でSiO2膜の形成を行
う。このとき、Ar等の希ガスを添加し平坦化効率を向上
させる条件を用いてもかまわない。これにより第４図に
模式的に略示する如く、滑らかで平坦な第２の薄膜1dが
得られた。実際、平坦度は良好なものであった。
う。このとき、Ar等の希ガスを添加し平坦化効率を向上
させる条件を用いてもかまわない。これにより第４図に
模式的に略示する如く、滑らかで平坦な第２の薄膜1dが
得られた。実際、平坦度は良好なものであった。
本実施例において、第１の薄膜1cが、第２の薄膜1dの
形成時にバッファ層として緩衝作用を呈するので、第２
の薄膜1dの形成の平坦化工程では、基体１であるシリコ
ン基板のトレンチ1bの肩はエッチングされない。更に、
基体１のシリコン表面と第１の薄膜1cであるノンバイア
ス−SiO2膜との密着性は良好であり、また、該ノンバイ
アス−SiO2膜と第２の薄膜1dであるバイアス印加−SiO2
膜の密着性も良好であるため、本実施例ではシリコン基
板上に密着性良くバイアス印加SiO2膜を形成できる。
形成時にバッファ層として緩衝作用を呈するので、第２
の薄膜1dの形成の平坦化工程では、基体１であるシリコ
ン基板のトレンチ1bの肩はエッチングされない。更に、
基体１のシリコン表面と第１の薄膜1cであるノンバイア
ス−SiO2膜との密着性は良好であり、また、該ノンバイ
アス−SiO2膜と第２の薄膜1dであるバイアス印加−SiO2
膜の密着性も良好であるため、本実施例ではシリコン基
板上に密着性良くバイアス印加SiO2膜を形成できる。
上述の如く本発明によれば、ECRプラズマCVD法の利点
を維持しつつ、しかも下地との密着性が良好ではがれな
どが生じにくい膜形成を行うことができ、かつ、トレン
チ等の段差の埋め込み用薄膜形成に利用する場合でも段
差の肩部がエッチング除去されない薄膜形成を行うこと
ができるという効果を有する。
を維持しつつ、しかも下地との密着性が良好ではがれな
どが生じにくい膜形成を行うことができ、かつ、トレン
チ等の段差の埋め込み用薄膜形成に利用する場合でも段
差の肩部がエッチング除去されない薄膜形成を行うこと
ができるという効果を有する。
第１図及び第２図は実施例−１における第1,第２の薄膜
形成を示す図である。第３図及び第４図は実施例−２に
おける第1,第２の薄膜の形成を示す図である。第５図及
び第６図は従来技術の問題点を解決するための図であ
る。 1,1a……基体、1c……第１の薄膜、1d……第２の薄膜、
10……ECRプラズマCVD装置。
形成を示す図である。第３図及び第４図は実施例−２に
おける第1,第２の薄膜の形成を示す図である。第５図及
び第６図は従来技術の問題点を解決するための図であ
る。 1,1a……基体、1c……第１の薄膜、1d……第２の薄膜、
10……ECRプラズマCVD装置。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) C23C 16/00 - 16/56 H01L 21/205,21/31
Claims (1)
- 【請求項１】段差を有する基体上に絶縁膜を形成する絶
縁膜形成方法であって、 基体上にプラズマ処理室内でプラズマCVD法により第１
の絶縁膜を形成し、その後基体をECRプラズマ処理室に
移動して、 該第１の絶縁膜上にECRプラズマCVD法により第２の絶縁
膜を連続的に形成する絶縁膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16796689A JP2913672B2 (ja) | 1989-06-29 | 1989-06-29 | 絶縁膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16796689A JP2913672B2 (ja) | 1989-06-29 | 1989-06-29 | 絶縁膜形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336270A JPH0336270A (ja) | 1991-02-15 |
| JP2913672B2 true JP2913672B2 (ja) | 1999-06-28 |
Family
ID=15859340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16796689A Expired - Fee Related JP2913672B2 (ja) | 1989-06-29 | 1989-06-29 | 絶縁膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913672B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183109B2 (en) | 2006-01-26 | 2012-05-22 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634536B2 (ja) * | 1992-06-11 | 1997-07-30 | 栄電子工業株式会社 | ドライプロセスコーティング加工方法および加工装置 |
| KR100694982B1 (ko) * | 2004-07-22 | 2007-03-14 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 소자의 패시베이션층 형성 방법 |
| WO2006011196A1 (ja) * | 2004-07-27 | 2006-02-02 | Fujitsu Limited | 半導体装置とその製造方法 |
-
1989
- 1989-06-29 JP JP16796689A patent/JP2913672B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183109B2 (en) | 2006-01-26 | 2012-05-22 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336270A (ja) | 1991-02-15 |
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