JP4886615B2 - テスト装置及びパタン生成装置 - Google Patents

Description

本発明は、テスト装置及びパタン生成装置に関し、特に半導体集積回路の遅延テスト用のテスト装置及びパタン生成装置に関する。

近年、半導体集積回路の高度化の進展が著しい。これに伴って半導体集積回路のテストにも高い精度が求められている。

半導体集積回路のテスト工程においては、被試験回路（試験品）の回路情報に基づいて、論理値列（デジタル信号列）として構成されるテストパタン及び期待値パタンを予め用意する。そして、クロック及びテストパタンの入力に基づいて試験品から出力される出力パタンが、期待値パタンと一致するかどうかを判定する。それらが一致する場合には試験品が良品であるものとし、それらが一致しない場合には試験品が不良品であるものとする。

特許文献１では、半導体集積回路の特定領域を指定することで、その特定領域をテストするテストベクタを生成するテストベクタ生成装置が開示されている。
特開２００４−１５０８２０号公報

上述のように、期待値パタンは、被試験回路の回路情報に基づいて求められる。換言すると、期待値パタンは、製造時に発生するプロセス誤差等は正確に考慮されていない。従って、良品として判断されるべき試験品からの出力パタンに対して期待値パタンが相違してしまう場合がある。そして、テスト時に良品として判断されるべきものであっても、テスト時に不良品と判断されてしまい、半導体集積回路の歩留まりが劣化することが問題となっている。尚、この点は、被試験回路の通常動作周波数以上のクロックで被試験回路をテストする場合に顕著に問題となる。

本発明に係るテスト装置は、テストパタン及び期待値パタンを用いて試験品をテストするテスト装置であって、前記試験品に対して前記テストパタンを出力する制御部と、前記テストパタンの入力に伴って前記試験品から出力される出力パタンに基づいて前記期待値パタンを変換するパタン変換部と、変換後の前記期待値パタンを用いて前記試験品が良品であるのか又は不良品であるのかを判定する判定部と、を備え、前記パタン変換部は、前記出力パタンと前記期待値パタン間の相違部分が記憶されるエラーログを生成するエラーログ生成部と、前記エラーログに基づいて前記期待値パタンを変換するパタン変換実行部と、を備える。

出力パタンに基づいて期待値パタンを変換することによって、良品からの出力パタンに対して期待値パタンが相違することが抑制され、結果として、試験品の歩留まりが劣化することが抑制される。

本発明に係るパタン生成装置は、試験品の遅延テスト時に用いられる判定用パタンを生成するパタン生成装置であって、前記試験品に対してテストパタンを出力する制御部と、前記テストパタンの入力に伴って前記試験品から出力される出力パタンに基づいて期待値パタンを変換し、変換後の前記期待値パタンを出力するパタン変換部と、を備え、前記パタン変換部は、前記出力パタンと前記期待値パタン間の相違部分が記憶されるエラーログを生成するエラーログ生成部と、前記エラーログに基づいて前記期待値パタンを変換するパタン変換実行部と、を備える。

出力パタンに基づいて期待値パタンを変換することによって、良品からの出力パタンに対して期待値パタンが相違することが抑制され、結果として、試験品の歩留まりが劣化することが抑制される。

良品からの出力パタンに対して期待値パタンが相違することにより試験品の歩留まりが劣化することを抑制することができる。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、各実施の形態は、説明の便宜上、簡略化されている。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。

〔第１の実施形態〕
第１の実施形態について、図１乃至図８に基づいて説明する。図１は、自動テスト装置の概略的なブロック図である。図２は、遅延テストを説明するための説明図である。図３は、試験品に入力される遅延テスト用クロックを説明するための説明図である。図４は、遅延値を説明するための説明図である。図５は、良品サンプルの選定手順を説明するための概略的なフローチャートである。図６は、テスト周波数の設定手順を説明するための概略的なフローチャートである。図７は、期待値エラーリストを示す概略的な説明図である。図８は、期待値エラーヒストグラムを示す概略的な説明図である。図９は、期待値パタンの変換手順を説明するための概略的なフローチャートである。図１０は、期待値パタンの変換を説明するための概略的な説明図である。図１１は、判定部の動作を説明するための概略的なフローチャートである。

図１に示すように、試験品２０は、自動テスト装置（テスト装置）５０に接続される。自動テスト装置５０は、試験品２０をテストし、試験品２０が良品であるのか不良品であるのか判断する。試験品２０は、クロック端子、入力端子、出力端子を有する半導体集積回路である。入力端子及び出力端子は、ｎ個（ｎは２以上の自然数）の端子から構成されるものとする。

自動テスト装置５０は、図２に模式的に示すように、遅延テスト（ディレイテスト）を実行する。自動テスト装置５０は、Ｆ／Ｆ（Flip/Flop）１５にセットした値を、図３に示す２パルスを含むクロックで、Ｆ／Ｆ１５からＦ／Ｆ１９に転送する。具体的には、図３のパルスＰＳ１により、Ｆ／Ｆ１５の保持値をＦ／Ｆ１７に転送する。図３のパルスＰＳ２により、Ｆ／Ｆ１７の保持値をＦ／Ｆ１９に転送する。

図３のパルスＰＳ１の立ち上がり時点ｔ１に対するパルスＰＳ２の立ち上がり時点ｔ２の時間的な遅延を遅延値と呼ぶ。遅延値は、試験品２０に設定されるパスで生じる伝播遅延を考慮して設定される。

本実施形態においては、図４（ａ）に示すように、正常なパスで生じる伝播遅延を６ｎｓとしたとき、遅延値を、例えば８ｎｓに設定することもできる。ただし、図４（ｂ）に示すように、試験品２０の通常動作周波数に対応して設定される遅延値は１０ｎｓであるものとする。図４（ａ）のように遅延値を低く設定することで、より高精度に試験品２０における信号の伝播遅延を検出することができる。遅延値を低く設定しても良好にテストできる理由は、以下の説明から明らかとなる。なお、遅延値とクロックの周波数は密接に関連する値であり、遅延値が１０ｎｓのとき、周波数は１００ＭＨｚである。

図１に示すように、自動テスト装置５０は、制御部１、テストパタン格納部２、期待値パタン格納部３、テスト周波数設定部４、パタン変換部５、変換後期待値パタン格納部６、判定部７、モード制御部８を有する。また、自動テスト装置５０は、クロック端子Ｐ１、データ端子Ｐ２、データ端子Ｐ３を有する。試験品２０の入力端子数に対応して、データ端子Ｐ２もｎ個の端子から構成されるものとする。データ端子Ｐ３についても同様である。テスト周波数設定部４は、エラーリスト生成部９、ヒストグラム生成部１０、テスト周波数選択部１１を有する。パタン変換部５は、エラーログ生成部１２、パタン変換実行部１３を有する。なお、自動テスト装置５０は、パタン変換する点に着眼すると、テスト時に用いられる判定用パタンを生成するパタン生成装置としても機能する。

まず、自動テスト装置５０における各機能部の接続関係について説明する。制御部１の入力ａは、テストパタン格納部２に接続され、その入力ｂはテスト周波数選択部１１に接続される。制御部１の出力ｃは、データ端子Ｐ２を介して試験品２０の入力端子に接続され、その出力ｄは、クロック端子Ｐ１を介して試験品２０のクロック端子に接続される。データ端子Ｐ３は、試験品２０の出力端子に接続され、かつ、エラーリスト生成部９の入力ａ、エラーログ生成部１２の入力ａ、判定部７の入力ａに接続される。また、エラーリスト生成部９の入力ｂには、期待値パタン格納部３が接続される。エラーログ生成部１２の入力ｂには、期待値パタン格納部が接続される。

エラーリスト生成部９の出力は、ヒストグラム生成部１０に接続される。ヒストグラム生成部１０の出力はテスト周波数選択部１１に接続される。テスト周波数選択部１１の出力は制御部１に接続される。エラーログ生成部１２の出力は、パタン変換実行部１３の入力ａに接続される。パタン変換実行部１３の入力ｂには、期待値パタン格納部３が接続される。パタン変換実行部１３の出力は、変換後期待値パタン格納部６に接続される。判定部７の入力ａは、データ端子Ｐ３に接続される。判定部７の入力ｂは、変換後期待値パタン格納部６に接続される。

テストパタン格納部２には、予め試験品２０に入力されるべきテストパタンが格納される。同様に、期待値パタン格納部３には、試験品２０から出力されるべき期待値パタンが格納される。なお、テストパタン及び期待値パタンは、周知のように、試験品２０としての半導体集積回路の回路情報に基づいて予め求められるものである。

制御部１は、テストパタン格納部２から取得したテストパタンを出力する。また、試験品２０のクロック端子に入力されるべき所定周波数のクロックを出力する。なお、良品又は不良品の判別がつかない試験品２０を実際にテストする際に、制御部１から出力されるクロックの周波数をテスト周波数と呼ぶこともある。

テスト周波数設定部４は、良品サンプルを用いて、良品及び不良品を含む試験品２０の試験時に設定されるべきテスト周波数を設定する。具体的には、テスト周波数設定部４は、良品サンプルからの出力パタンに対して期待値パタンがどの程度相違しているのかを周波数毎に予め調べ、それらの相違の程度が大きな周波数をテスト周波数として特定する。 このようにすることで試験品２０からの出力パタンと期待値パタン間の相違が著しい条件で試験品２０をテストすることができる。テスト周波数設定部４により設定される周波数は、試験品２０の通常動作周波数以上の周波数である。

なお、良品サンプルとは、図５のフローチャートに示す手順により試験品２０の中から良品として選定された半導体集積回路である。具体的には、まず、図５に示すように、試験品２０を実際に製造する（Ｓ１）。次に、各種の機能テスト（遅延テストは含まない）を実行する（Ｓ２）。次に、Ｓ２の機能テスト結果からみて、複数のテストに亘って特性が安定している試験品２０を選定する（Ｓ３）。このようにして選定された試験品２０は、高い確率で遅延テストにおいても良品と判断される。なお、試験品２０は、プロセス工程を経て実際に製造された半導体装置であり、プロセスばらつき、動作時の電源電圧の揺れ、動作時のクロストーク等の影響を受けて実際に所定の機能を実現する。

図１に示すように、テスト周波数設定部４は、エラーリスト生成部９、ヒストグラム生成部１０、テスト周波数選択部１１を有する。

テスト周波数設定部４は、図６のフローチャートに示すように、良品及び不良品を含む試験品２０の試験時に設定されるべきテスト周波数を特定する。

Ｓ１のとき、エラーリスト生成部９は、図７に示すような期待値エラーリストを作成する。なお、制御部１から良品サンプルには所定のテストパタン及び所定周波数のクロックが入力されるものとする。また、クロックの周波数は、試験品の限界測定周波数から試験品の実スピードの周波数の範囲で所定の間隔をあけて複数設定されるものとする。

なお、限界測定周波数とは、正常なパスで生じる伝播遅延のみを考慮して設定されるクロックの周波数である。図４の場合には、限界測定周波数に対応する遅延値は６ｎｓである。実スピードの周波数とは、試験品２０の通常動作周波数（試験品の回路が良好に機能する範囲内の周波数）に一致する周波数である。図４（ｂ）の場合には、実スピードの周波数に対応する遅延値は１０ｎｓである。

図７の期待値エラーリストは、ある良品サンプルからの出力パタンに対して、それに対応する期待値パタンがどの程度相違しているのかを示す。すなわち、期待値パタンに含まれる論理値（２値信号）が、出力パタンに含まれる対応する論理値とは異なる値であれば、その論理値はエラーとしてカウントされる。なお、期待値エラーリストは、クロックの周波数を１単位として複数生成されるものとする。

なお、エラー数のカウントを簡略化するため、エラーとなる論理値を含むパタンの数自体をカウントしてもよい。また、図７から明らかなように、ある周波数について複数のパタン（期待値パタンＰＮ１〜ＰＮｘ）が用意されるものとする。

ヒストグラム生成部１０は、期待値エラーリストのヒストグラム化を実行する（Ｓ２）。ヒストグラム生成部１０は、周波数毎に生成された期待値エラーリストに基づいてエラー数の合計を算出し、図８の期待値エラーヒストグラムを生成する。なお、ここで特定されるテスト周波数は、限界測定周波数（ｔｈ１）から実スピードの周波数（ｔｈ２）の範囲で設定される。

テスト周波数選択部１１は、良品及び不良品を含む試験品２０を実際にテストする際に用いられるテスト周波数を期待値エラーヒストグラムに基づいて決定する。具体的には、図８に模式的に示したように、ｔｈ１−ｔｈ２間で、エラー数の合計値が上位３番以内の周波数Ｆ１〜Ｆ３をテスト周波数として選択する。なお、テスト周波数選択部１１で選択された周波数は制御部１に伝送される。

図１のパタン変換部５は、良品サンプルから出力された出力パタンに基づいて期待値パタンを変換し、変換後の期待値パタンを出力する。なお、このとき、制御部１から試験品２０には、テスト周波数設定部４により選択されたテスト周波数Ｆ１〜Ｆ３それぞれに基づいて設定されたクロックが出力される。

パタン変換部５は、エラーログ生成部１２、パタン変換実行部１３を有する。エラーログ生成部１２は、良品サンプルからの出力パタンに対する期待値パタンの相違部分をエラーログとして生成する。エラーログに記憶される情報は、例えば、期待値パタンの識別番号、エラーとして検出された論理値に設定された識別番号である。これにより、エラーログには、良品サンプルからの出力パタンに対する期待値パタンの相違部分が記憶される。パタン変換実行部１３は、エラーログ生成部１２で生成されたエラーログに基づいて期待値パタンを変換する。具体的には、エラーログから特定された期待値パタンの論理値を反転させる。パタン変換実行部１３から出力された変換後の期待値パタンは、変換後期待値パタン格納部６に格納される。

ここで、図９を参照して、パタン変換部５の動作について説明する。

まず、自動テスト装置５０は、制御部１から出力されるクロックの周波数をテスト周波数Ｆ１に設定する（Ｓ１）。次に設定される周波数があるのか確認する（Ｓ２）。ここでは、テスト周波数Ｆ２、テスト周波数Ｆ３については未設定であり、次に設定される周波数がある。そして、自動テスト装置５０は、良品サンプルをテスト駆動させる（Ｓ３）。具体的には、制御部１は、良品サンプルにテストパタンをセットし、そして、テスト周波数Ｆ１のクロックを良品サンプルに入力し、遅延テストを試行的に実行する。そして、エラーログ生成部１２は、良品サンプルからの出力パタンと期待値パタンとに基づいてエラーログを生成する（Ｓ４）。その後、自動テスト装置５０は、次の周波数を設定する（Ｓ５）。すなわち、制御部１から出力されるクロックの周波数をテスト周波数Ｆ２に設定する。次に、パタン変換実行部１３は、エラーログに基づいて期待値パタンを変換する（Ｓ６）。具体的には、パタン変換実行部１３は、エラーログに基づいて特定された期待値パタンの論理値を反転させる。例えば、図１０に示すように、紙面に向かって最右端の論理値を０から１に反転させる。

パタン変換後、次の周波数があるのかを確認する（Ｓ２）。ここでは、テスト周波数Ｆ３がある。従って、上述と同様に、Ｓ３からＳ６を実行する。その後のＳ２では、次に設定されるべき周波数はない（Ｓ２）。従って、パタン変換のフローは終了する。

上述のように自動テスト装置５０が動作した後、変換後期待値パタン格納部６には、テスト周波数Ｆ１に対応した変換後の期待値パタン、テスト周波数Ｆ２に対応した変換後の期待値パタン、テスト周波数Ｆ３に対応した変換後の期待値パタンが格納される。

この状態になったとき、自動テスト装置５０には、良品なのか不良品なのか判別がついていない試験品２０が接続される。そして、自動テスト装置５０は、接続された試験品２０が良品なのか不良品なのかを判断する。具体的には、判定部７が試験品２０から出力されたパタンと変換後期待値パタン格納部６から取得された変換後の期待値パタンとの異同を判定する。それらが一致する場合には試験品２０は良品とされ、それらが一致しない場合には試験品２０は不良品とされる。

上述の自動テスト装置５０による判定動作について、図１１のフローチャートを用いて説明する。

まず、自動テスト装置５０は、制御部１から出力されるクロックの周波数をテスト周波数Ｆ１に設定する（Ｓ１）。次にすべての周波数で実行されたのか確認する（Ｓ２）。ここでは、テスト周波数Ｆ２、テスト周波数Ｆ３については未設定であり、次に設定される周波数がある。そして、自動テスト装置５０は、試験品２０をテスト駆動させる（Ｓ３）。具体的には、制御部１は、良品サンプルにテストパタンをセットし、そして、テスト周波数Ｆ１のクロックを試験品２０に入力させる。そして、判定部７は、試験品２０からの出力パタンと変換後の期待値パタンとの異同を判定する。なお、このとき比較される変換後の期待値パタンは、テスト周波数Ｆ１に対応したものである。それらが一致する場合には試験品２０は良品であるものとし、それらが一致しない場合には試験品２０は不良品であるものとする。その後、自動テスト装置５０は、次の周波数を設定する（Ｓ５）。ここでは、テスト周波数Ｆ２を設定する。そして、上述と同様に、Ｓ２〜Ｓ５のループを実行する。

テスト周波数Ｆ３で試験品２０のテスト駆動、判定が実行された後、Ｓ２で、すべての周波数で実行されたものと判断され、自動テスト装置５０における判定動作は終了する。

なお、図１のモード制御部８は、テスト周波数設定部４、パタン変換部５、判定部７のいずれかを活性化させる。すなわち、上述の説明から明らかなように、モード制御部８は、テスト周波数設定部４を活性化させ、試験品２０のテストに適したテスト周波数を設定させる。次に、モード制御部８は、パタン変換部５を活性化させ、良品サンプルからの出力パタンに基づいて期待値パタンを変換させる。その後、モード制御部８は、判定部７を活性化させ、実際に、良品なのか不良品なのか判別のつかない試験品２０をテストさせる。

上述の説明から明らかなように、本実施形態においては、自動テスト装置５０は、良品サンプルからの出力パタンに基づいて変換された期待値パタンを利用して、良品なのか不良品なのかの判別がつかない試験品２０を実スピードの周波数以上の周波数のクロックを用いてテストする。

実スピードの周波数以上の範囲の周波数のクロックでは、期待値パタンは試験品２０から出力される出力パタンと相違する確率が高くなるが、ここでは上述のように、良品サンプルからの出力パタンに基づいて期待値パタンを変換し、変換後の期待値パタンを判定用パタンとする。これにより、良品から出力される出力パタンに対して判定用パタンが大きく相違することは抑制される。また、試験品２０を実スピードの周波数以上の周波数のクロックを用いてテストすることも可能になるため、試験品２０で生じる信号の伝播遅延を高精度に検出することができる。

本発明の技術的範囲は上述の実施形態に限定されない。自動テスト装置５０は、ソフトウェアを用いて構成してもよいし、ハードウェアを用いて構成してもよいし、ソフトウェア及びハードウェアを用いて構成してもよい。テストパタン、期待値パタン等の信号列に含まれる信号数は２以上であれば良い。すなわち、図１のｎｂｉｔのｎは、２以上の自然数であれば良い。判定部７には、変換後期待値パタン格納部６が接続されることに加えて、期待値パタン格納部３を接続させてもよい。スイッチ等を介して、期待値パタン格納部３又は変換後期待値パタン格納部６を接続させてもよい。期待値パタンに対して良品の出力パタンがどの程度相違しているのかに基づいてエラー数をカウントしても良い。

本発明の第１実施形態に係る自動テスト装置の概略的なブロック図である。 本発明の第１実施形態に係る遅延テストを説明するための説明図である。 本発明の第１実施形態に係る試験品に入力される遅延テスト用クロックを説明するための説明図である。 本発明の第１実施形態に係る遅延値を説明するための説明図である。 本発明の第１実施形態に係る良品サンプルの選定手順を説明するための概略的なフローチャートである。 本発明の第１実施形態に係るテスト周波数の設定手順を説明するための概略的なフローチャートである。 本発明の第１実施形態に係る期待値エラーリストを示す概略的な説明図である。 本発明の第１実施形態に係る期待値エラーヒストグラムを示す概略的な説明図である。 本発明の第１実施形態に係る期待値パタンの変換手順を説明するための概略的なフローチャートである。 本発明の第１実施形態に係る期待値パタンの変換を説明するための概略的な説明図である。 本発明の第１実施形態に係る判定部の動作を説明するための概略的なフローチャートである。

符号の説明

１ 制御部
２ テストパタン格納部
３ 期待値パタン格納部
４ テスト周波数設定部
５ パタン変換部
６ 変換後期待値パタン格納部
７ 判定部
８ モード制御部
９ エラーリスト生成部
１０ ヒストグラム生成部
１１ テスト周波数選択部
１２ エラーログ生成部
１３ パタン変換実行部
２０ 試験品
５０ 自動テスト装置
Ｆ１-Ｆ３ テスト周波数
Ｐ１ クロック端子
Ｐ２ 入力データ端子
Ｐ３ 出力データ端子
ＰＮ１-ＰＮｘ 期待値パタン

Claims (13)

1. テストパタン及び期待値パタンを用いて試験品をテストするテスト装置であって、
   前記試験品に対して前記テストパタンを出力する制御部と、
   前記テストパタンの入力に伴って前記試験品から出力される出力パタンに基づいて前記期待値パタンを変換するパタン変換部と、
   変換後の前記期待値パタンを用いて前記試験品が良品であるのか又は不良品であるのかを判定する判定部とを備え、
   前記パタン変換部は、
   前記出力パタンと前記期待値パタン間の相違部分が記憶されるエラーログを生成するエラーログ生成部と、
   前記エラーログに基づいて前記期待値パタンを変換するパタン変換実行部と、
   を備えるテスト装置。
2. 前記パタン変換部は、遅延テスト以外のテストの結果に基づいて良品として選定される前記試験品からの前記出力パタンに基づいてパタン変換することを特徴とする請求項１に記載のテスト装置。
3. 前記パタン変換実行部は、前記エラーログに基づいて前記期待値パタンの論理値を部分的に反転させることを特徴とする請求項１又は２に記載のテスト装置。
4. 前記制御部は、前記出力パタンと前記期待値パタン間の比較に基づいて設定される所定周波数のクロックも出力することを特徴とする請求項１乃至３のいずれか一項に記載のテスト装置。
5. 前記制御部から出力される前記クロックの周波数を設定するテスト周波数設定部を更に備える請求項４に記載のテスト装置であって、
   前記テスト周波数設定部は、
   前記クロックの所定周波数に対して、前記出力パタンと前記期待値パタン間の相違を示すエラー数を対応付けるエラーリストを生成するエラーリスト生成部と、
   前記エラーリストに基づいて、前記クロックの周波数の変化に対する前記エラー数の変化を示すエラーヒストグラムを生成するヒストグラム生成部と、
   前記エラーヒストグラムに基づいて前記制御部から出力されるべき前記クロックの周波数を選択するテスト周波数選択部と、
   を備えることを特徴とするテスト装置。
6. 前記出力パタンと相違する前記期待値パタンの数、又は前記出力パタンと相違する前記期待値パタンに含まれるエラーとなる論理値の数に基づいて、前記出力パタンと前記期待値パタン間の相違を示す前記エラー数は決定されることを特徴とする請求項５に記載のテスト装置。
7. 前記エラーリスト生成部は、少なくとも前記試験品の通常動作周波数以上の複数の所定周波数で複数の前記エラーリストを生成し、
   前記テスト周波数選択部は、前記試験品の通常動作周波数以上の所定周波数を選択することを特徴とする請求項５又は６に記載のテスト装置。
8. 前記試験品は、半導体集積回路であることを特徴とする請求項１乃至７のいずれか一項に記載のテスト装置。
9. 前記テストパタンを格納するテストパタン格納部と、
   前記期待値パタンを格納する期待値パタン格納部と、
   を更に備えることを特徴とする請求項１乃至８のいずれか一項に記載のテスト装置。
10. 試験品の遅延テスト時に用いられる判定用パタンを生成するパタン生成装置であって、
    前記試験品に対してテストパタンを出力する制御部と、
    前記テストパタンの入力に伴って前記試験品から出力される出力パタンに基づいて期待値パタンを変換し、変換後の前記期待値パタンを出力するパタン変換部とを備え、
    前記パタン変換部は、
    前記出力パタンと前記期待値パタン間の相違部分が記憶されるエラーログを生成するエラーログ生成部と、
    前記エラーログに基づいて前記期待値パタンを変換するパタン変換実行部と、
    を備えるパタン生成装置。
11. 前記パタン変換部は、遅延テスト以外のテストの結果に基づいて良品として選定される前記試験品からの前記出力パタンに基づいてパタン変換することを特徴とする請求項１０に記載のパタン生成装置。
12. 前記制御部は、前記出力パタンと前記期待値パタン間の比較に基づいて設定される所定周波数のクロックも出力することを特徴とする請求項１０又は１１に記載のパタン生成装置。
13. 前記制御部から出力される前記クロックの周波数を設定するテスト周波数設定部を更に備える請求項１２に記載のパタン生成装置であって、
    前記テスト周波数設定部は、
    前記クロックの所定周波数に対して、前記出力パタンと前記期待値パタン間の相違を示すエラー数を対応付けるエラーリストを生成するエラーリスト生成部と、
    前記エラーリストに基づいて、前記クロックの周波数の変化に対する前記エラー数の変化を示すエラーヒストグラムを生成するヒストグラム生成部と、
    前記エラーヒストグラムに基づいて前記制御部から出力されるべき前記クロックの周波数を選択するテスト周波数選択部と、
    を備えることを特徴とするパタン生成装置。

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