JP4871127B2 - 半導体デバイスを製造する方法および半導体デバイス - Google Patents

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Description

本発明は、高信頼性を備える半導体デバイス、およびこの半導体デバイスを製造する方法に関する。本発明は特に、ＵＶセルチャージング（UV cell charging）、すなわちＵＶ照射によるセルへの電化蓄積を抑制した超小型フラッシュメモリデバイスの製造に適用することができる。
増加の一途をたどる超小型化に対する要求に応えようとする際、特にフラッシュメモリデバイス（例えばＥＥＰＲＯＭ）のような不揮発性の半導体デバイスを製造する際、様々な問題が生じる。
超小型化に対する絶え間ない要求により、ゲート幅が約０．１３ミクロン以下のトランジスタを含むとともに約０．３０ミクロン以下の小さな隙間によって分離したゲート構造を含んだフラッシュメモリデバイスが製造されるようになった。
従来の方法によれば、酸化物側壁スペーサがゲートスタックの側面上に形成され、第１層間絶縁膜（ILD0）がゲート構造同士の隙間を埋めるように、ゲート構造上にたい積される。
超小型化が進められるにつれて（特に、ＥＥＰＲＯＭデバイスの寸法がディープサブミクロンの領域にスケーリングされるにつれて）、デポジション、メタルエッチングおよび不動態化のような処理ラインのバックエンド中（特にプラズマ処理中）に起こるＵＶチャージングのように、信頼性に関する様々な問題が生ずる。
このような処理中に生ずるＵＶ照射は、しきい電圧（Vt）の増加を伴う望ましくないＵＶチャージングをフラッシュ・メモリデバイスにもたらすことになる。
ＵＶチャージングに晒され、増加したVtを呈するセルは、過書込みを防止することが非常に難しく、また過消去を防止することが難しい。
初期Vtが増加した場合、消去状態とプログラム状態の間のVtウィンドウの幅が狭くなり、これにより信頼性や処理速度に関する様々な問題が引き起こされる。
したがって、信頼性が高く処理速度の速いフラッシュメモリデバイス（例えばＥＥＰＲＯＭ）のような超小型化半導体デバイス、およびＵＶセルチャージングを抑制したこのようなデバイスの製造を可能にする効率的な方法が必要とされている。
本発明は、信頼性が改善され、ＵＶセルチャージングを低減させた半導体デバイス（特にフラッシュメモリ半導体デバイス）を製造する方法を提供することができ、有利である。
本発明はさらに、改善された信頼性を有する、ＵＶセルチャージングが低減した半導体デバイス（例えばフラッシュメモリ半導体デバイス）を提供することができ、有利であるである。
本発明のさらなる利点およびその他の構造は、後述の発明の詳細な説明において説明する。その一部は以下の説明を理解した当業者には明白なものであり、または本発明を実行することによって学ぶことができる。本発明の利点は、添付の特許請求の範囲に特に記載されているように、実現し、得ることができる。
本発明によれば、上述およびその他の利点の一部は、半導体デバイスを製造する方法によって達成される。この方法は、ゲート構造を有するトランジスタを、基板上に、ゲート絶縁層を間に挟んで形成するステップと、トランジスタ上に層間絶縁膜を形成するステップと、層間絶縁膜の上面に、屈折率（R.I.）が１．６よりも大きいシリコンリッチ・シリコン酸化物層を形成するステップと、を含む。
本発明の他の態様は、基板上に、ゲート絶縁層を間に挟んで形成される、ゲート構造を有するトランジスタと、トランジスタ上の層間絶縁膜と、屈折率（R.I.）が１．６よりも大きい、層間絶縁膜の上面のシリコンリッチ・シリコン酸化物層と、を含む。
本発明の実施形態は、（１．７から２．０のような）１．７よりも大きい屈折率（R.I.）を備えるシリコンリッチ・シリコン酸化物層（SiRO）を、４００〜６００Åの厚みで形成するステップを含む。
本発明の実施形態は、層間絶縁膜としてホウ素リンドープされたケイ酸塩ガラス（ＢＰＳＧ）をたい積するステップと、このＢＰＳＧ層の上面をプレーナ化するステップと、４５０〜６５０℃の高温、および１１５〜１３５sccmのシラン流量でのプラズマＣＶＤ（plasma enhanced chemical vapor deposition）技術により、シリコンリッチ・シリコン酸化物層（SiRO）をたい積するステップと、をさらに含む。
本発明の実施形態は、基板上のトンネル酸化膜、このトンネル酸化膜上のフローティングゲート電極、このフローティングゲート電極上の酸化物／窒化物／酸化物（ＯＮＯ）スタックを含む層間絶縁膜、およびこの層間絶縁膜上のコントロールゲート３６を含む。
本発明のさらなる特長は、この後の詳細な説明から当業者に容易に明白になるであろう。詳細な説明中の本発明の実施形態は、本発明を実施するために最良の形態であると考えられるものを単に例示して説明したにすぎない。本発明はその他の、異なった実施形態において実施することができ、そしてそのいくつかの細かい部分は様々な明白な観点から変更することが可能であるが、それらはすべて本発明から乖離するものではない、ことを理解していただきたい。従って、添付の図面および説明は本質的に例示のためのものとして取り扱われるべきであって、制限目的のものとして取り扱われるべきではない。
本発明は、ＵＶ劣化（UV degradation）を抑制した半導体デバイスの製造を可能にする効率的な方法を提供することにより、半導体デバイスを製造する際に生じる様々な信頼性に関する問題に関し、これを解決する。
本発明の実施形態は、セルのＵＶチャージングを著しく抑制した、例えばＥＥＰＲＯＭのようなフラッシュメモリデバイスを製造することを含む。
実験および調査を実行により、ライン処理のバックエンド中に生じるＵＶ照射は、望ましくないことにセルを充電し（charge）、これによりセルのプログラム電圧を増加させることを発見した。
このような望ましくないプログラム電圧の増加は、消去状態とプログラム状態の間のVtウィンドウを減らす。
本発明は、層間絶縁膜（すなわちILD0）上に、実質的にＵＶ照射を透過しないSiRO層をたい積することによるＵＶセルチャージング問題に関し、これを解決するものである。このSiRO層は、１．７よりも大きい屈折率のように（例えば１．７から2.0）、典型的に１．６よりも大きい屈折率（R.I.）を有している。
本発明は、４５０〜５５０℃（例えば５００℃）の温度のような高温および１００〜１５０sccm（例えば１２５sccm）のシラン流量で実施されるプラズマＣＶＤ（plasma enhanced chemical vapor deposition）技術により、このようなSiRO層を製造する。
このようなたい積は、１６５〜１９５sccm（例えば１８０sccm）のN2O流量、１．８〜２．２トル（例えば２．０トル）の圧力、１１０〜１４０ワット（例えば１２５ワット）のＲＦ力で実施することができる。
スペーシング（ウェーハとガスを排出するシャワーヘッドの間の距離）は、約６２５〜６７５ミル（例えば６５０ミル）に維持することができる。このたい積プロセスは、３〜１５秒間実施することができ、その結果４００〜６００Å（例えば５００Å）の厚みを有するSiRO膜がたい積される。
典型的なシリコン酸化層が１．４５〜１．４６の屈折率（R.I.）を呈するのに対して、このようなプラズマＣＶＤ技術は、屈折率（R.I.）が１．６よりも高くなるように（例えば１．７から２．０のように、１．７よりも大きいように）シリコン含有量を増加させたSiRO層をたい積するのに効果的である。
本発明によるSiRO膜の使用は、従来の製造技術の使用により得られる電圧分布（Vt distribution）よりもその範囲が狭い電圧分布を提供する。
本発明の実施形態の一例を、図１に概略的に示す。この図において、トランジスタは基板３０上に形成されている。基板３０は、ドープされた単結晶シリコン、複数のウェル、またはエピタキシャル層を含み得る。トランジスタは、その間に層間（interpoly）（ＯＮＯ）絶縁膜を備えるデュアルゲート構造を含み得る。
例えば、トランジスタはトンネル酸化膜３３、フローティングゲート構造３４、ＯＮＯスタック層間絶縁膜３５、コントロールゲート３６を含んでいてもよい。
金属シリサイドの層３７Ａがゲート電極スタックの上面に形成される一方、金属シリサイドの層３７Ｂがソース／ドレイン領域３１、３２の上に形成される。
シリコン酸化物のような絶縁物側壁スペーサ３８がゲート電極の側面に形成される。シリコン窒化物のエッチストップ層３９がシリコン酸化物側壁スペーサ３８上のゲート構造の上にたい積される。
その後、ＢＰＳＧ層のような層間絶縁膜（ILD0）３００が例えばプラズマＣＶＤ（plasma enhanced chemical deposition）によりたい積される。
それから例えばＣＭＰ（chemical mechanical polishing）によりプレーナ化が実行される。
本発明の実施形態によれば、SiRO層５００がＢＰＳＧ層３００の上面にたい積される。この本発明の実施形態に従ってたい積されたSiRO層は、１．６よりも大きい（例えば１．７から２．０）屈折率R.I.を呈するので、ライン処理の後のバックエンドの間に生じるＵＶ照射がセルに到達することを阻止し、これらのセルのプログラム電圧が上昇することを阻止する。
後続のプロセスは、SiRO層５００および層間絶縁膜３００を貫通するコンタクトホール４００を形成するための異方性エッチングを含む。SiRO層５００の存在は、このような異方性エッチングの間に生じるUV照射が望ましくないように電圧Vtを上昇させるのを防止する。
このＵＶを透過しないSiRO層５００はまた、メタライゼーション、たい積、エッチング処理のような後続のライン処理のバックエンドの間、ＵＶ照射からセルを遮蔽する。さらに、これらのセルはＵＶ照射から遮蔽される。
本発明は、処理速度が早く、ＵＶ照射によるセルの過書込みを低減したＥＥＰＲＯＭデバイスのような、改善された信頼性を備える半導体デバイスを提供する。本発明の実施形態によれば、シリコンリッチ・シリコン酸化物層がプレーナ化されたＢＰＳＧ層間絶縁層上にたい積される。このシリコンリッチ・シリコン酸化物層はバックエンドプロセスの間生じるＵＶ照射がセルに到達することを防止し、望ましくないセルのプログラム電圧の上昇を阻止する。
本発明は、様々なタイプの半導体デバイス、特に早い回路速度を呈し、信頼性の高い、例えば約０．１２ミクロン以下のデザインルールを備える、サブミクロン寸法を有する高集積半導体デバイスの製造において、産業上の利用可能性を有する。
本発明は特に、セルのＵＶチャージングが著しく減少したＥＥＰＲＯＭのようなフラッシュメモリデバイスの製造において産業上の利用可能性を有する。
上述の詳細な説明においては、その特有の例示的な実施形態を参照して本発明を説明した。しかしながら、添付の特許請求の範囲に記載されているように、本発明のより広い範囲から離れることなしに、様々な変形および変更を加えることができることは明らかである。従って、詳細な説明および図面は例示のためのものと取り扱われるべきであって、限定的なものとして取り扱われるべきではない。本発明は他の様々な組み合わせおよび環境において使用可能であり、ここに明示した発明概念の範囲内で変更または変形が可能であることは理解できるであろう。
ＥＥＰＲＯＭセルを含む半導体デバイスにおいて、実質的にＵＶ照射を透過しないシリコンリッチ・シリコン酸化物層が採用された、本発明の実施形態の一例を概略的に示す図。

Claims (8)

  1. ゲート絶縁層（３３）を介して基板（３０）上に形成されるゲート構造を有するトランジスタを形成するステップと、
    前記トランジスタ上に第１層間絶縁膜（３００）を形成するステップと、
    前記第１層間絶縁膜（３００）の上面に、屈折率（Ｒ．Ｉ．）が１．６よりも大きく、実質的にＵＶ照射を透過しないシリコンリッチ・シリコン酸化物層（５００）を４００Åから６００Åの範囲の厚みになるように形成するステップと、
    を含み、
    前記ゲート構造は、前記ゲート絶縁層（３３）としてのトンネル酸化膜上のフローティングゲート電極（３４）、前記フローティングゲート（３４）上の酸化物／窒化物／酸化物（ＯＮＯ）スタックを含む第２層間絶縁膜（３５）、および前記第２層間絶縁膜（３５）上のコントロールゲート（３６）を含んでおり、
    前記ゲート構造の側面上にシリコン酸化物側壁スペーサ（３８）を形成するステップと、
    前記ゲート構造上および前記シリコン酸化物側壁スペーサ（３８）上にシリコン窒化物層（３９）を形成するステップとをさらに含む、半導体デバイスを製造する方法。
  2. 前記シリコンリッチ・シリコン酸化物層（５００）は、１．７よりも大きい屈折率（Ｒ．Ｉ．）を有する、請求項１記載の方法。
  3. 前記第１層間絶縁膜（３００）としてホウ素リンドープされたケイ酸塩ガラス（ＢＰＳＧ）の層を堆積し、
    前記第１層間絶縁膜（３００）の上面をプレーナ化するステップを含み、
    ４５０℃から６５０℃の温度で、プラズマＣＶＤにより、前記シリコンリッチ・シリコン酸化物層（５００）を堆積する、請求項１記載の方法。
  4. １００ｓｃｃｍから１５０ｓｃｃｍのシラン流量、１６５ｓｃｃｍから１９５ｓｃｃｍのＮ２Ｏ流量、１１０ワットから１４０ワットのＲＦ力、６２５ミルから６７５ミルのスペーシング、および１．８から２．２トルの圧力で、前記シリコンリッチ・シリコン酸化物層（５００）を堆積する、請求項１記載の方法。
  5. ゲート絶縁層（３３）を間に挟んで基板上（３０）に形成されたゲート構造を有するトランジスタと、
    前記トランジスタ上の第１層間絶縁膜（３００）の上面上に形成された、屈折率（Ｒ．Ｉ．）が１．６よりも大きく、実質的にＵＶ照射を透過しない、４００Åから６００Åの厚みを有するシリコンリッチ・シリコン酸化物層（５００）とを含み、
    前記ゲート構造は、
    前記ゲート絶縁層（３３）としてのトンネル酸化膜上のフローティングゲート電極（３４）と、
    前記フローティングゲート（３４）上の酸化物／窒化物／酸化物（ＯＮＯ）スタックを含む第２層間絶縁膜（３５）と、
    前記第２層間絶縁膜（３５）上のコントロールゲート（３６）とを含む、半導体デバイス。
  6. 前記シリコンリッチ・シリコン酸化物層（５００）は、１．７よりも大きい屈折率（Ｒ．Ｉ．）を有する、請求項５記載の半導体デバイス。
  7. 前記ゲート構造の側面上のシリコン酸化物側壁スペーサ（３８）と、
    前記ゲート構造の上面および前記シリコン酸化物側壁スペーサ上のシリコン窒化物層（３９）と、を含む、請求項５記載の半導体デバイス。
  8. 前記第１層間絶縁膜（３００）は、ホウ素リンドープされたケイ酸塩ガラス（ＢＰＳＧ）の層を含む、請求項５記載の半導体デバイス。
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