JP2000353757A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 耐湿性を向上させるとともに、最上層保護膜
のシリコン窒化膜から放出されたＨ+によってデータが
破壊されるのを防止できる不揮発性半導体記憶装置およ
びその製造方法を提供する。 【解決手段】 フローティングゲート電極４とコントロ
ールゲート電極６とを有するメモリセルＭＣ上にパッシ
ベーション膜としてシリコン窒化膜２４が形成されてい
る。このシリコン窒化膜２４から生じた水素がフローテ
ィングゲート電極４へ拡散するのを防止するため、シリ
コン窒化膜２４とフローティングゲート電極４との間
に、ｐ−ＳｉＯ2膜８、９、１１、１５、１７、１９、
２１が形成されている。
のシリコン窒化膜から放出されたＨ+によってデータが
破壊されるのを防止できる不揮発性半導体記憶装置およ
びその製造方法を提供する。 【解決手段】 フローティングゲート電極４とコントロ
ールゲート電極６とを有するメモリセルＭＣ上にパッシ
ベーション膜としてシリコン窒化膜２４が形成されてい
る。このシリコン窒化膜２４から生じた水素がフローテ
ィングゲート電極４へ拡散するのを防止するため、シリ
コン窒化膜２４とフローティングゲート電極４との間
に、ｐ−ＳｉＯ2膜８、９、１１、１５、１７、１９、
２１が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関し、より具体的には、電
気的に消去および書込可能なＥＥＰＲＯＭ（Electrical
ly Erasable andProgrammable Read Only Memory）およ
びその製造方法に関するものである。
憶装置およびその製造方法に関し、より具体的には、電
気的に消去および書込可能なＥＥＰＲＯＭ（Electrical
ly Erasable andProgrammable Read Only Memory）およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、書込および消去
ともに電気的に行なえるという利点はあるが、メモリセ
ルに選択トランジスタとメモリトランジスタとの２つの
トランジスタを必要とするため、高集積化が困難である
という不都合があった。そこで、従来、メモリセルが１
つのトランジスタで構成され、書込まれた情報電荷を電
気的に一括消去することが可能なフラッシュＥＥＰＲＯ
Ｍ（以下、フラッシュメモリとする）が提案されてい
る。これらは、たとえば米国特許第４，８６８，６１９
号などに開示されている。
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、書込および消去
ともに電気的に行なえるという利点はあるが、メモリセ
ルに選択トランジスタとメモリトランジスタとの２つの
トランジスタを必要とするため、高集積化が困難である
という不都合があった。そこで、従来、メモリセルが１
つのトランジスタで構成され、書込まれた情報電荷を電
気的に一括消去することが可能なフラッシュＥＥＰＲＯ
Ｍ（以下、フラッシュメモリとする）が提案されてい
る。これらは、たとえば米国特許第４，８６８，６１９
号などに開示されている。
【０００３】図８は、従来のフラッシュメモリのメモリ
セル部と周辺回路部とを示す概略断面図である。図８を
参照して、メモリセル部では、半導体基板１０１の表面
に複数のメモリセルＭＣが形成されており、周辺回路部
では、メモリセルＭＣを制御するための回路をなすＭＯ
Ｓ（Metal Oxide Semiconductor）トランジスタ１２０
などが形成されている。
セル部と周辺回路部とを示す概略断面図である。図８を
参照して、メモリセル部では、半導体基板１０１の表面
に複数のメモリセルＭＣが形成されており、周辺回路部
では、メモリセルＭＣを制御するための回路をなすＭＯ
Ｓ（Metal Oxide Semiconductor）トランジスタ１２０
などが形成されている。
【０００４】メモリセルＭＣは、１対のソース／ドレイ
ン領域１０２と、フローティングゲート電極１０４と、
コントロールゲート電極１０６とを有している。１対の
ソース／ドレイン領域１０２は、半導体基板１０１の表
面に互いに距離を隔てて形成されている。この１対のソ
ース／ドレイン領域１０２は、比較的低濃度の不純物領
域１０２ａと比較的高濃度の不純物領域１０２ｂとから
なるＬＤＤ（LightlyDoped Drain）構造を有している。
フローティングゲート電極１０６は、１対のソース／ド
レイン領域１０２に挟まれる領域上に絶縁層１０３を介
在して形成されている。コントロールゲート電極１０６
は、フローティングゲート電極１０４上に絶縁層１０５
を介在して形成されている。
ン領域１０２と、フローティングゲート電極１０４と、
コントロールゲート電極１０６とを有している。１対の
ソース／ドレイン領域１０２は、半導体基板１０１の表
面に互いに距離を隔てて形成されている。この１対のソ
ース／ドレイン領域１０２は、比較的低濃度の不純物領
域１０２ａと比較的高濃度の不純物領域１０２ｂとから
なるＬＤＤ（LightlyDoped Drain）構造を有している。
フローティングゲート電極１０６は、１対のソース／ド
レイン領域１０２に挟まれる領域上に絶縁層１０３を介
在して形成されている。コントロールゲート電極１０６
は、フローティングゲート電極１０４上に絶縁層１０５
を介在して形成されている。
【０００５】なお、コントロールゲート電極１０６上に
は絶縁層１０７が形成されており、フローティングゲー
ト電極１０４とコントロールゲート電極１０６との両側
壁を覆うように側壁スペーサ状の側壁絶縁層１０８が形
成されている。この側壁絶縁層１０８は、ＴＥＯＳ（Te
tra Etyle Ortho Silicate）により形成されたシリコン
酸化膜（以下、ＴＥＯＳ酸化膜と呼ぶ）よりなってい
る。
は絶縁層１０７が形成されており、フローティングゲー
ト電極１０４とコントロールゲート電極１０６との両側
壁を覆うように側壁スペーサ状の側壁絶縁層１０８が形
成されている。この側壁絶縁層１０８は、ＴＥＯＳ（Te
tra Etyle Ortho Silicate）により形成されたシリコン
酸化膜（以下、ＴＥＯＳ酸化膜と呼ぶ）よりなってい
る。
【０００６】ＭＯＳトランジスタ１２０は、１対のソー
ス／ドレイン領域１０２と、ゲート電極１２２とを有し
ている。１対のソース／ドレイン領域１０２は、半導体
基板１０１の表面に互いに距離を隔てて形成されてお
り、上述と同様のＬＤＤ構造を有している。ゲート電極
１２２は、１対のソース／ドレイン領域１０２に挟まれ
る領域上にゲート絶縁層１２１を介在して形成されてい
る。
ス／ドレイン領域１０２と、ゲート電極１２２とを有し
ている。１対のソース／ドレイン領域１０２は、半導体
基板１０１の表面に互いに距離を隔てて形成されてお
り、上述と同様のＬＤＤ構造を有している。ゲート電極
１２２は、１対のソース／ドレイン領域１０２に挟まれ
る領域上にゲート絶縁層１２１を介在して形成されてい
る。
【０００７】なお、ゲート電極１２２上には絶縁層１２
３が形成されており、ゲート電極１２２の側壁を覆うよ
うに側壁スペーサ状の側壁絶縁層１２４が形成されてい
る。
３が形成されており、ゲート電極１２２の側壁を覆うよ
うに側壁スペーサ状の側壁絶縁層１２４が形成されてい
る。
【０００８】このメモリセルＭＣおよびＭＯＳトランジ
スタ１２０を覆うように表面全面にＴＥＯＳ酸化膜１１
０が形成されている。このＴＥＯＳ酸化膜１１０上に、
複数の配線層１１４が形成されており、この配線層１１
４を覆うようにＴＥＯＳ酸化膜１１５、１１６が形成さ
れている。このＴＥＯＳ酸化膜１１５、１１６には配線
層１１４に達するコンタクトホール１１７が形成されて
おり、このコンタクトホール１１７を通じて配線層１１
４と電気的に接続するように配線層１１８が形成されて
いる。この配線層１１８を覆うようにパッシベーション
膜としてシリコン窒化膜１１９が形成されている。
スタ１２０を覆うように表面全面にＴＥＯＳ酸化膜１１
０が形成されている。このＴＥＯＳ酸化膜１１０上に、
複数の配線層１１４が形成されており、この配線層１１
４を覆うようにＴＥＯＳ酸化膜１１５、１１６が形成さ
れている。このＴＥＯＳ酸化膜１１５、１１６には配線
層１１４に達するコンタクトホール１１７が形成されて
おり、このコンタクトホール１１７を通じて配線層１１
４と電気的に接続するように配線層１１８が形成されて
いる。この配線層１１８を覆うようにパッシベーション
膜としてシリコン窒化膜１１９が形成されている。
【０００９】このフラッシュメモリの書込・消去・読出
動作は以下のとおりである。図９を参照して、フラッシ
ュメモリの書込動作にはチャネルホットエレクトロンが
利用される。まずドレイン領域１０２Ａに６〜８Ｖ程度
の電圧、コントロールゲート電極１０６に１０〜１５Ｖ
程度の電圧が印加される。これによって、ドレイン領域
１０２Ａと絶縁層１０３との近傍で多くの高エネルギ電
子が発生する。この電子の一部は、フローティングゲー
ト電極１０４に注入される。このようにしてフローティ
ングゲート電極１０４に電子の蓄積が行なわれると、メ
モリセルのしきい値電圧Ｖｔｈが高くなる。このしきい
値電圧Ｖｔｈが所定の値より高くなった状態が書込まれ
た状態であり、“０”の状態と呼ばれる。
動作は以下のとおりである。図９を参照して、フラッシ
ュメモリの書込動作にはチャネルホットエレクトロンが
利用される。まずドレイン領域１０２Ａに６〜８Ｖ程度
の電圧、コントロールゲート電極１０６に１０〜１５Ｖ
程度の電圧が印加される。これによって、ドレイン領域
１０２Ａと絶縁層１０３との近傍で多くの高エネルギ電
子が発生する。この電子の一部は、フローティングゲー
ト電極１０４に注入される。このようにしてフローティ
ングゲート電極１０４に電子の蓄積が行なわれると、メ
モリセルのしきい値電圧Ｖｔｈが高くなる。このしきい
値電圧Ｖｔｈが所定の値より高くなった状態が書込まれ
た状態であり、“０”の状態と呼ばれる。
【００１０】図１０を参照して、フラッシュメモリの消
去動作には、Ｆ−Ｎ（Fowler-Nordheim）トンネル現象
が利用される。まずソース領域１０２Ｂに１０〜１２Ｖ
程度の電圧が印加され、コントロールゲート電極１０６
は接地電位とされ、ドレイン領域１０２Ａはフローティ
ング状態に保持される。ソース領域１０２Ｂに印加され
た電圧による電界によって、フローティングゲート電極
１０４中の電子は薄い絶縁層１０３をＦ−Ｎトンネル現
象によって通過する。このようにしてフローティングゲ
ート電極１０４中の電子が引き抜かれることにより、メ
モリセルのしきい値電圧Ｖｔｈが低くなる。このしきい
値電圧が所定の値より低くなった状態が消去された状態
であり、“１”の状態と呼ばれる。
去動作には、Ｆ−Ｎ（Fowler-Nordheim）トンネル現象
が利用される。まずソース領域１０２Ｂに１０〜１２Ｖ
程度の電圧が印加され、コントロールゲート電極１０６
は接地電位とされ、ドレイン領域１０２Ａはフローティ
ング状態に保持される。ソース領域１０２Ｂに印加され
た電圧による電界によって、フローティングゲート電極
１０４中の電子は薄い絶縁層１０３をＦ−Ｎトンネル現
象によって通過する。このようにしてフローティングゲ
ート電極１０４中の電子が引き抜かれることにより、メ
モリセルのしきい値電圧Ｖｔｈが低くなる。このしきい
値電圧が所定の値より低くなった状態が消去された状態
であり、“１”の状態と呼ばれる。
【００１１】さらに、読出動作については、図８におい
て、コントロールゲート電極１０６に５Ｖ程度の電圧、
ドレイン領域１０２に１〜２Ｖ程度の電圧が印加され
る。そのとき、メモリセルＭＣのチャネル領域に電流が
流れるかどうか、すなわちメモリセルＭＣがＯＮ状態か
ＯＦＦ状態かによって上記した“１”、“０”の判定が
行なわれる。これにより情報の読出が行なわれる。
て、コントロールゲート電極１０６に５Ｖ程度の電圧、
ドレイン領域１０２に１〜２Ｖ程度の電圧が印加され
る。そのとき、メモリセルＭＣのチャネル領域に電流が
流れるかどうか、すなわちメモリセルＭＣがＯＮ状態か
ＯＦＦ状態かによって上記した“１”、“０”の判定が
行なわれる。これにより情報の読出が行なわれる。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
フラッシュメモリでは、図８において保護膜としてシリ
コン窒化膜１１９を用いることによりフラッシュメモリ
のデータが失われるという問題点があった。以下、その
ことについて詳細に説明する。
フラッシュメモリでは、図８において保護膜としてシリ
コン窒化膜１１９を用いることによりフラッシュメモリ
のデータが失われるという問題点があった。以下、その
ことについて詳細に説明する。
【００１３】シリコン窒化膜は立体的な格子構造をとる
ため、平面的な格子構造をとるシリコン酸化膜よりも原
子間距離が短い（つまり密度が高い）。このため、シリ
コン窒化膜は、シリコン酸化膜と比較してＨ2Ｏ分子が
通りにくく、高い耐湿性を有する。よって、図８に示す
ように最上層に耐湿性の保護膜としてシリコン窒化膜１
１９が用いられる。
ため、平面的な格子構造をとるシリコン酸化膜よりも原
子間距離が短い（つまり密度が高い）。このため、シリ
コン窒化膜は、シリコン酸化膜と比較してＨ2Ｏ分子が
通りにくく、高い耐湿性を有する。よって、図８に示す
ように最上層に耐湿性の保護膜としてシリコン窒化膜１
１９が用いられる。
【００１４】このシリコン窒化膜は通常、ＳｉＨ4、Ｎ
Ｈ3、Ｎ2ガスを用いて成膜される。この際に、９００ｃ
ｃ程度の大量流量で導入されるＮＨ3が分解し、それに
より発生したＨ2が成膜中のシリコン窒化膜内に取込ま
れる。このため、シリコン窒化膜の成膜後に、その取込
まれたＨ+がシリコン窒化膜から放出され、図８に示す
ように下層側へ拡散する。Ｈ+がフローティングゲート
電極１０４近傍にまで拡散すると、図１１に示すように
フローティングゲート電極１０４中の電荷（ｅ -）がＨ+
によりトラップ（捕獲）されてしまう。これにより、フ
ローティングゲート電極１０４中の電荷数が少なくなる
ため、メモリトランジスタのしきい値電圧Ｖｔｈが変動
してしまい、結果としてデータが破壊されてしまう。
Ｈ3、Ｎ2ガスを用いて成膜される。この際に、９００ｃ
ｃ程度の大量流量で導入されるＮＨ3が分解し、それに
より発生したＨ2が成膜中のシリコン窒化膜内に取込ま
れる。このため、シリコン窒化膜の成膜後に、その取込
まれたＨ+がシリコン窒化膜から放出され、図８に示す
ように下層側へ拡散する。Ｈ+がフローティングゲート
電極１０４近傍にまで拡散すると、図１１に示すように
フローティングゲート電極１０４中の電荷（ｅ -）がＨ+
によりトラップ（捕獲）されてしまう。これにより、フ
ローティングゲート電極１０４中の電荷数が少なくなる
ため、メモリトランジスタのしきい値電圧Ｖｔｈが変動
してしまい、結果としてデータが破壊されてしまう。
【００１５】それゆえ、本発明の目的は、最上層保護膜
のシリコン窒化膜から放出されたＨ +によってデータが
破壊されることを防止できる不揮発性半導体記憶装置お
よびその製造方法を提供することである。
のシリコン窒化膜から放出されたＨ +によってデータが
破壊されることを防止できる不揮発性半導体記憶装置お
よびその製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、データを電気的に消去および書込可能な不
揮発性半導体記憶装置であって、メモリセルと、シリコ
ン窒化膜と、シリコン酸化膜とを備えている。メモリセ
ルは、電荷蓄積電極層とその電荷蓄積電極層上に形成さ
れた制御電極層とを有している。シリコン窒化膜は、保
護層としてメモリセル上に形成されている。シリコン酸
化膜は、シリコン窒化膜から生じた水素が電荷蓄積電極
層側へ拡散するのを防止するために、シリコン窒化膜と
電荷蓄積電極層との間に、プラズマを用いた化学気相成
長法で形成されている。
記憶装置は、データを電気的に消去および書込可能な不
揮発性半導体記憶装置であって、メモリセルと、シリコ
ン窒化膜と、シリコン酸化膜とを備えている。メモリセ
ルは、電荷蓄積電極層とその電荷蓄積電極層上に形成さ
れた制御電極層とを有している。シリコン窒化膜は、保
護層としてメモリセル上に形成されている。シリコン酸
化膜は、シリコン窒化膜から生じた水素が電荷蓄積電極
層側へ拡散するのを防止するために、シリコン窒化膜と
電荷蓄積電極層との間に、プラズマを用いた化学気相成
長法で形成されている。
【００１７】本発明の不揮発性半導体記憶装置では、シ
リコン酸化膜がプラズマを用いた化学気相成長法で形成
されている。このシリコン酸化膜は、ＳｉＯ2の化学量
論的組成よりもシリコンを過剰に含んでいるため、シリ
コン酸化膜中のシリコンのダングリングボンド（未結合
手）が増加する。このダングリングボンドは水素や水分
をトラップする作用がある。このため、このシリコン酸
化膜をシリコン窒化膜と電荷蓄積電極層との間に配置す
ることにより、シリコン窒化膜から生じた水素をシリコ
ン酸化膜内に取込むことができる。よって、電荷蓄積電
極層側へ水素が拡散することを防止することができるた
め、メモリセルのデータが破壊されることは防止され
る。
リコン酸化膜がプラズマを用いた化学気相成長法で形成
されている。このシリコン酸化膜は、ＳｉＯ2の化学量
論的組成よりもシリコンを過剰に含んでいるため、シリ
コン酸化膜中のシリコンのダングリングボンド（未結合
手）が増加する。このダングリングボンドは水素や水分
をトラップする作用がある。このため、このシリコン酸
化膜をシリコン窒化膜と電荷蓄積電極層との間に配置す
ることにより、シリコン窒化膜から生じた水素をシリコ
ン酸化膜内に取込むことができる。よって、電荷蓄積電
極層側へ水素が拡散することを防止することができるた
め、メモリセルのデータが破壊されることは防止され
る。
【００１８】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、ＳｉＯ2の化学量論的組
成よりもシリコンを過剰に含んでいる。
ましくは、シリコン酸化膜は、ＳｉＯ2の化学量論的組
成よりもシリコンを過剰に含んでいる。
【００１９】これにより、シリコンのダングリングボン
ドが増加して水素をトラップしやすくなるため、メモリ
セルのデータの破壊を防止することができる。
ドが増加して水素をトラップしやすくなるため、メモリ
セルのデータの破壊を防止することができる。
【００２０】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、電荷蓄積電極層と制御電
極層との各側壁に接して形成された側壁スペーサ形状か
らなる。
ましくは、シリコン酸化膜は、電荷蓄積電極層と制御電
極層との各側壁に接して形成された側壁スペーサ形状か
らなる。
【００２１】これにより、電荷蓄積電極層の側壁にて水
素をシリコン酸化膜内に取込むことができるため、デー
タの破壊を防止することができる。
素をシリコン酸化膜内に取込むことができるため、デー
タの破壊を防止することができる。
【００２２】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、最上層の層間絶縁層であ
る。
ましくは、シリコン酸化膜は、最上層の層間絶縁層であ
る。
【００２３】これにより、最上部にて水素をシリコン酸
化膜内に取込むことができ、データの破壊を防止するこ
とができる。
化膜内に取込むことができ、データの破壊を防止するこ
とができる。
【００２４】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、最上層の層間絶縁層より
も下層に位置する層間絶縁層である。
ましくは、シリコン酸化膜は、最上層の層間絶縁層より
も下層に位置する層間絶縁層である。
【００２５】これにより、最上部以外の層間絶縁層にて
水素をシリコン酸化膜内に取込むことができ、データの
破壊を防止することができる。
水素をシリコン酸化膜内に取込むことができ、データの
破壊を防止することができる。
【００２６】本発明の不揮発性半導体記憶装置の製造方
法は、データを電気的に消去および書込可能な不揮発性
半導体記憶装置の製造方法であって、以下の工程を備え
ている。まず電荷蓄積電極層と電荷蓄積電極層上の制御
電極層とを有するメモリセルが形成される。そしてメモ
リセルの側部または上部に、プラズマを用いた化学気相
成長法でシリコン酸化膜が形成される。そしてシリコン
酸化膜上にシリコン窒化膜が形成される。
法は、データを電気的に消去および書込可能な不揮発性
半導体記憶装置の製造方法であって、以下の工程を備え
ている。まず電荷蓄積電極層と電荷蓄積電極層上の制御
電極層とを有するメモリセルが形成される。そしてメモ
リセルの側部または上部に、プラズマを用いた化学気相
成長法でシリコン酸化膜が形成される。そしてシリコン
酸化膜上にシリコン窒化膜が形成される。
【００２７】本発明の不揮発性半導体記憶装置の製造方
法では、シリコン酸化膜は、プラズマを用いた化学気相
成長法で形成されるため、ＳｉＯ2の化学量論的組成よ
りもシリコンを過剰に含み、その分だけシリコンのダン
グリングボンドが増加する。このダングリングボンドは
水素や水分をトラップする作用がある。よって、このシ
リコン酸化膜をシリコン窒化膜と電荷蓄積電極層との間
に配置することにより、シリコン窒化膜から放出された
水素をこのシリコン酸化膜内に取込むことができ、それ
により電荷蓄積電極層側へ水素が拡散することが防止で
きる。したがって、メモリのデータの破壊が防止でき
る。
法では、シリコン酸化膜は、プラズマを用いた化学気相
成長法で形成されるため、ＳｉＯ2の化学量論的組成よ
りもシリコンを過剰に含み、その分だけシリコンのダン
グリングボンドが増加する。このダングリングボンドは
水素や水分をトラップする作用がある。よって、このシ
リコン酸化膜をシリコン窒化膜と電荷蓄積電極層との間
に配置することにより、シリコン窒化膜から放出された
水素をこのシリコン酸化膜内に取込むことができ、それ
により電荷蓄積電極層側へ水素が拡散することが防止で
きる。したがって、メモリのデータの破壊が防止でき
る。
【００２８】上記の製造方法において好ましくは、シリ
コン酸化膜を形成する工程は、電荷蓄積電極層と制御電
極層とを覆うようにプラズマを用いて化学気相成長法で
シリコン酸化膜を形成する工程と、シリコン酸化膜を異
方的にエッチングすることで電荷蓄積電極層と制御電極
層との両側壁に接する部分に側壁スペーサ状のシリコン
酸化膜を残存させる工程とを有する。
コン酸化膜を形成する工程は、電荷蓄積電極層と制御電
極層とを覆うようにプラズマを用いて化学気相成長法で
シリコン酸化膜を形成する工程と、シリコン酸化膜を異
方的にエッチングすることで電荷蓄積電極層と制御電極
層との両側壁に接する部分に側壁スペーサ状のシリコン
酸化膜を残存させる工程とを有する。
【００２９】これにより、電荷蓄積電極層の側壁にて水
素をシリコン酸化膜内に取込むことができ、データの破
壊を防止することができる。
素をシリコン酸化膜内に取込むことができ、データの破
壊を防止することができる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００３１】図１は、本発明の一実施の形態における不
揮発性半導体記憶装置の構成を概略的に示す断面図であ
る。図１を参照して、シリコン基板１の表面に、フラッ
シュメモリのメモリセルＭＣが複数個形成されている。
メモリセルＭＣは、１対のソース／ドレイン領域２と、
フローティングゲート電極４と、コントロールゲート電
極６とを有している。
揮発性半導体記憶装置の構成を概略的に示す断面図であ
る。図１を参照して、シリコン基板１の表面に、フラッ
シュメモリのメモリセルＭＣが複数個形成されている。
メモリセルＭＣは、１対のソース／ドレイン領域２と、
フローティングゲート電極４と、コントロールゲート電
極６とを有している。
【００３２】１対のソース／ドレイン領域２は、シリコ
ン基板１の表面に所定の距離を隔てて形成されており、
比較的低濃度の不純物領域２ａと比較的高濃度の不純物
領域２ｂとからなるＬＤＤ構造を有している。フローテ
ィングゲート電極４は、この１対のソース／ドレイン領
域２に挟まれる領域上に絶縁層３を介在して形成されて
いる。コントロールゲート電極６は、フローティングゲ
ート電極４上に絶縁層５を介在して延びるように形成さ
れている。
ン基板１の表面に所定の距離を隔てて形成されており、
比較的低濃度の不純物領域２ａと比較的高濃度の不純物
領域２ｂとからなるＬＤＤ構造を有している。フローテ
ィングゲート電極４は、この１対のソース／ドレイン領
域２に挟まれる領域上に絶縁層３を介在して形成されて
いる。コントロールゲート電極６は、フローティングゲ
ート電極４上に絶縁層５を介在して延びるように形成さ
れている。
【００３３】コントロールゲート電極６上には絶縁層７
が形成されている。フローティングゲート電極４とコン
トロールゲート電極６との側壁を覆うようにサイドウォ
ールスペーサ状の側壁絶縁層８が形成されている。この
側壁絶縁層８は、プラズマを用いた化学気相成長法によ
り形成されたシリコン酸化膜（以下、ｐ−ＳｉＯ2膜と
する）で形成されている。このｐ−ＳｉＯ2膜はＳｉＯ2
の化学量論的組成（Ｏ／Ｓｉ＝２．０）よりシリコンを
過剰に含んでいる。
が形成されている。フローティングゲート電極４とコン
トロールゲート電極６との側壁を覆うようにサイドウォ
ールスペーサ状の側壁絶縁層８が形成されている。この
側壁絶縁層８は、プラズマを用いた化学気相成長法によ
り形成されたシリコン酸化膜（以下、ｐ−ＳｉＯ2膜と
する）で形成されている。このｐ−ＳｉＯ2膜はＳｉＯ2
の化学量論的組成（Ｏ／Ｓｉ＝２．０）よりシリコンを
過剰に含んでいる。
【００３４】このメモリセルＭＣ上を覆うように、ｐ−
ＳｉＯ2膜９と、ボロン（Ｂ）およびリン（Ｐ）が導入
されたＴＥＯＳ酸化膜（以下、ＢＰＴＥＯＳ膜とする）
１０と、ｐ−ＳｉＯ2膜１１とが積層して形成されてい
る。これらの絶縁層９、１０、１１にはコンタクトホー
ル１２が形成されており、そのコンタクトホール１２内
にはプラグ層１３が埋込まれている。このプラズマ層１
３に接するようにアルミニウム（Ａｌ）などよりなる配
線層１４が形成されている。
ＳｉＯ2膜９と、ボロン（Ｂ）およびリン（Ｐ）が導入
されたＴＥＯＳ酸化膜（以下、ＢＰＴＥＯＳ膜とする）
１０と、ｐ−ＳｉＯ2膜１１とが積層して形成されてい
る。これらの絶縁層９、１０、１１にはコンタクトホー
ル１２が形成されており、そのコンタクトホール１２内
にはプラグ層１３が埋込まれている。このプラズマ層１
３に接するようにアルミニウム（Ａｌ）などよりなる配
線層１４が形成されている。
【００３５】この配線層１４上を覆うようにｐ−ＳｉＯ
2膜１５と、ＳＯＧ（Spin on Glass）１６と、ｐ−Ｓｉ
Ｏ2膜１７とが積層して形成されている。このｐ−Ｓｉ
Ｏ2膜１７上には所望の形状にパターニングされたＡｌ
などよりなる配線層１８が形成されている。
2膜１５と、ＳＯＧ（Spin on Glass）１６と、ｐ−Ｓｉ
Ｏ2膜１７とが積層して形成されている。このｐ−Ｓｉ
Ｏ2膜１７上には所望の形状にパターニングされたＡｌ
などよりなる配線層１８が形成されている。
【００３６】この配線層１８上を覆うように、ｐ−Ｓｉ
Ｏ2膜１９と、ＳＯＧ膜２０と、ｐ−ＳｉＯ2膜２１とが
積層して形成されている。これらの絶縁層１９、２０、
２１にはコンタクトホール２２が形成されている。
Ｏ2膜１９と、ＳＯＧ膜２０と、ｐ−ＳｉＯ2膜２１とが
積層して形成されている。これらの絶縁層１９、２０、
２１にはコンタクトホール２２が形成されている。
【００３７】このコンタクトホール２２を通じて配線層
１８と電気的に接続するようにＡｌなどよりなる配線層
２３が形成されている。この配線層２３上を覆うよう
に、耐湿性の保護膜としてシリコン窒化膜２４が形成さ
れている。
１８と電気的に接続するようにＡｌなどよりなる配線層
２３が形成されている。この配線層２３上を覆うよう
に、耐湿性の保護膜としてシリコン窒化膜２４が形成さ
れている。
【００３８】このシリコン窒化膜２４は、たとえばプラ
ズマを用いた化学気相成長法により形成されたシリコン
窒化膜（以下、ｐ−ＳｉＮ膜とする）よりなっている。
ズマを用いた化学気相成長法により形成されたシリコン
窒化膜（以下、ｐ−ＳｉＮ膜とする）よりなっている。
【００３９】次に、本実施の形態の製造方法について説
明する。図２〜図７は、本発明の一実施の形態における
不揮発性半導体記憶装置の製造方法を工程順に示す概略
断面図である。図２を参照して、シリコン基板１の表面
上に絶縁層３を介在してフローティングゲート電極４が
形成される。このフローティングゲート電極４上に絶縁
層５を介在して延在するようにコントロールゲート電極
６と絶縁層７とが形成される。このコントロールゲート
電極６などをマスクとして不純物を注入することによ
り、シリコン基板１の表面に比較的低濃度の不純物領域
２ａが形成される。表面全面に化学気相成長（ＣＶＤ）
装置を用いて４００℃、ＨＦ／ＬＦ＝１９０／１５０
Ｗ、１．５Ｔｏｒｒの条件で、ｐ−ＳｉＯ2膜８が１５
００Åまたは１８００Å程度または１５００Å〜１８０
０Åの膜厚で成膜される。このｐ−ＳｉＯ2膜８に異方
性のドライエッチングが施される。
明する。図２〜図７は、本発明の一実施の形態における
不揮発性半導体記憶装置の製造方法を工程順に示す概略
断面図である。図２を参照して、シリコン基板１の表面
上に絶縁層３を介在してフローティングゲート電極４が
形成される。このフローティングゲート電極４上に絶縁
層５を介在して延在するようにコントロールゲート電極
６と絶縁層７とが形成される。このコントロールゲート
電極６などをマスクとして不純物を注入することによ
り、シリコン基板１の表面に比較的低濃度の不純物領域
２ａが形成される。表面全面に化学気相成長（ＣＶＤ）
装置を用いて４００℃、ＨＦ／ＬＦ＝１９０／１５０
Ｗ、１．５Ｔｏｒｒの条件で、ｐ−ＳｉＯ2膜８が１５
００Åまたは１８００Å程度または１５００Å〜１８０
０Åの膜厚で成膜される。このｐ−ＳｉＯ2膜８に異方
性のドライエッチングが施される。
【００４０】図３を参照して、これにより、ｐ−ＳｉＯ
2膜８はフローティングゲート電極４とコントロールゲ
ート電極６との両側壁に接するようにサイドウォールス
ペーサ状に残存され、側壁絶縁層８となる。コントロー
ルゲート電極６、側壁絶縁層８などをマスクとして不純
物を注入することにより、シリコン基板１の表面に比較
的高濃度の不純物領域２ｂが形成され、側壁絶縁層８と
なる。この比較的低濃度の不純物領域２ａと比較的高濃
度の不純物領域２ｂとによりＬＤＤ構造を有する１対の
ソース／ドレイン領域２が形成される。
2膜８はフローティングゲート電極４とコントロールゲ
ート電極６との両側壁に接するようにサイドウォールス
ペーサ状に残存され、側壁絶縁層８となる。コントロー
ルゲート電極６、側壁絶縁層８などをマスクとして不純
物を注入することにより、シリコン基板１の表面に比較
的高濃度の不純物領域２ｂが形成され、側壁絶縁層８と
なる。この比較的低濃度の不純物領域２ａと比較的高濃
度の不純物領域２ｂとによりＬＤＤ構造を有する１対の
ソース／ドレイン領域２が形成される。
【００４１】図４を参照して、表面全面を覆うようにｐ
−ＳｉＯ2膜９が上述のｐ−ＳｉＯ2膜８と同様の条件で
５００Å程度の膜厚で成膜される。このｐ−ＳｉＯ2膜
９上にＢＰＴＥＯＳ酸化膜１０がたとえば８０００Å程
度の膜厚で形成され、その上にｐ−ＳｉＯ2膜１１が１
０００Å程度の膜厚で成膜される。
−ＳｉＯ2膜９が上述のｐ−ＳｉＯ2膜８と同様の条件で
５００Å程度の膜厚で成膜される。このｐ−ＳｉＯ2膜
９上にＢＰＴＥＯＳ酸化膜１０がたとえば８０００Å程
度の膜厚で形成され、その上にｐ−ＳｉＯ2膜１１が１
０００Å程度の膜厚で成膜される。
【００４２】この後、これらの絶縁層９、１０、１１
に、通常の写真整版技術およびエッチング技術によりコ
ンタクトホール１２が形成される。このコンタクトホー
ル１２内を埋込むようにプラグ層１３が形成される。
に、通常の写真整版技術およびエッチング技術によりコ
ンタクトホール１２が形成される。このコンタクトホー
ル１２内を埋込むようにプラグ層１３が形成される。
【００４３】図５を参照して、ｐ−ＳｉＯ2膜１１上に
Ａｌなどよりなる膜１４が堆積された後、通常の写真整
版技術およびエッチング技術によりパターニングされ、
Ａｌなどよりなる配線層１４が形成される。
Ａｌなどよりなる膜１４が堆積された後、通常の写真整
版技術およびエッチング技術によりパターニングされ、
Ａｌなどよりなる配線層１４が形成される。
【００４４】図６を参照して、配線層１４上を覆うよう
にｐ−ＳｉＯ2膜１５が２０００Å程度の膜厚で成膜さ
れる。このｐ−ＳｉＯ2膜１５上にＳＯＧ膜１６が塗布
され、その上にｐ−ＳｉＯ2膜１７が６０００Å程度の
膜厚で成膜される。
にｐ−ＳｉＯ2膜１５が２０００Å程度の膜厚で成膜さ
れる。このｐ−ＳｉＯ2膜１５上にＳＯＧ膜１６が塗布
され、その上にｐ−ＳｉＯ2膜１７が６０００Å程度の
膜厚で成膜される。
【００４５】図７を参照して、ｐ−ＳｉＯ2膜１７上に
Ａｌなどよりなる膜が堆積された後、通常の写真整版技
術およびエッチング技術によりパターニングされ、Ａｌ
などよりなる配線層１８が形成される。この配線層１８
を覆うように図６で説明した工程を繰返すことにより、
ｐ−ＳｉＯ2膜１９、ＳＯＧ膜２０およびｐ−ＳｉＯ2膜
２１が積層して形成される。
Ａｌなどよりなる膜が堆積された後、通常の写真整版技
術およびエッチング技術によりパターニングされ、Ａｌ
などよりなる配線層１８が形成される。この配線層１８
を覆うように図６で説明した工程を繰返すことにより、
ｐ−ＳｉＯ2膜１９、ＳＯＧ膜２０およびｐ−ＳｉＯ2膜
２１が積層して形成される。
【００４６】この後、コンタクトホール２２が形成さ
れ、このコンタクトホール２２を通じて配線層２３と電
気的に接続されたＡｌなどよりなる配線層２３が形成さ
れる。この配線層２３上を覆うようにシリコン窒化膜膜
２４が、たとえばプラズマを用いた化学気相成長方法に
より形成される。これにより、図１に示す多層配線構造
を有する本実施の形態の不揮発性半導体記憶装置が完成
する。
れ、このコンタクトホール２２を通じて配線層２３と電
気的に接続されたＡｌなどよりなる配線層２３が形成さ
れる。この配線層２３上を覆うようにシリコン窒化膜膜
２４が、たとえばプラズマを用いた化学気相成長方法に
より形成される。これにより、図１に示す多層配線構造
を有する本実施の形態の不揮発性半導体記憶装置が完成
する。
【００４７】本実施の形態では、図１を参照して、ｐ−
ＳｉＯ2膜８、９、１１、１５、１７、１９、２１がシ
リコン窒化膜２４とフローティングゲート４との間に形
成されている。このｐ−ＳｉＯ2膜はＳｉＯ2の化学量論
的組成（Ｏ／Ｓｉ＝２．０）よりもシリコンを過剰に含
んでおり、その分だけシリコンのダングリングボンドが
増加する。このダングリングボンドは水素や水分をトラ
ップする作用がある。よって、ｐ−ＳｉＯ2膜をシリコ
ン窒化膜とフローティングゲート電極４との間に配置す
ることにより、シリコン窒化膜２４から放出された水素
をこのｐ−ＳｉＯ2膜内に取込むことができる。それに
より、フローティングゲート電極４側へ水素が拡散する
ことが防止でき、メモリセルＭＣのデータの破壊を防止
することができる。
ＳｉＯ2膜８、９、１１、１５、１７、１９、２１がシ
リコン窒化膜２４とフローティングゲート４との間に形
成されている。このｐ−ＳｉＯ2膜はＳｉＯ2の化学量論
的組成（Ｏ／Ｓｉ＝２．０）よりもシリコンを過剰に含
んでおり、その分だけシリコンのダングリングボンドが
増加する。このダングリングボンドは水素や水分をトラ
ップする作用がある。よって、ｐ−ＳｉＯ2膜をシリコ
ン窒化膜とフローティングゲート電極４との間に配置す
ることにより、シリコン窒化膜２４から放出された水素
をこのｐ−ＳｉＯ2膜内に取込むことができる。それに
より、フローティングゲート電極４側へ水素が拡散する
ことが防止でき、メモリセルＭＣのデータの破壊を防止
することができる。
【００４８】またフローティングゲート電極４の側壁に
位置する側壁絶縁層８にｐ−ＳｉＯ 2膜を用いることに
より、フローティングゲート電極４の側壁において水素
をｐ−ＳｉＯ2膜内に取込むことができ、メモリセルＭ
Ｃのデータへの破壊を防止することができる。
位置する側壁絶縁層８にｐ−ＳｉＯ 2膜を用いることに
より、フローティングゲート電極４の側壁において水素
をｐ−ＳｉＯ2膜内に取込むことができ、メモリセルＭ
Ｃのデータへの破壊を防止することができる。
【００４９】また最上層絶縁層２１にｐ−ＳｉＯ2膜を
用いることにより、シリコン窒化膜２４に最も近い最上
部において水素をｐ−ＳｉＯ2膜内に取込むことがで
き、メモリセルＭＣのデータの破壊を防止することがで
きる。
用いることにより、シリコン窒化膜２４に最も近い最上
部において水素をｐ−ＳｉＯ2膜内に取込むことがで
き、メモリセルＭＣのデータの破壊を防止することがで
きる。
【００５０】また、最上部よりも下層の絶縁層９、１
１、１５、１７、１９にｐ−ＳｉＯ2膜を用いることに
より、これらの部分においても水素をｐ−ＳｉＯ2膜内
に取込むことができ、メモリセルＭＣのデータの破壊を
防止することができる。
１、１５、１７、１９にｐ−ＳｉＯ2膜を用いることに
より、これらの部分においても水素をｐ−ＳｉＯ2膜内
に取込むことができ、メモリセルＭＣのデータの破壊を
防止することができる。
【００５１】また上記の各絶縁層をｐ−ＳｉＯ2膜とす
ることの組合せにより、データの破壊を大幅に低減する
ことができる。
ることの組合せにより、データの破壊を大幅に低減する
ことができる。
【００５２】また、従来例においてＴＥＯＳ酸化膜が用
いられていた膜すべてをｐ−ＳｉＯ 2膜に変えることに
より、データの破壊の防止効果をより一層高めることが
できる。
いられていた膜すべてをｐ−ＳｉＯ 2膜に変えることに
より、データの破壊の防止効果をより一層高めることが
できる。
【００５３】なお本実施の形態においては、シリコン窒
化膜２４がｐ−ＳｉＮ膜である場合について説明した
が、これに限られず他の方法で製造されたシリコン窒化
膜が用いられてもよい。
化膜２４がｐ−ＳｉＮ膜である場合について説明した
が、これに限られず他の方法で製造されたシリコン窒化
膜が用いられてもよい。
【００５４】またコントロールゲート電極６上の絶縁層
７がｐ−ＳｉＯ2膜よりなっていてもよい。
７がｐ−ＳｉＯ2膜よりなっていてもよい。
【００５５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５６】
【発明の効果】本発明の不揮発性半導体記憶装置では、
シリコン酸化膜がプラズマを用いた化学気相成長法で形
成されている。このシリコン酸化膜は、ＳｉＯ2の化学
量論的組成よりもシリコンを過剰に含んでいるため、シ
リコン酸化膜中のシリコンのダングリングボンドが増加
する。このダングリングボンドは水素や水分をトラップ
する作用がある。このため、このシリコン酸化膜をシリ
コン窒化膜と電荷蓄積電極層との間に配置することによ
り、シリコン窒化膜から生じた水素をシリコン酸化膜内
に取込むことができる。よって、電荷蓄積電極層側へ水
素が拡散することを防止することができるため、メモリ
セルのデータが破壊されることは防止される。
シリコン酸化膜がプラズマを用いた化学気相成長法で形
成されている。このシリコン酸化膜は、ＳｉＯ2の化学
量論的組成よりもシリコンを過剰に含んでいるため、シ
リコン酸化膜中のシリコンのダングリングボンドが増加
する。このダングリングボンドは水素や水分をトラップ
する作用がある。このため、このシリコン酸化膜をシリ
コン窒化膜と電荷蓄積電極層との間に配置することによ
り、シリコン窒化膜から生じた水素をシリコン酸化膜内
に取込むことができる。よって、電荷蓄積電極層側へ水
素が拡散することを防止することができるため、メモリ
セルのデータが破壊されることは防止される。
【００５７】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、ＳｉＯ2の化学量論的組
成よりもシリコンを過剰に含んでいる。これにより、シ
リコンのダングリングボンドが増加して水素をトラップ
しやすくなるため、メモリセルのデータの破壊を防止す
ることができる。
ましくは、シリコン酸化膜は、ＳｉＯ2の化学量論的組
成よりもシリコンを過剰に含んでいる。これにより、シ
リコンのダングリングボンドが増加して水素をトラップ
しやすくなるため、メモリセルのデータの破壊を防止す
ることができる。
【００５８】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、電荷蓄積電極層と制御電
極層との各側壁に接して形成された側壁スペーサ形状か
らなる。これにより、電荷蓄積電極層の側壁にて水素を
シリコン酸化膜内に取込むことができるため、データの
破壊を防止することができる。
ましくは、シリコン酸化膜は、電荷蓄積電極層と制御電
極層との各側壁に接して形成された側壁スペーサ形状か
らなる。これにより、電荷蓄積電極層の側壁にて水素を
シリコン酸化膜内に取込むことができるため、データの
破壊を防止することができる。
【００５９】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、最上層の層間絶縁層であ
る。これにより、最上部にて水素をシリコン酸化膜内に
取込むことができ、データの破壊を防止することができ
る。
ましくは、シリコン酸化膜は、最上層の層間絶縁層であ
る。これにより、最上部にて水素をシリコン酸化膜内に
取込むことができ、データの破壊を防止することができ
る。
【００６０】上記の不揮発性半導体記憶装置において好
ましくは、シリコン酸化膜は、最上層の層間絶縁層より
も下層に位置する層間絶縁層である。これにより、最上
部以外の層間絶縁層にて水素をシリコン酸化膜内に取込
むことができ、データの破壊を防止することができる。
ましくは、シリコン酸化膜は、最上層の層間絶縁層より
も下層に位置する層間絶縁層である。これにより、最上
部以外の層間絶縁層にて水素をシリコン酸化膜内に取込
むことができ、データの破壊を防止することができる。
【００６１】本発明の不揮発性半導体記憶装置の製造方
法では、シリコン酸化膜は、プラズマを用いた化学気相
成長法で形成されるため、ＳｉＯ2の化学量論的組成よ
りもシリコンを過剰に含み、その分だけシリコンのダン
グリングボンドが増加する。このダングリングボンドは
水素や水分をトラップする作用がある。よって、このシ
リコン酸化膜をシリコン窒化膜と電荷蓄積電極層との間
に配置することにより、シリコン窒化膜から放出された
水素をこのシリコン酸化膜内に取込むことができ、それ
により電荷蓄積電極層側へ水素が拡散することが防止で
きる。したがって、メモリのデータの破壊が防止でき
る。
法では、シリコン酸化膜は、プラズマを用いた化学気相
成長法で形成されるため、ＳｉＯ2の化学量論的組成よ
りもシリコンを過剰に含み、その分だけシリコンのダン
グリングボンドが増加する。このダングリングボンドは
水素や水分をトラップする作用がある。よって、このシ
リコン酸化膜をシリコン窒化膜と電荷蓄積電極層との間
に配置することにより、シリコン窒化膜から放出された
水素をこのシリコン酸化膜内に取込むことができ、それ
により電荷蓄積電極層側へ水素が拡散することが防止で
きる。したがって、メモリのデータの破壊が防止でき
る。
【００６２】上記の製造方法において好ましくは、シリ
コン酸化膜を形成する工程は、電荷蓄積電極層と制御電
極層とを覆うようにプラズマを用いて化学気相成長法で
シリコン酸化膜を形成する工程と、シリコン酸化膜を異
方的にエッチングすることで電荷蓄積電極層と制御電極
層との両側壁に接する部分に側壁スペーサ状のシリコン
酸化膜を残存させる工程とを有する。これにより、電荷
蓄積電極層の側壁にて水素をシリコン酸化膜内に取込む
ことができ、データの破壊を防止することができる。
コン酸化膜を形成する工程は、電荷蓄積電極層と制御電
極層とを覆うようにプラズマを用いて化学気相成長法で
シリコン酸化膜を形成する工程と、シリコン酸化膜を異
方的にエッチングすることで電荷蓄積電極層と制御電極
層との両側壁に接する部分に側壁スペーサ状のシリコン
酸化膜を残存させる工程とを有する。これにより、電荷
蓄積電極層の側壁にて水素をシリコン酸化膜内に取込む
ことができ、データの破壊を防止することができる。
【図１】 本発明の一実施の形態における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。
体記憶装置の構成を概略的に示す断面図である。
【図２】 本発明の一実施の形態における不揮発性半導
体記憶装置の製造方法の第１工程を示す概略断面図であ
る。
体記憶装置の製造方法の第１工程を示す概略断面図であ
る。
【図３】 本発明の一実施の形態における不揮発性半導
体記憶装置の製造方法の第２工程を示す概略断面図であ
る。
体記憶装置の製造方法の第２工程を示す概略断面図であ
る。
【図４】 本発明の一実施の形態における不揮発性半導
体記憶装置の製造方法の第３工程を示す概略断面図であ
る。
体記憶装置の製造方法の第３工程を示す概略断面図であ
る。
【図５】 本発明の一実施の形態における不揮発性半導
体記憶装置の製造方法の第４工程を示す概略断面図であ
る。
体記憶装置の製造方法の第４工程を示す概略断面図であ
る。
【図６】 本発明の一実施の形態における不揮発性半導
体記憶装置の製造方法の第５工程を示す概略断面図であ
る。
体記憶装置の製造方法の第５工程を示す概略断面図であ
る。
【図７】 本発明の一実施の形態における不揮発性半導
体記憶装置の製造方法の第６工程を示す概略断面図であ
る。
体記憶装置の製造方法の第６工程を示す概略断面図であ
る。
【図８】 従来の不揮発性半導体記憶装置の構成を概略
的に示す断面図である。
的に示す断面図である。
【図９】 フラッシュメモリの書込動作を説明するため
の図である。
の図である。
【図１０】 フラッシュメモリの消去動作を説明するた
めの図である。
めの図である。
【図１１】 水素によりフローティングゲート電極内の
電荷がトラップされる様子を説明するための断面図であ
る。
電荷がトラップされる様子を説明するための断面図であ
る。
４ フローティングゲート電極、６ コントロールゲー
ト電極、８ 側壁絶縁層、９，１１，１５，１７，１
９，２１ ｐ−ＳｉＯ2膜、２４ シリコン窒化膜、Ｍ
Ｃ メモリセル。
ト電極、８ 側壁絶縁層、９，１１，１５，１７，１
９，２１ ｐ−ＳｉＯ2膜、２４ シリコン窒化膜、Ｍ
Ｃ メモリセル。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AA25 AB08 AC02 AC06 AD17 AD90 AD94 AE02 AE03 AE08 AE40 AF06 AG03 AG21 AG40 5F083 EP02 EP23 EP63 EP68 ER02 ER05 ER09 ER14 ER16 ER21 ER22 GA25 GA30 JA17 JA36 JA56 JA60 MA06 MA19 NA08 PR21
Claims (7)
- 【請求項１】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置であって、 電荷蓄積電極層と前記電荷蓄積電極層上に形成された制
御電極層とを有するメモリセルと、 前記メモリセル上に形成された、保護層としてのシリコ
ン窒化膜と、 前記シリコン窒化膜から生じた水素が前記電荷蓄積電極
層側へ拡散するのを防止するために、前記シリコン窒化
膜と前記電荷蓄積電極層との間に、プラズマを用いた化
学気相成長法で形成されたシリコン酸化膜とを備えた、
不揮発性半導体記憶装置。 - 【請求項２】 前記シリコン酸化膜は、ＳｉＯ2の化学
量論的組成よりもシリコンを過剰に含んでいる、請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記シリコン酸化膜は、前記電荷蓄積電
極層と前記制御電極層との両側壁に接して形成された側
壁スペーサ形状を有する、請求項１または２に記載の不
揮発性半導体記憶装置。 - 【請求項４】 前記シリコン酸化膜は、最上層の層間絶
縁層である、請求項１または２に記載の不揮発性半導体
記憶装置。 - 【請求項５】 前記シリコン酸化膜は、最上層の層間絶
縁層よりも下層に位置する層間絶縁層である、請求項１
または２に記載の不揮発性半導体記憶装置。 - 【請求項６】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置の製造方法であって、 電荷蓄積電極層と前記電荷蓄積電極層上の制御電極層と
を有するメモリセルを形成する工程と、 前記メモリセルの側部または上部に、プラズマを用いた
化学気相成長法でシリコン酸化膜を形成する工程と、 前記シリコン酸化膜上にシリコン窒化膜を形成する工程
とを備えた、不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記シリコン酸化膜を形成する工程は、 前記電荷蓄積電極層と前記制御電極層とを覆うように、
プラズマを用いた化学気相成長法でシリコン酸化膜を形
成する工程と、 前記シリコン酸化膜を異方的にエッチングすることで、
前記電荷蓄積電極層と前記制御電極層との両側壁に接す
る部分に側壁スペーサ状に前記シリコン酸化膜を残存さ
せる工程とを有する、請求項６に記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163738A JP2000353757A (ja) | 1999-06-10 | 1999-06-10 | 不揮発性半導体記憶装置およびその製造方法 |
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|---|---|---|---|
| JP11163738A JP2000353757A (ja) | 1999-06-10 | 1999-06-10 | 不揮発性半導体記憶装置およびその製造方法 |
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| JP11163738A Withdrawn JP2000353757A (ja) | 1999-06-10 | 1999-06-10 | 不揮発性半導体記憶装置およびその製造方法 |
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| JP (1) | JP2000353757A (ja) |
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1999
- 1999-06-10 JP JP11163738A patent/JP2000353757A/ja not_active Withdrawn
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