JP4862984B2 - クロック切り替え装置及びクロック切り替え方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 8
- 238000001514 detection method Methods 0.000 claims description 41
- 230000005856 abnormality Effects 0.000 claims description 33
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 101150061050 CIN1 gene Proteins 0.000 description 21
- 230000010355 oscillation Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 101100001471 Schizosaccharomyces pombe (strain 972 / ATCC 24843) alm1 gene Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Description
図1は、本発明の実施の形態によるクロック切替回路の構成を示すブロック図である。
(クロック切替回路の動作の説明)
次に図1〜図3におけるクロック切り替え装置の各構成要素の動作を図4〜7に示すタイムチャートを使用して説明する。
11,31:可変遅延回路
12,32:位相比較回路
13,33:カウンタ
2,4:異常検出手段
21,41:EX.OR回路
22−1,22−2,42−1,42−2:セレクタ
23−1,23−2,43−1,43−2:F/F
24,44:固定遅延回路
25,45:ゲート
26,46:OR回路
5:切替用位相調整手段
51−0,51−1:可変遅延回路
52:位相比較回路
53−0,53−1:カウンタ
6:切替信号生成手段
61:F/F
7:切替手段
71:セレクタ
Claims (4)
- 入力する複数のクロックパルスの内、出力している前記クロックパルスの波形異常を検出した場合、前記出力中のクロックパルスに位相を合わせた他のクロックパルスに切り替えて出力する手段を備え、情報処理装置に対して供給するクロックの切り替えを行うクロック切り替え装置であって、
前記複数のクロックパルス毎に、現在のクロックパルスと1周期前のクロックパルスの論理レベルの不一致を検出する異常検出手段と、
前記他のクロックパルスの位相を前記出力中のクロックパルスの位相に合わせる切替用位相調整手段と、
前記異常検出手段による論理レベルの不一致の検出に基づいて、前記切替用位相調整手段によって位相を合わせた前記他のクロックパルスに切り替えて出力する切替手段と、
前記複数のクロックパルス毎に、現在のクロックパルスと1周期前のクロックパルスの位相を合わせる検出用位相調整手段とを備え、
前記検出用位相調整手段が、
カウンタを備え、待機中および運用中のクロック1周期分の正確なカウンタ値を常に保持し、
前記切替用位相調整手段に対して出力中のクロックパルスと他のクロックパルスを出力し、
前記切替用位相調整手段が、
二つの可変遅延回路を備え、一方のクロック出力の位相をもう一方のクロック出力の位相に合うように二つの可変遅延回路の遅延量を調整し、
二つの可変遅延回路がMAX側あるいはMIN側に張り付く前に前記カウンタ値分を減算または加算する
ことを特徴とするクロック切り替え装置。 - 前記異常検出手段が不一致を検出した場合に、他のクロックパルスへの切替信号を生成する切替信号生成手段を備え、
前記切替手段が、前記切替信号生成手段からの切替信号に基づいてクロックパルスの切り替えを行うことを特徴とする請求項1に記載のクロック切り替え装置。 - 入力する複数のクロックパルスの内、出力している前記クロックパルスの波形異常を検出した場合、前記出力中のクロックパルスに位相を合わせた他のクロックパルスに切り替えて出力するステップを有し、情報処理装置に対して供給するクロックの切り替えを行うクロック切り替え方法であって、
前記複数のクロックパルス毎に、現在のクロックパルスと1周期前のクロックパルスの論理レベルの不一致を検出する異常検出ステップと、
前記他のクロックパルスの位相を前記出力中のクロックパルスの位相に合わせる切替用位相調整ステップと、
前記異常検出ステップによる論理レベルの不一致の検出に基づいて、前記切替用位相調整ステップによって位相を合わせた前記他のクロックパルスに切り替えて出力する切替ステップと、
前記複数のクロックパルス毎に、現在のクロックパルスと1周期前のクロックパルスの位相を合わせる検出用位相調整ステップとを有し、
前記検出用位相調整ステップで、
カウンタを備え、待機中および運用中のクロック1周期分の正確なカウンタ値を常に保持し、
前記切替用位相調整ステップに対して出力中のクロックパルスと他のクロックパルスを出力し、
前記切替用位相調整ステップで、
二つの可変遅延回路を備え、一方のクロック出力の位相をもう一方のクロック出力の位相に合うように二つの可変遅延回路の遅延量を調整し、
二つの可変遅延回路がMAX側あるいはMIN側に張り付く前に前記カウンタ値分を減算または加算する
ことを特徴とするクロック切り替え方法。 - 前記異常検出ステップにおいて前記論理レベルの不一致を検出した場合に、他のクロックパルスへの切替信号を生成する切替信号生成ステップを有し、
前記切替ステップが、前記切替信号生成ステップからの切替信号に基づいてクロックパルスの切り替えを行うことを特徴とする請求項3に記載のクロック切り替え方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005100150A JP4862984B2 (ja) | 2005-03-30 | 2005-03-30 | クロック切り替え装置及びクロック切り替え方法 |
US11/391,341 US7321244B2 (en) | 2005-03-30 | 2006-03-29 | Clock switching device and clock switching method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005100150A JP4862984B2 (ja) | 2005-03-30 | 2005-03-30 | クロック切り替え装置及びクロック切り替え方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006277693A JP2006277693A (ja) | 2006-10-12 |
JP4862984B2 true JP4862984B2 (ja) | 2012-01-25 |
Family
ID=37069823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005100150A Expired - Fee Related JP4862984B2 (ja) | 2005-03-30 | 2005-03-30 | クロック切り替え装置及びクロック切り替え方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7321244B2 (ja) |
JP (1) | JP4862984B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8161311B2 (en) | 2007-08-23 | 2012-04-17 | Stratus Technologies Bermuda Ltd | Apparatus and method for redundant and spread spectrum clocking |
JP2009248502A (ja) * | 2008-04-09 | 2009-10-29 | Seiko Epson Corp | パルス信号生成装置、搬送装置、画像形成装置及びパルス生成方法 |
JP6058466B2 (ja) * | 2012-06-07 | 2017-01-11 | カルソニックカンセイ株式会社 | 車両用電気ヒータ装置 |
JP6007676B2 (ja) * | 2012-08-29 | 2016-10-12 | 富士通株式会社 | 判定支援装置、判定装置、メモリコントローラ、システム、および判定方法 |
JP5880603B2 (ja) * | 2014-03-19 | 2016-03-09 | 日本電気株式会社 | クロック発生装置、サーバシステムおよびクロック制御方法 |
US10396922B2 (en) | 2017-02-07 | 2019-08-27 | Texas Instruments Incorporated | Apparatus and mechanism to support multiple time domains in a single soc for time sensitive network |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0435133A (ja) * | 1990-05-25 | 1992-02-05 | Fujitsu Ltd | クロック切替回路 |
JPH04262626A (ja) * | 1991-02-18 | 1992-09-18 | Nec Eng Ltd | クロック切替方式 |
JP2956810B2 (ja) * | 1992-10-14 | 1999-10-04 | 三菱電機株式会社 | 発振器同期切替装置 |
US5483185A (en) * | 1994-06-09 | 1996-01-09 | Intel Corporation | Method and apparatus for dynamically switching between asynchronous signals without generating glitches |
US5515403A (en) | 1994-06-21 | 1996-05-07 | Dsc Communications Corporation | Apparatus and method for clock alignment and switching |
JPH10124167A (ja) * | 1996-10-17 | 1998-05-15 | Miyagi Oki Denki Kk | システムクロック切り換え装置 |
US5828243A (en) * | 1996-10-28 | 1998-10-27 | Mti Technology Corporation | Method for detecting clock failure and switching to backup clock |
US5903748A (en) | 1997-08-18 | 1999-05-11 | Motorola Inc. | Method and apparatus for managing failure of a system clock in a data processing system |
US6107841A (en) * | 1998-09-08 | 2000-08-22 | International Business Machines Corporation | Synchronous clock switching circuit for multiple asynchronous clock source |
JP4211195B2 (ja) * | 2000-05-17 | 2009-01-21 | 沖電気工業株式会社 | クロック異常検出回路 |
DE60220300T2 (de) * | 2001-08-03 | 2008-01-17 | Altera Corp., San Jose | Schaltung zur detektion eines taktsignalverlusts und verfahren dazu |
US6865135B2 (en) * | 2003-03-12 | 2005-03-08 | Micron Technology, Inc. | Multi-frequency synchronizing clock signal generator |
JP2005044239A (ja) * | 2003-07-24 | 2005-02-17 | Nec Engineering Ltd | クロック切替装置 |
-
2005
- 2005-03-30 JP JP2005100150A patent/JP4862984B2/ja not_active Expired - Fee Related
-
2006
- 2006-03-29 US US11/391,341 patent/US7321244B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7321244B2 (en) | 2008-01-22 |
US20060221070A1 (en) | 2006-10-05 |
JP2006277693A (ja) | 2006-10-12 |
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Legal Events
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A621 | Written request for application examination |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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