JP4861030B2 - 半導体装置 - Google Patents
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Description
「リコンフィギュラブルシステム」、オーム社、ページ189−208 "PipeRench: a reconfigurable architecture and compiler", IEEE Computer Volume 33, Issue 4, April 2000 Page(s):70−77
また、実施形態の半導体装置は、複数種類の演算のそれぞれを予め定められたサイクル毎に行ってデータ処理がなされる半導体装置であって、データを入力するデータ線と、規則信号を入力する制御線と、データ処理前に演算のそれぞれを実現するための回路情報の幾つかを記憶し、データ処理時のあるサイクル時に制御線からの規則信号に基づいて回路情報の一つを出力する回路情報制御部と、回路情報制御部から出力される一つの回路情報に従って、演算を行うための実行回路を構築し、データ線からのデータを実行回路で演算し演算後のデータを出力する演算器と、演算器からの演算後のデータを保持し次のサイクルで保持したデータを出力するデータレジスタと、規則信号を保持し次のサイクルで規則信号を出力する制御レジスタとをそれぞれ備える複数の演算ユニットを複数段直列に接続するために、データレジスタのデータを次段の演算ユニットのデータ線へ出力し、且つ、制御レジスタの規則信号を次段の演算ユニットの制御線へ出力するよう接続した演算パイプラインと、あるサイクルに、前記演算パイプラインの初段の演算ユニットの制御線への規則信号とデータ線へのデータとを出力するよう制御するコントローラとを有し、回路情報制御部は、制御線からの規則信号が無いサイクル中には、記憶された幾つかの回路情報を予め定めた順序で選択する選択制御回路を具備したことを特徴とする。
また、実施形態の半導体装置は、複数種類の演算のそれぞれを予め定められたサイクル毎に行ってデータ処理がなされる半導体装置であって、データを入力するデータ線と、規則信号を入力する制御線と、データ処理前に演算のそれぞれを実現するための回路情報の幾つかを記憶するラッチを有し、データ処理時の一つ前のサイクル時に制御線からの規則信号に基づいて回路情報の一つを記憶するラッチを選択し、データ処理時のあるサイクル時に制御線からの規則信号に基づいて選択されたラッチに記憶される回路情報の一つを出力する回路情報制御部と、回路情報制御部から出力される一つの回路情報に従って、演算を行うための実行回路を構築し、データ線からのデータを実行回路で演算し演算後のデータを出力する演算器と、演算器からの演算後のデータを保持し次のサイクルで保持したデータを出力するデータレジスタと、規則信号を保持し次のサイクルで規則信号を出力する制御レジスタとをそれぞれ備える複数の演算ユニットを複数段直列に接続するために、データレジスタのデータを次段の演算ユニットのデータ線へ出力し、且つ、制御レジスタの規則信号を次段の演算ユニットの制御線へ出力するよう接続した演算パイプラインと、あるサイクルに、演算パイプラインの初段の演算ユニットの制御線への規則信号とデータ線へのデータとを出力するよう制御するコントローラとを有することを特徴とする。
10A〜E 演算ユニット
100 演算器
101 回路情報制御装置
1011 回路情報レジスタ
1011A〜D 命令ラッチ
1011E 回路情報パイプラインレジスタ
1011F デコーダ
1011G マルチプレクサ
1011H 回路情報Valid信号
1011I 回路情報アドレス
1011J 回路情報
1012 再構成制御装置
1012A 状態レジスタ
1012B 加算器
1012C マルチプレクサ
1012D ORロジック
1012E 比較器
1013 再構成制御レジスタ
1013A 最大値レジスタ
1013B 最小値レジスタ
1013D〜F マルチプレクサ
1013G Valid1ビット
1013H 最大値信号
1013I 最小値信号
1013J 初期値信号
102 データパイプラインレジスタ
103 制御パイプラインレジスタ
11 コントローラ
11A 制御部
11B 実行制御メモリ
11C 回路情報メモリ
11E 再構成規則メモリ
11F デコーダ
11G タイミング調整用ラッチ
12 入出力バッファ
Claims (6)
- 複数種類の演算のそれぞれを予め定められたサイクル毎に行ってデータ処理がなされる半導体装置であって、
データを入力するデータ線と、規則信号を入力する制御線と、データ処理前に前記演算のそれぞれを実現するための回路情報の幾つかを記憶し、データ処理時のあるサイクル時に前記制御線からの規則信号に基づいて回路情報の一つを出力する回路情報制御部と、前記回路情報制御部から出力される一つの回路情報に従って、演算を行うためのALUとシフタを含む実行回路を構築しながら、前記データ線からのデータを前記実行回路で演算し演算後のデータを出力する演算器と、前記演算器からの演算後のデータを保持し次のサイクルで保持したデータを出力するデータレジスタと、前記規則信号を保持し前記次のサイクルで前記規則信号を出力する制御レジスタとをそれぞれ備える複数の演算ユニットを複数段直列に接続するために、データレジスタのデータを次段の演算ユニットのデータ線へ出力し、且つ、制御レジスタの規則信号を次段の演算ユニットの制御線へ出力するよう接続した演算パイプラインと、
前記あるサイクルに、前記演算パイプラインの初段の演算ユニットの制御線への規則信号とデータ線へのデータとを出力するよう制御するコントローラとを具備したことを特徴とする半導体装置。 - 外部装置と接続され、前記演算パイプラインの初段の演算ユニットのデータ線と接続され、最終段の演算ユニットのデータレジスタと接続され、データ処理開始前、データ処理中、またはデータ処理結果のデータを一時的に保持する入出力バッファを具備したことを特徴とする請求項1記載の半導体装置。
- 複数種類の演算のそれぞれを予め定められたサイクル毎に行ってデータ処理がなされる半導体装置であって、
データを入力するデータ線と、規則信号を入力する制御線と、データ処理前に前記演算のそれぞれを実現するための回路情報の幾つかを記憶し、データ処理時のあるサイクル時に前記制御線からの規則信号に基づいて回路情報の一つを出力する回路情報制御部と、前記回路情報制御部から出力される一つの回路情報に従って、演算を行うための実行回路を構築し、前記データ線からのデータを前記実行回路で演算し演算後のデータを出力する演算器と、前記演算器からの演算後のデータを保持し次のサイクルで保持したデータを出力するデータレジスタと、前記規則信号を保持し前記次のサイクルで前記規則信号を出力する制御レジスタとをそれぞれ備える複数の演算ユニットを複数段直列に接続するために、データレジスタのデータを次段の演算ユニットのデータ線へ出力し、且つ、制御レジスタの規則信号を次段の演算ユニットの制御線へ出力するよう接続した演算パイプラインと、
前記あるサイクルに、前記演算パイプラインの初段の演算ユニットの制御線への規則信号とデータ線へのデータとを出力するよう制御するコントローラとを有し、
前記回路情報制御部は、前記制御線からの規則信号が無いサイクル中には、記憶された幾つかの回路情報を予め定めた順序で選択する選択制御回路を具備したことを特徴とする半導体装置。 - 前記選択制御回路は、最大値の次に最小値からカウントするループ型のカウンタを備え、該カウンタがカウントを始める初期値、該カウンタがカウントする最小値および最大値を前記制御線からの規則信号で設定することを特徴とする請求項3に記載の半導体装置。
- 複数種類の演算のそれぞれを予め定められたサイクル毎に行ってデータ処理がなされる半導体装置であって、
コントローラと、
データ処理するデータを保持し、前記コントローラからの指示により該データを出力するバッファと、
あるサイクルで、
前記コントローラから出力された規則信号に基づいて、予め保持される前記演算のそれぞれを実現するための回路情報の幾つかから選択した一つの回路情報に従って、演算を行うための第1実行回路を構築しながら、前記バッファから出力されたデータを前記実行回路で演算し、演算結果データを保持するとともに、前記コントローラからの前記規則信号を保持する第1の演算ユニットと、
次のサイクルで、
前記第1の演算ユニットで保持した規則信号に基づいて、予め保持される前記演算のそれぞれを実現するための回路情報の幾つかから選択した一つの回路情報に従って、演算を行うための第2実行回路を構築し、前記第1の演算ユニットで保持した演算結果データを前記第2実行回路で演算する第2の演算ユニットと、
を備えたことを特徴とする半導体装置。 - 複数種類の演算のそれぞれを予め定められたサイクル毎に行ってデータ処理がなされる半導体装置であって、
データを入力するデータ線と、規則信号を入力する制御線と、データ処理前に前記演算のそれぞれを実現するための回路情報の幾つかを記憶するラッチを有し、データ処理時の一つ前のサイクル時に前記制御線からの規則信号に基づいて回路情報の一つを記憶するラッチを選択し、データ処理時のあるサイクル時に前記制御線からの規則信号に基づいて選択されたラッチに記憶される回路情報の一つを出力する回路情報制御部と、前記回路情報制御部から出力される一つの回路情報に従って、演算を行うための実行回路を構築し、前記データ線からのデータを前記実行回路で演算し演算後のデータを出力する演算器と、前記演算器からの演算後のデータを保持し次のサイクルで保持したデータを出力するデータレジスタと、前記規則信号を保持し前記次のサイクルで前記規則信号を出力する制御レジスタとをそれぞれ備える複数の演算ユニットを複数段直列に接続するために、データレジスタのデータを次段の演算ユニットのデータ線へ出力し、且つ、制御レジスタの規則信号を次段の演算ユニットの制御線へ出力するよう接続した演算パイプラインと、
前記あるサイクルに、前記演算パイプラインの初段の演算ユニットの制御線への規則信号とデータ線へのデータとを出力するよう制御するコントローラとを有することを特徴とする半導体装置。
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