JP4011012B2 - リコンフィギュラブル回路を備えた処理装置 - Google Patents

Description

この発明は、集積回路技術に関し、特にリコンフィギュラブル回路を備えた処理装置に関する。

例えば衛星放送では、季節などにより、放送モードを切り替えて画質の調整などを行うこともある。受信機では、放送モードごとに複数の回路を予めハードウェア上に作り込んでおき、放送モードに合わせて回路処理制御部で回路を切り替えて受信している。したがって、受信機の他の放送モード用の回路はその間遊んでいることになる。モード切り替えのように、複数の専用回路を切り替えて使用し、その切り替え間隔が比較的長い場合、複数の専用回路を作り込む代わりに、切り替え時にＬＳＩを瞬時に再構成することにすれば、回路構造をシンプルにして汎用性を高め、同時に実装コストを抑えることができる。このようなニーズに応えるべく、動的に再構成可能なＬＳＩに製造業界の関心が集まっている。特に、携帯電話やＰＤＡ（Personal Data Assistant）などのモバイル端末に搭載されるＬＳＩは小型化が必須であり、ＬＳＩを動的に再構成し、用途に合わせて適宜機能を切り替えることができれば、ＬＳＩの実装面積を抑えることができる。

この点に関連して、ＦＰＧＡ（Field Programmable Gate Array）はＬＳＩ製造後に回路データを書き込んで比較的自由に回路構成を設計することが可能であり、専用ハードウエアの設計に利用されている。ＦＰＧＡは、論理回路の真理値表を格納するためのルックアップテーブル（ＬＵＴ）と出力用のフリップフロップからなる基本セルと、その基本セル間を結ぶプログラマブルな配線リソースとを含む。ＦＰＧＡでは、ＬＵＴに格納するデータと配線データを書き込むことで目的とする論理演算を実現できる。そこで、ＦＰＧＡを動的に再構成することで、回路構成の再利用を図る方法が提案されている（例えば、特許文献１参照。）。

ＦＰＧＡは回路構成の設計自由度が高く、汎用的である反面、全ての基本セル間の接続を可能とするため、多数のスイッチとスイッチのＯＮ／ＯＦＦを制御するための制御回路を含む必要があり、必然的に制御回路の実装面積が大きくなる。また、基本セル間の接続に複雑な配線パターンをとるため、配線が長くなる傾向があり、さらに１本の配線に多くのスイッチが接続される構造であるため、遅延が大きくなる。さらに、ＦＰＧＡでＬＳＩを設計した場合、ＡＳＩＣ（Application Specific IC）による設計と比べると、実装面積が非常に大きくなり、コスト高になる。そのため、ＦＰＧＡによるＬＳＩは、試作や実験のために利用されるにとどまることが多く、実装効率、性能、コストなどを考えると、量産には適していない。さらに、ＦＰＧＡでは、多数のＬＵＴ方式の基本セルに設定データを送る必要があるため、回路のコンフィグレーションにはかなりの時間がかかる。そのため、瞬時に回路構成の切り替えが必要な用途にはＦＰＧＡは適していない。

これに対して、近年瞬時に回路構成の切り替えが可能なリコンフィギュラブル回路が注目されてきている。

図２３は、リコンフィギュラブル回路を説明する概念図である。

図２３を参照して、本例においてはリコンフィギュラブル回路１００１と、リコンフィギュラブル回路１００１を制御する制御部１０００が示されている。リコンフィギュラブル回路は、多数の複数種類の多ビット演算を選択的に実行可能な算術論理回路（ＡＬＵ（Arithmetic Logic Unit））を有し、マトリクス状に構成されている。制御部１０００は、設定データをリコンフィギュラブル回路１００１に入力することにより所期の回路構成を実現する。

図２４は、所期の回路として回路４２が４つに分割される場合を説明する図である。

図２４を参照して、所期の回路としてここでは、回路４２が一例として示されている。

１つの回路４２を分割して生成される回路を、「分割回路」と呼ぶ。この例では、１つの回路４２が、上から下に向う方向に演算の流れが表現される場合にその演算の流れに従って４つの分割回路、すなわち分割回路Ａ、分割回路Ｂ、分割回路Ｃ、分割回路Ｄに分割されている。所定の間隔で回路４２を切り取り、その切り取った部分を分割回路としているが、この分割回路は、一度にリコンフィギュラブル回路１００１に構成可能な単位で分割されたものである。そして、これら分割回路を表現するための設定データが制御部１０００に格納されているものとする。具体的には、制御部１０００は、分割回路Ａ〜Ｄを表現するために設定データ４０ａ〜４０ｄをそれぞれ格納している。

リコンフィギュラブル回路１００１は、複数段のＡＬＵで構成されており、分割回路はさらに複数の分割ユニットで構成されている。

図２５は、分割回路Ａ〜分割回路Ｄが複数の分割ユニットで構成されていることを説明する概念図である。ここでは、分割ユニット１＃〜１２＃が示されている。

図２６は、制御部１０００が設定データ４０ａに基づいてリコンフィギュラブル回路１００１に入力することにより、分割回路Ａを構成（マッピング）した場合を説明する図である。本例においては、リコンフィギュラブル回路１００１は、３段のＡＬＵで構成されており、１段ずつのＡＬＵに対して１つの分割ユニットが割当てられるものとする。この分割回路Ａ〜Ｄを順番にリコンフィギュラブル回路１００１に構成（マッピング）して、先の出力を入力として回路を構成することにより、小面積で所期の回路４２を実現し、入力信号Ｐに伴う所期の回路４２からの出力信号Ｑを得ることができる。このようにリコンフィギュラブル回路は、入力される設定データに基づいて回路の組換えを実現することが可能な装置であり、瞬時に回路構成の切り替えを実行することができる。
特開平１０−２５６３８３号公報 （全文、第１−４図）

しかしながら、リコンフィギュラブル回路１００１に回路４２をマッピングする場合、具体的には、分割回路を構成した場合、１つの分割回路は複数の分割ユニットで構成されており、順番に分割ユニットで所望の論理動作が実行される。

図２７は、リコンフィギュラブル回路１００１に構成された分割回路Ａにおける処理の流れを説明する図である。たとえば、各分割ユニットにおける論理動作が１サイクルかかるとすると、１つの分割ユニットを構成するためには、３サイクル必要とされる。

このような構成においては、たとえば、最初のサイクルでは、分割ユニット１＃で論理動作が行なわれ、次のサイクルで分割ユニット２＃で論理動作が順番に実行されるが、この次のサイクルでは、分割ユニット１＃の論理動作は行なわれない。したがって、何にも用いられない空き領域が回路内に存在することになる。それゆえ、そのような場合にはその領域を他の用途に有効に利用することが好ましい。

本発明はこうした状況に鑑みてなされたものでその目的は、所期の回路の高速なマッピングを実現することが可能なリコンフィギュラブル回路を備えた処理装置の提供を目的としている。

本発明の処理装置は、機能および接続関係の変更が可能なリコンフィギュラブル回路と、所期の回路の一部分を構成する分割ユニットを表現するための設定データを記憶し、リコンフィギュラブル回路に供給するための設定部と、リコンフィギュラブル回路に所期の回路を構成するために複数の設定データを順次供給するように設定部を制御する制御部とを備える。リコンフィギュラブル回路は、内部の状態を保持する状態保持回路を少なくとも１つ有する。リコンフィギュラブル回路は、状態保持回路の配置により、複数段のリコンフィギュラブルユニットに分割される。制御部は、複数の所期の回路を構成する場合に、各回路の一部分を構成する分割ユニットを複数段のリコンフィギュラブルユニットのそれぞれに対して構成するための設定データを処理の流れに従って順番に供給するように設定部を制御する。

複数の所期の回路を構成する場合に、複数段のリコンフィギュラブルユニットにそれぞれ各回路の一部分を構成する分割ユニットを構成するための設定データを供給するため、各段で別々の回路を構成する分割ユニットがリコンフィギュラブルユニットに構成される。したがって、並列な処理が実行され、高速な所期の回路の構成すなわち論理動作を実現することができる。

以下、この発明の実施の形態を図面を参照して詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

図１は、本発明の実施の形態に係る処理装置１０の構成図である。

処理装置１０は、集積回路装置２６と、コンパイル部３０と、設定データ生成部３２と、記憶部３４とを備える。集積回路装置２６は、回路の再構成を可能とする機能を有する。集積回路装置２６は、１チップとして構成され、リコンフィギュラブル回路１２、設定部１４、制御部１８、内部状態保持回路２０、出力回路２２、メモリ部２７、切替回路２８および経路部２４，２９を備える。リコンフィギュラブル回路１２は、パイプライン構成となっており、設定を変更することにより機能の変更を可能とする。設定部１４は、第１回路設定部１４ａ、第２回路設定部１４ｂ、第３回路設定部１４ｃ、および回路処理制御部１６を有し、リコンフィギュラブル回路１２に所期の回路を構成するための設定データ４０を供給する。なお、回路処理制御部１６は、第１回路設定部１４ａ〜第３回路設定部１４ｃからの出力をリコンフィギュラブル回路１２のパイプラインの格段である後述するリコンフィギュラブルユニットに所定の順序で供給する。経路部２４，２９はフィードバックパスとして機能し、リコンフィギュラブル回路１２の出力を、切替回路２８に出力する。

メモリ部２７は、制御部１８からの指示に基づきリコンフィギュラブル回路１２から出力されるデータ信号を格納するための記憶領域である。また、制御部１８からの指示に基づき格納されたデータ信号は、経路部２９を通じてリコンフィギュラブル回路１２の入力として伝達される。リコンフィギュラブル回路１２への入力は、経路部２４，経路部２９の２系統存在するが、経路部２４は、メモリ部２７を介さないために高速にフィードバック処理することが可能である。特に、メモリ部２７が低速で動作処理する場合には、経路部２４は、経路部２９よりもさらに高速に処理する。

切替回路２８は、回路処理制御部１６からの指示信号に応答して入力信号および経路部２４，２９からの入力信号を選択的にリコンフィギュラブル回路１２に出力する。具体的には、設定される設定データに基づく所定のタイミングで回路処理制御部１６から切替指示がなされる。内部状態保持回路２０および出力回路２２は、リコンフィギュラブル回路１２の出力を受けて、たとえばデータフリップフロップ（Ｄ−ＦＦ）などの順序回路として構成される。内部状態保持回路２０は経路部２４に接続されている。メモリ部２７は、経路部２９と接続されている。リコンフィギュラブル回路１２は、組合せ回路と、フリップフロップ回路で構成され、パイプライン動作する。

リコンフィギュラブル回路１２は、機能の変更が可能な論理回路を有して構成される。具体的にはリコンフィギュラブル回路１２は、複数の演算機能を選択的に実行可能な論理回路を複数個内部に配列させた構成を有し、前段の論理回路列の出力と後段の論理回路列の入力との接続関係を設定可能な接続部と、前段の論理回路列の出力すなわち内部状態を保持する状態保持回路（以下、ＦＦ回路とも称する）とを有する。以下においては、この接続部と、ＦＦ回路の両方の機能を有する構成を接続部＋ＦＦ回路とも称する。

複数の論理回路は、マトリクス状に配列される。各論理回路の機能と、論理回路間の接続関係とは、設定部１４より供給される設定データに基づいて設定される。設定データは、以下の手順で生成される。集積回路装置２６により実現されるべきプログラム３６が、記憶部３４に保持されている。プログラム３６は、信号処理回路または信号処理アルゴリズムなどのＣ言語などの高級言語で記述したものである。コンパイル部３０は、記憶部３４に格納されたプログラム３６をコンパイルし、データフローグラフ３８に変換して記憶部３４に格納する。データフローグラフ３８は、入力変数および定数の演算の流れをグラフ構造で表現したものである。

設定データ生成部３２は、データフローグラフ３８から設定データ４０を生成する。設定データ４０は、データフローグラフ３８をリコンフィギュラブル回路１２にマッピングするためのデータでありリコンフィギュラブル回路１２における論理回路の機能や論理回路間の接続関係を定める。設定データ生成部３２は、回路を分割してできる複数の分割回路の設定データ４０を生成する。

設定データ生成部３２は、リコンフィギュラブル回路１２における論理回路の配列構造とデータフローグラフ３８によって回路の分割方法を定める。リコンフィギュラブル回路１２の配列構造は、制御部１８から設定データ生成部３２に伝えられてもよく、また予め記憶部３４に記憶されていてもよい。また制御部１８が回路の分割方法を設定データ生成部３２に指示することも可能である。

以上の手順を実行することにより、記憶部３４は、リコンフィギュラブル回路１２を所期の回路として構成するための複数の設定データ４０を記憶する。複数の設定データ４０は、１つの回路を分割した複数の分割回路をそれぞれ上述したように表現したものである。このように、リコンフィギュラブル回路１２の回路規模に応じて生成すべき回路の設定データ４０を生成することにより汎用性の高い処理装置１０を実現することが可能となる。別の視点から見ると、本実施の形態に従う処理装置１０によれば回路規模の小さいリコンフィギュラブル回路１２を用いて所望のすなわち所期の回路を再構成することが可能となる。

図２はリコンフィギュラブル回路１２の構成図である。

図２を参照して、リコンフィギュラブル回路１２は、複数の論理回路５０の列が複数段にわたって配列されたもので、各段に設けられた接続部＋ＦＦ回路５２によって、前段の論理回路列の出力と後段の論理回路列の入力が設定により任意に接続、あるいは、決められた組み合わせのうちより選択された接続が可能な構成となっている。また、前段の論理回路列の出力信号を保持することができる。ここでは論理回路５０の一例としてＡＬＵを示す。各ＡＬＵは、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる。具体的には、各ＡＬＵは、複数の演算機能を選択するためのセレクタを有している。

図示のようにリコンフィギュラブル回路１２は、横方向にＹ個、縦方向にＸ個のＡＬＵが配置されたＡＬＵアレイとして構成される。第１段のＡＬＵ１１、ＡＬＵ１２、・・・、ＡＬＵ１Ｙには入力変数や定数が入力され、設定された所定の演算がなされる。演算結果の出力は、第１段の接続部＋ＦＦ回路５２に設定された接続に従って、第２段のＡＬＵ２１、ＡＬＵ２２、・・・、ＡＬＵ２Ｙに入力される。第１段の接続部＋ＦＦ回路５２においては、第１段のＡＬＵ列の出力と第２段のＡＬＵ列の入力の間で任意の接続関係、あるいは、決められた組み合わせのうちより選択された接続関係を実現できるように結線が構成されており、設定により所期の結線が有効となる。以下、第（Ｘ−１）段の接続部＋ＦＦ回路５２まで同様の構成であり、最終段である第Ｘ段のＡＬＵ列は演算の最終結果を出力する。なお、本構成においては、接続部＋ＦＦ回路がＡＬＵと、交互に１段ずつ設けられた構成を示している。この接続部＋ＦＦ回路を配置することにより、リコンフィギュラブル回路１２は、１段ずつのＡＬＵで構成されるＸ段のリコンフィギュラブルユニットに分割されることになる。具体的には、１段のリコンフィギュラブルユニットは、１段のＡＬＵ列と１段の接続部＋ＦＦ回路５２で構成される。なお、最終段のリコンフィギュラブルユニットは、１段のＡＬＵ列のみとすることも可能であり、図１の内部状態保持回路２０と組み合わせることも可能である。この分割は、ＦＦ回路に従うものであり、たとえば、２段のＡＬＵ毎に、接続部＋ＦＦ回路５２を設け、それ以外は、ＦＦ回路を有しない接続部のみとすれば、２段ずつのＡＬＵで構成されるＸ／２段のリコンフィギュラブルユニットに分割されることになる。その他、ＦＦ回路を所定段のＡＬＵ毎に設けることにより、所望段のリコンフィギュラブルユニットを構成することが可能である。

図３は、図２に示されるリコンフィギュラブル回路１２と置換可能なリコンフィギュラブル回路１２♯の構成図である。

図３を参照して、リコンフィギュラブル回路１２♯は、リコンフィギュラブル回路１２と比較して、接続部＋ＦＦ回路５２を接続部＋ＦＦ回路５２＃に置換した点が異なる。接続部＋ＦＦ回路５２＃は、接続部＋ＦＦ回路５２の機能に加えて外部から直接入力変数や定数の入力が可能な構成であるとともに、接続部＋ＦＦ回路５２＃から直接外部に前段のＡＬＵの演算結果を出力することも可能である。この構成により図２に示されるリコンフィギュラブル回路１２の構成よりも多様な組合せ回路を構成することが可能となり、設計の自由度が向上する。他の部分および構成については図２で示されるリコンフィギュラブル回路１２の構成と同様であるのでその詳細な説明は繰返さない。

図４は、データフローグラフ３８の例を示す図である。

データフローグラフ３８においては、入力される変数や定数の演算の流れが段階的にグラフ構造で表現されている。

図中、演算子は丸印で示されている。設定データ生成部３２は、このデータフローグラフ３８をリコンフィギュラブル回路１２にマッピングするための設定データ４０を生成する。本実施の形態においては特にデータフローグラフ３８をリコンフィギュラブル回路１２にマッピングしきれない場合にデータフローグラフ３８を複数の領域に分割して、分割回路の設定データ４０を生成する。データフローグラフ３８による演算の流れを回路上で実現するべく、設定データ４０は、演算機能を割当てる論理回路を特定し、また論理回路間の接続関係を定め、さらに入力変数や入力定数などを提起したデータとなる。したがって設定データ４０は、各論理回路５０の機能を選択するセレクタに供給する選択情報、接続部＋ＦＦ回路５２の結線を設定する接続情報、必要な変数データや定数データなどを含んで構成される。

再び図１を参照して、回路構成時、制御部１８は、回路を構成するための複数の設定データ４０を選択する。本例において、制御部１８は、選択した複数の設定データ４０をそれぞれ第１回路設定部１４ａ〜第３回路設定部１４ｃに供給する。第１回路設定部１４ａ〜第３回路設定部１４ｃは、キャッシュメモリや他の種類のメモリを有し、供給される設定データをそれぞれ保持する。具体的には、図２４で示したように、所期の回路をリコンフィギュラブル回路１つにマッピング可能なように分割回路に分割し、さらに分割回路を複数の分割ユニットに分割して、各分割ユニットを構成する設定データを記憶する。第１回路設定部１４ａ〜第３回路設定部１４ｃでは、分割された複数の分割ユニットのデータの集合体として記憶している。なお、本例においては、制御部１８が記憶部３４から設定データを受けて、設定部１４に供給する構成について説明するが、制御部１８を設けることなく、予め設定部１４に設定データおよび各回路を制御するための制御データを記憶するＲＡＭ（Random Access Memory）や、ＲＯＭ（Read On Memory）等のメモリを備えた構成とすることも可能である。

設定部１４は、選択された設定データ４０をリコンフィギュラブル回路１２に設定しリコンフィギュラブル回路１２の回路を再構成する。これによりリコンフィギュラブル回路１２は所期の演算を実行できる。リコンフィギュラブル回路１２は基本セルとして高性能の演算能力のあるＡＬＵを用いており、またリコンフィギュラブル回路１２および設定部１４をワンチップ上に構成することからコンフィギュレーションを高速に実現することができる。

制御部１８は、クロック機能を有し、クロック信号は設定部１４、内部状態保持回路２０および出力回路２２に供給される。また制御部１８はクロック信号に同期してカウント動作を実行するカウンタ回路を含み、カウンタ回路からのカウンタ信号に従い回路処理制御部１６は、所定のタイミングでリコンフィギュラブル回路１２に設定データを出力する。

図５は、一例として本実施の形態に従うリコンフィギュラブル回路１２にマッピングする回路群の一例図である。

図５を参照して、ここでは３つの回路、回路ＦＡ〜ＦＣが示される。回路ＦＡは、入力信号Ｉの入力を受けて出力信号ＭＩを出力する。回路ＦＢは、入力信号Ｑの入力を受けて出力信号ＭＱを出力する。回路ＦＣは、入力信号ＭＩおよびＭＱの入力を受けて出力信号Ｙを出力する。これらの回路ＦＡ〜ＦＣの設定データは、第１回路設定部１４ａ〜第３回路設定部１４ｃに記憶されている。

図６は、回路ＦＡ，ＦＢおよびＦＣをリコンフィギュラブル回路１２の各リコンフィギュラブルユニットにマッピングするために分割した分割ユニットを説明する概念図である。

図６（ａ）は、回路ＦＡの分割ユニットの概念図である。図６（ａ）を参照して、ここでは、回路ＦＡは、２つの分割回路に分割され、さらに分割ユニットＦＡ１〜ＦＡ６に分割される。図６（ｂ）は、回路ＦＢを分割した場合の分割ユニットの概念図である。ここでは、回路ＦＢは、２つの分割回路に分割され、さらに分割ユニットＦＢ１〜ＦＢ６に分割される。図６（ｃ）は、回路ＦＣを分割した場合の分割ユニットの概念図である。ここでは、回路ＦＣは、２つの分割回路に分割され、さらに分割ユニットＦＣ１〜ＦＣ６に分割される。

図７は、本発明の実施の形態に従うリコンフィギュラブル回路１２に回路ＦＡ〜ＦＣをマッピングする方式を説明する概念図である。本例においては、１段ずつのＡＬＵを有する３段のリコンフィギュラブルユニットの構成でリコンフィギュラブル回路１２が設定されているものとする。

図７を参照して、最初のサイクル（第１サイクル）に、まず第１段目に分割ユニットＦＡ１がマッピングされ、入力信号Ｉが入力される。この分割ユニットＦＡ１における論理動作を実行後、上述した接続部＋ＦＦ回路５２でその論理結果が保持される。次のサイクル（第２サイクル）に、第２段目に分割ユニットＦＡ２がマッピングされるとともに、第１段目には入力信号Ｑを受ける分割ユニットＦＢ１がマッピングされる。これに伴い、第１段目においては、分割ユニットＦＢ１における論理動作が実行されて、上述した接続部＋ＦＦ回路５２でその論理結果が保持される。また、第２段目においては、分割ユニットＦＡ２が前段における保持された論理結果の入力を受けて、所定の論理動作を実行し、その結果が接続部＋ＦＦ回路５２で保持される。その次のサイクル（第３サイクル）に、第３段目に分割ユニットＦＡ３がマッピングされ、第２段目に分割ユニットＦＢ２がマッピングされ、第１段目に入力信号ＭＩおよび入力信号ＭＱを受ける分割ユニットＦＣ１がマッピングされる。これに伴い、第３段目においては、分割ユニットＦＣ１における論理動作が実行されてリコンフィギュラブル回路１２から出力される。出力結果は、内部状態保持回路２０で保持され、経路部２４を通じてリコンフィギュラブル回路１２の入力側に伝達される。具体的には、切替回路２８に経路部２４を通じて伝達される信号は、回路処理制御部１６からの指示に応答してリコンフィギュラブル回路１２に入力される。次のサイクル（第４サイクル）に、第１段目に分割ユニットＦＡ４をマッピングし、第２段目に分割ユニットＦＣ２をマッピングし、第３段目に分割ユニットＦＢ３をマッピングする。以降、同様の方式にしたがって、各回路ＦＡ〜ＦＣの信号処理の流れの順序に従って、リコンフィギュラブル回路１２の第１段〜第３段目のＡＬＵにそれぞれ分割ユニットＦＡ１〜ＦＡ６，ＦＢ１〜ＦＢ６，ＦＣ１〜ＦＣ６を順番にマッピングする。

これにより、第６サイクルのマッピングにより、第３段目のＡＬＵに構成された分割ユニットＦＡ６から出力信号ＭＩが出力される。また、第７サイクルのマッピングにより、第３段目の分割ユニットＦＢ６から出力信号ＭＱが出力される。また、第８サイクルのマッピングにより、第３段目の分割ユニットＦＣ６から出力信号Ｙ（−１）が出力される。

このようにして、１回のサイクルにおいて、異なる回路の分割ユニットをリコンフィギュラブル回路１２の所定領域にそれぞれ割付けることが可能となり、全体として１つの回路を構成した場合に高速な論理動作を実現することが可能となる。たとえば、回路ＦＡをマッピングして入力信号Ｉに基づく出力信号ＭＩを生成し、次に、回路ＦＢをマッピングして入力信号Ｑに基づく出力信号ＭＱを生成し、そして最後に回路ＦＣをマッピングして入力信号ＭＩおよびＭＱに基づく出力信号Ｙを生成した場合、１８サイクル後に出力信号Ｙが出力される。これに対して、本方式を採用することにより１４サイクル後に出力信号Ｙを出力することが可能となる。

本方式の如く、リコンフィギュラブル回路１２の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴い、高速な論理動作を実現することが可能となる。

特に、リコンフィギュラブルユニットを無駄なく使用しているため、高速な処理が可能であり、結果として回路の小型化、低消費電力化を図ることができる。

また、１つの回路について、マッピングする際、処理の流れが途切れることなく連続的に行なわれるため、データを記憶させておくメモリ等を必要とすることがなく、この面でも回路の小型化、低消費電力化を図ることができる。さらに、複数の回路の同時マッピングが可能な構成であるため、マルチタスクを行ないやすい。さらに、データフローグラフのマッピングに適した構成であり、マッピングソフトウェアの開発が容易である。

なお、本例における（−１）、（＋１）の標記は、現在に対して、１つ前および後の信号を指し示すものとする。入力信号ＭＩ（−１）および入力信号ＭＱ（−１）はメモリ部２７に格納されているものとする。これら、メモリ部２７に格納された信号は、経路部２９を通じて切替回路２８に与えられ、制御部１８からの指示に応答してリコンフィギュラブル回路１２に入力される。

図８は、記憶部３４において記憶されている分割ユニットの複数の設定データが格納されている記憶領域を説明する概念図である。

図８を参照して、ここでは横方向に列アドレスＣ０〜Ｃ５が対応付けられ、縦方向に行アドレスＲ０〜Ｒ２が対応付けられる。たとえば本例においてはアドレス（Ｒ０，Ｃ０）は分割ユニットＦＡ１の設定データを指し示すものとする。また、アドレス（Ｒ２，Ｃ５）は分割ユニットＦＣ６の設定データを指し示すものとする。

図９は、制御部１８が、記憶部３４の設定データ４０からアドレス指定して第１回路設定部１４ａ、第２回路設定部１４ｂおよび第３回路設定部１４ｃに設定データを伝達する方式を説明する概念図である。

図９を参照して、制御部１８は、行アドレスＲ０、列アドレスＣ０，Ｃ２，Ｃ４，Ｃ１，Ｃ３，Ｃ５の順番にそれぞれ読出して第１回路設定部１４ａに出力する。また、制御部１８は、１サイクル遅延してから、行アドレスＲ１、列アドレスＣ０，Ｃ２，Ｃ４，Ｃ１，Ｃ３，Ｃ５の順序で第２回路設定部１４ｂに出力する。また、制御部１８は、２サイクル遅延してから、行アドレスＲ２、列アドレスＣ０，Ｃ２，Ｃ４，Ｃ１，Ｃ３，Ｃ５の順序で第３回路設定部１４ｃに出力する。また、制御部１８は、設定データ４０の入力とともに、与えられる制御データに基づき、出力回路２２を駆動するタイミング、メモリ部２７へのデータ信号の格納、設定部１４を制御する。

これにより、図７で示される順序でリコンフィギュラブル回路１２にマッピング動作が実行され、高速なマッピング動作とともに高速な論理演算動作すなわち高速な所期の回路構成を実現することができる。

図１０は、本実施の形態に従うリコンフィギュラブル回路１２にマッピングする回路群の一例図である。

図１０を参照して、ここでは４つの回路、回路ＦＡ，ＦＢ，ＦＤ，ＦＥが示される。回路ＦＡは、入力信号Ｉの入力を受けて出力信号ＭＩを出力する。回路ＦＢは、入力信号Ｑの入力を受けて出力信号ＭＱを出力する。回路ＦＤは、入力信号ＭＩの入力を受けて出力信号ＭＹを出力する。回路ＦＥは、入力信号ＭＹ，ＭＱの入力を受けて、出力信号Ｚを出力する。

図１１は、回路ＦＡ，ＦＢ，ＦＤ，ＦＥをリコンフィギュラブル回路１２の各リコンフィギュラブルユニットにマッピングするために分割した分割ユニットを説明する概念図である。

図１１（ａ）は、回路ＦＡを分割した場合の分割ユニットの概念図である。図１１（ａ）を参照して、ここでは、回路ＦＡは、２つの分割回路に分割され、さらに分割ユニットＦＡ１〜ＦＡ６に分割される。図１１（ｂ）は、回路ＦＢを分割した場合の分割ユニットの概念図である。ここでは回路ＦＢは、２つの分割回路に分割され、さらに分割ユニットＦＢ１〜ＦＢ６に分割される。図１１（ｃ）は、回路ＦＤを分割した場合の分割ユニットの概念図である。ここでは、回路ＦＤは、分割ユニットＦＤ１〜ＦＤ３に分割される。図１１（ｄ）は、回路ＦＥを分割した場合の分割ユニットの概念図である。ここでは、回路ＦＥは、分割ユニットＦＥ１〜ＦＥ３に分割される。

図１２は、本発明の実施の形態に従うリコンフィギュラブル回路１２に回路ＦＡ，ＦＢ，ＦＤ，ＦＥをマッピングする方式を説明する概念図である。本例においては、１段ずつのＡＬＵを有する３段のリコンフィギュラブルユニットの構成でリコンフィギュラブル回路１２が設定されているものとする。

図１２を参照して、最初のサイクル（第１サイクル）に、まず第１段目に分割ユニットＦＡ１がマッピングされ、入力信号Ｉが入力される。次のサイクル（第２サイクル）に、第２段目に分割ユニットＦＡ２がマッピングされるとともに、第１段目には入力信号Ｑを受ける分割ユニットＦＢ１がマッピングされる。その次のサイクル（第３サイクル）に、第３段目に分割ユニットＦＡ３がマッピングされ、第２段目に分割ユニットＦＢ２がマッピングされ、第１段目に入力信号ＭＩ（−１）の入力を受ける分割ユニットＦＤ１がマッピングされる。次のサイクル（第４サイクル）に、第１段目に分割ユニットＦＡ４をマッピングし、第２段目に分割ユニットＦＤ２をマッピングし、第３段目に分割ユニットＦＢ３をマッピングする。次のサイクル（第５サイクル）に、第１段目に分割ユニットＦＢ４をマッピングし、第２段目に分割ユニットＦＡ５をマッピングし、第３段目に分割ユニットＦＤ３をマッピングする。次のサイクル（第６サイクル）に、第１段目に分割ユニットＦＥ１をマッピングし、第２段目に分割ユニットＦＢ５をマッピングし、第３段目に分割ユニットＦＡ６をマッピングする。以降、同様の方式にしたがって、各回路ＦＡ，ＦＢ，ＦＤ，ＦＥの信号処理の流れの順序に従って、リコンフィギュラブル回路１２の第１段〜第３段目のＡＬＵにそれぞれ分割ユニットを順番にマッピングする。

これにより、第６サイクルのマッピングにより、第３段目のＡＬＵに構成された分割ユニットＦＡ６から出力信号ＭＩが出力される。また、第７サイクルのマッピングにより、第３段目の分割ユニットＦＢ６から出力信号ＭＱが出力される。また、第８サイクルのマッピングにより、第３段目の分割ユニットＦＥ３から出力信号Ｚ（−１）が出力される。

ここでは、回路ＦＤと、回路ＦＥを同じ回路と１つの回路とみなしてマッピングを実行する場合を示している。

このようにして、１回のサイクルにおいて、異なる回路の分割ユニットをリコンフィギュラブル回路１２の所定領域にそれぞれ割付けることが可能となり、全体として１つの回路を構成した場合に高速な論理動作を実現することが可能となる。

本方式の如く、リコンフィギュラブル回路１２の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴い、高速な論理動作を実現することが可能となる。なお、本例における（−１）、（＋１）の標記は、現在に対して、１つ前および後の信号を指し示すものとする。入力信号ＭＩ（−１），ＭＹ（−１）および入力信号ＭＱ（−１）はメモリ部２７に格納されているものとする。

以下においては、デジタル復調回路群を具体例として用いて、上記で説明した方式に従ってリコンフィギュラブル回路１２を構成する方式について説明する。

図１３は、本発明の実施の形態に従うリコンフュギラブル回路を用いて構成するデジタル復調回路群の構成図である。

図１３を参照して、デジタル復調回路群は、ＦＩＲフィルタ回路５０と、ＦＩＲフィルタ回路５２と、復調処理回路５４とを含む。ＦＩＲフィルタ回路５０は、入力信号Ｉの入力を受けて中間出力信号ＭＩを出力する。ＦＩＲフィルタ回路５２は、入力信号Ｑを受けて中間出力信号ＭＱを出力する。復調処理回路５４は、中間出力信号ＭＩ，ＭＱの入力を受けて復調処理し、フィードバック制御出力信号Ｙ２と、出力信号Ｙ１を出力する。

図１４は、前後７点を利用する７タップからなるＦＩＲフィルタ回路を示す図である。以下、このＦＩＲ（Finite Impulse Response）フィルタ回路を、本実施の形態における処理装置１０で実現する具体例を示す。このＦＩＲフィルタ回路の係数は、図示のごとく、対称に設定されている。

図１５は、図１４で示すＦＩＲフィルタ回路を置き換えた回路を示す図である。回路の置き換えは、フィルタ係数の対称性を利用している。

図１６は、図１５で示すＦＩＲフィルタ回路をさらに置き換えた回路を示す図である。ここでは、フィルタ係数に着目した置き換えを行っている。具体的には、係数1/16を1/2×1/2×1/2×1/2に、2/16を1/2×1/2×1/2に、8/16を1/2に置き換えている。
係数1/2の演算はデータを右に１ビットシフトすることで実現できる。１ビットシフタは、複数ビットシフタと比べて、ＡＬＵ内において非常に小さいスペースで形成することができる。

図１７は、図１６に示すＦＩＲフィルタ回路をコンパイルして作成したデータフローグラフ３８ａを示す図である。図中、“＋”は加算を示し、“＞＞１”は１ビットのシフトを示し、 “ＭＯＶ”はスルー用のパスを示す。図示のごとく、データフローグラフ３８ａは、７段の演算子で構成される。データフローグラフ３８ａが７段で構成される。

図１８は、復調処理回路５４の構成を説明する概念図である。

図１８を参照して、復調処理回路５４は、ループフィルタ５６と、乗算器５８と、正負判定回路６０（ＳＧＮ）とで構成されている。正負判定回路６０は、中間出力信号ＭＩの入力を受けて、判定結果に基づいて復調出力信号Ｙ１を出力する。乗算器５８は、中間出力信号ＭＩ，ＭＱの入力を受けて、乗算結果をループフィルタ５６に出力する。ループフィルタ５６は、乗算器５８からの出力信号を受けて、フィードバック制御出力信号Ｙ２を出力する。なお、フィードバック制御出力信号Ｙ２は、図示しないが、他のデジタル復調処理に用いられる回路にフィードバック入力される制御信号である。

図１９は、ループフィルタ５６を示す図である。

図２０は、図１８に示す復調処理回路５４をコンパイルして作成したデータフローグラフ３８ｂを示す図である。図中、“×”は乗算を示し、“ＳＧＮ”は正負判定を示す。他の演算子については上述したのと同様の構成である。図示のごとく、データフローグラフ３８ｂは、３段の演算子で構成される。

図２１は、本例のデジタル復調回路群の各回路を分割した分割ユニットを説明する概念図である。

図２１（ａ）は、ＦＩＲフィルタ５０を分割した分割ユニットを説明する図である。ここでは、ＦＩＲフィルタ５０を３つの分割回路に分割し、さらに１段ずつに分割した分割ユニットＴＡ１〜ＴＡ７が示されている。図２１（ｂ）は、ＦＩＲフィルタ５２を分割した分割ユニットを説明する図である。ここでは、ＦＩＲフィルタ５２を３つの分割回路に分割し、さらに１段ずつに分割した分割ユニットＴＢ１〜ＴＢ７が示されている。図２１（ｃ）は、復調処理回路５４を分割した分割ユニットを説明する図である。ここでは、復調処理回路５４を分割した分割ユニットＴＣ１〜ＴＣ３が示されている。

図２２は、図７で示したのと同様の方式にしたがってリコンフィギュラブル回路１２にデジタル復調回路群をマッピングする場合を説明する概念図である。本例においては、１段ずつのＡＬＵを有する３段のリコンフィギュラブルユニットの構成でリコンフィギュラブル回路１２が設定されているものとする。

図２２に示されるように、最初のサイクル（第１サイクル）に、まず第１段目に分割ユニットＴＡ１がマッピングされ、入力信号Ｉが入力される。次のサイクル（第２サイクル）に、第２段目に分割ユニットＴＡ２がマッピングされるとともに、第１段目には入力信号Ｑを受ける分割ユニットＴＢ１がマッピングされる。その次のサイクル（第３サイクル）に、第３段目に分割ユニットＴＡ３がマッピングされ、第２段目に分割ユニットＴＢ２がマッピングされ、第１段目に入力信号ＭＩおよび入力信号ＭＱを受ける分割ユニットＴＣ１がマッピングされる。次のサイクル（第４サイクル）に、第１段目に分割ユニットＴＡ４をマッピングし、第２段目に分割ユニットＴＣ２をマッピングし、第３段目に分割ユニットＴＢ３をマッピングする。以降、同様の方式にしたがって、ＦＩＲ回路５０，５２および復調処理回路５４を信号処理の流れの順序に従って、リコンフィギュラブル回路１２の第１段〜第３段目のＡＬＵを用いてそれぞれマッピングする。

これにより、１回のサイクルにおいて、異なる回路の分割ユニットをリコンフィギュラブル回路１２の所定領域にそれぞれ割付けることが可能となり、全体として１つの回路を構成した場合に高速な論理動作を実現することが可能となる。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、リコンフィギュラブル回路１２におけるＡＬＵの配列は、縦方向にのみ接続を許した多段配列に限らず、横方向の接続も許した、メッシュ状の配列であってもよい。また、上記の説明では、段を飛ばして論理回路を接続する結線は設けられていないが、このような段を飛ばす接続結線を設ける構成としてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に係る処理装置１０の構成図である。 リコンフィギュラブル回路１２の構成図である。 図２に示されるリコンフィギュラブル回路１２と置換可能なリコンフィギュラブル回路１２♯の構成図である。 データフローグラフ３８の例を示す図である。 一例として本実施の形態に従うリコンフィギュラブル回路１２にマッピングする回路群の一例図である。 回路ＦＡ，ＦＢおよびＦＣをリコンフィギュラブル回路１２の各リコンフィギュラブルユニットにマッピングするために分割した分割ユニットを説明する概念図である。 本発明の実施の形態に従うリコンフィギュラブル回路１２に回路ＦＡ〜ＦＣをマッピングする方式を説明する概念図である。 記憶部３４において記憶されている分割ユニットの複数の設定データが格納されている記憶領域を説明する概念図である。 制御部１８が、記憶部３４の設定データ４０からアドレス指定して第１回路設定部１４ａ、第２回路設定部１４ｂおよび第３回路設定部１４ｃに設定データを伝達する方式を説明する概念図である。 本実施の形態に従う他のリコンフィギュラブル回路１２にマッピングする回路群の一例図である。 回路ＦＡ，ＦＢ，ＦＤ，ＦＥをリコンフィギュラブル回路１２の各リコンフィギュラブルユニットにマッピングするために分割した分割ユニットを説明する概念図である。 本発明の実施の形態に従うリコンフィギュラブル回路１２に回路ＦＡ，ＦＢ，ＦＤ，ＦＥをマッピングする方式を説明する概念図である。 本発明の実施の形態に従うリコンフュギラブル回路を用いて構成するデジタル復調回路群の構成図である。 前後７点を利用する７タップからなるＦＩＲフィルタ回路を示す図である。 図１４で示すＦＩＲフィルタ回路を置き換えた回路を示す図である。 図１５で示すＦＩＲフィルタ回路をさらに置き換えた回路を示す図である。 図１６に示すＦＩＲフィルタ回路をコンパイルして作成したデータフローグラフ３８ａを示す図である。 復調処理回路５４の構成を説明する概念図である。 ループフィルタ５６を示す図である。 図１８に示す復調処理回路５４をコンパイルして作成したデータフローグラフ３８ｂを示す図である。 本例のデジタル復調回路群の各回路を分割した分割ユニットを説明する概念図である。 図７で示したのと同様の方式にしたがってリコンフィギュラブル回路１２にデジタル復調回路群をマッピングする場合を説明する概念図である。 リコンフィギュラブル回路を説明する概念図である。 所期の回路として回路４２が４つに分割される場合を説明する図である。 分割回路Ａ〜分割回路Ｄが複数の分割ユニットで構成されていることを説明する概念図である。 制御部１０００が設定データ４０ａに基づいてリコンフィギュラブル回路１００１に入力することにより、分割回路Ａを構成した場合を説明する図である。 リコンフィギュラブル回路１００１に構成された分割回路Ａにおける処理の流れを説明する図である。

符号の説明

１０ 処理装置、１２ リコンフィギュラブル回路、１４ 設定部、１６ 回路処理制御部、１８ 制御部、２０ 内部状態保持回路、２２ 出力回路、２４，２９ 経路部、２６ 集積回路装置、２７ メモリ部、２８ 切替回路、３０ コンパイル部、３２ 設定データ生成部、３４ 記憶部、３６ プログラム、３８，３８ａ，３８ｂ データフローグラフ、４０ 設定データ、５０ 論理回路、５２，５２＃ 接続部＋ＦＦ回路。

Claims (2)

1. 設定データに従って回路構成が変わるリコンフィギュラブルユニットをＮ個従属接続したリコンフィギュラブル回路と、
   第１の機能回路をリコンフィギュラブル回路に実現させるための第１設定データを設定し、この第１設定データをリコンフィギュラブル回路に対応した複数の第１分割設定データに分割する第１設定データ部と、前記第１の機能回路とは異なる第２の機能回路を前記リコンフィギュラブル回路に実現させるための第２設定データを設定し、この第２設定データをリコンフィギュラブル回路に対応した複数の第２分割設定データに分割する第２設定データ部を備える設定部と、
   リコンフィギュラブル回路に第１、第２の機能回路を構成するために設定データをリコンフィギュラブル回路へ順次供給するように設定部を制御する制御部を備え、
   前記リコンフィギュラブル回路は、内部の状態を保持する状態保持回路を有し、前記状態保持回路の配置により、複数段のリコンフィギュラブルユニットに分割され、
   前記制御部は、
   第１のタイミングにおいて、第１及び第２分割設定データを前記リコンフィギュラブル回路の第ａ段と、第ａ段とは異なる第ｂ段にそれぞれ供給し、
   前記第１のタイミングにおいて第ａ段及び第ｂ段が第Ｎ段でないとき、前記第１のタイミング以降の第２のタイミングにおいて、前記第１のタイミングで供給したものとは異なる第１及び第２分割設定データを、それぞれ第（ａ＋１）段、第（ｂ＋１）段へ供給し、
   前記第１のタイミングにおいて第ａ段が第Ｎ段であるとき、第２のタイミングにおいて、前記第１のタイミングで供給したものとは異なる第１及び第２分割設定データを、それぞれ第１段、第（ｂ＋１）段へ供給し、
   前記第１のタイミングにおいて第ｂ段が第Ｎ段であるとき、第２のタイミングにおいて、前記第１のタイミングで供給したものとは異なる第１及び第２分割設定データを、それぞれ第（ａ＋１）段、第１段へ供給し、
   前記状態保持回路は、リコンフィギュラブルユニットの第ａ段、第ｂ段からの出力を一時的に保持して、それぞれ第（ａ＋１）段、第（ｂ＋１）段へ出力することを特徴とする、処理装置。
   
2. 設定データに従って回路構成が変わるリコンフィギュラブルユニットをＮ個従属接続したリコンフィギュラブル回路と、
   第１の機能回路をリコンフィギュラブル回路に実現させるための第１設定データを設定し、この第１設定データをリコンフィギュラブル回路に対応した複数の第１分割設定データに分割する第１設定データ部と、前記第１の機能回路とは異なる第２の機能回路を前記リコンフィギュラブル回路に実現させるための第２設定データを設定し、この第２設定データをリコンフィギュラブル回路に対応した複数の第２分割設定データに分割する第２設定データ部を備える設定部と、
   リコンフィギュラブル回路に第１、第２の機能回路を構成するために設定データをリコンフィギュラブル回路へ順次供給するように設定部を制御する制御部を備え、
   前記リコンフィギュラブル回路は、内部の状態を保持する状態保持回路を有し、前記状態保持回路の配置により、複数段のリコンフィギュラブルユニットに分割され、
   前記制御部は、
   第１のタイミングにおいて、第１及び第２分割設定データを前記リコンフィギュラブル回路の第ａ段と、第ａ−１段にそれぞれ供給し、
   前記第１のタイミングにおいて第ａ段が第Ｎ段でないとき、前記第１のタイミングの次の第２のタイミングにおいて、前記第１のタイミングで供給したものとは異なる第１及び第２分割設定データを、それぞれ第（ａ＋１）段、第ａ段へ供給し、
   前記第１のタイミングにおいて第ａ段が第Ｎ段であるとき、第２のタイミングにおいて、前記第１のタイミングで供給したものとは異なる第１及び第２分割設定データを、それぞれ第１段、第ａ段へ供給し、
   前記状態保持回路は、リコンフィギュラブルユニットの各段からの出力を一時的に保持して、次段へ出力することを特徴とする、処理装置。

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