JP4840730B2 - デバイステスタ、タイミング校正方法 - Google Patents

Description

本発明は、被試験デバイスの電気的試験を行うデバイステスタにおける信号のタイミングを校正するデバイステスタ、タイミング校正方法に関する。

近年、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。

このような電気的機能試験を遂行するデバイステスタでは、被試験デバイス（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：以下「ＤＵＴ」という。）、例えば、各種マイコンに対して、アクセスタイムマージン等の機能試験が行われている。

高速かつ複雑な工程が要求される近年の機能試験では、ＤＵＴへの試験信号も意図するタイミングで高精度に印加しなければならない。かかるタイミングを合わせるため、通常、信号発生器とドライバとの間に可変遅延回路を設け、その遅延量を調整して各信号間のタイミングを校正していた。

また、ＤＵＴによっては、差動入力とシングル入力とを有するものもあり、かかるＤＵＴに対して両入力に対応した試験信号を出力しなければならない。しかし、両信号の電気的性質の差から、信号発生器とＤＵＴとの間にはそれぞれ別のコンパレータを設けざるを得ず、コンパレータの特性のばらつきに起因するタイミングスキューを含めて可変遅延回路の遅延量を調整するために多大な時間を費やしていた。このような問題を解決するため、両信号をマルチプレクサで受けて、一つのコンパレータでタイミング校正を行う技術（例えば、特許文献１）が開示されている。

一方、ＤＵＴの高密度化に伴って、中央制御部とＤＵＴとを中継する中継カードの枚数および中継カード内のモジュール数も増加の一途を辿っている。このような中継カードにおけるタイミング校正に関して以下に説明する。

図８は、タイミング校正を行うための従来のデバイステスタ１０の概略的な機能を示した機能ブロック図である。かかるデバイステスタ１０では、中央制御部１２からの制御信号に応じて各中継カード１４から出力された試験信号がＤＵＴ１６に出力され、また、ＤＵＴ１６からの入力信号を中継カード１４で取り込む。詳細には、集積回路２０で生成された試験信号が出力可変遅延回路２２を通じて出力ドライバ２４からＤＵＴ１６に出力され、また、ＤＵＴ１６からの入力信号は、入力コンパレータ３０を通じて入力フリップフロップ３２に入力され、入力可変遅延回路３４で遅延されたストローブ信号によってラッチされた信号が集積回路２０に取り込まれる。

このようなデバイステスタ１０における試験信号の出力タイミングの校正では、中継カード１４の出力ドライバ２４の出力を基準カード４０の基準コンパレータ４２で受信させ、基準フリップフロップ４４において、その受信信号と、基準ストローブ信号によるラッチタイミングとを比較して出力可変遅延回路２２を調整する。

また、入力タイミングの校正では、基準カード４０の基準ドライバ４６から出力された基準信号を入力コンパレータ３０で受信させ、入力フリップフロップ４４において、その基準信号と、入力可変遅延回路３４からのストロープ信号によるラッチタイミングとを比較して入力可変遅延回路３４を調整する。

また、基準信号と、出力ドライバ２４および入力コンパレータ３０とは、基準カード４０のリレートーナメント５０と、中継カード１４のリレートーナメント５２とを介して接続されている。
特開２００６−０７１２９０号公報

上述したような従来のタイミング校正では、各リレートーナメント５０，５２がそれぞれ１対１に接続されるので、基準信号と、出力ドライバおよび入力コンパレータとは、常に１対１の関係にあった。従って、その総合的な校正時間としては、中継カード１４枚数Ｍ×中継カード１４内のピン数Ｎ×単位校正時間を要していた。かかる校正時間は、ＤＵＴの高精度化に伴って長くなるので試験効率の低下を招いている。

本願発明者らは、上記問題について鋭意検討した結果、特定の中継カードが基準信号と比較されている間、他の中継カードが何ら処理されていないことに着目し、基準信号を各中継カードに一旦転移することによって校正時間を短縮できることを見出し、本発明を完成するに至った。

本発明は、従来のデバイステスタが有する上記問題点に鑑みてなされたものであり、本発明の目的は、中継カード内に基準信号を転移し、中継カード毎に並行して可変遅延回路を調整することでタイミング校正を短時間で完了させ、試験効率を向上させることが可能な、新規かつ改良されたデバイステスタ、タイミング校正方法を提供することである。

上記課題を解決するために、本発明のある観点によれば、被試験デバイスの電気的試験を行うデバイステスタであって、出力部と入力部とからなる複数のモジュールを備える中継カードと、入出力の基準となる基準タイミングを供給する基準カードと、を備え、さらに中継カードは、複数のモジュールのうちの任意のモジュールと基準カードとを接続する第１中継リレーと、任意のモジュールと他のモジュールを１対複数に接続切換可能な第２中継リレーとを備え、基準タイミングに基づいて、複数の中継カードそれぞれの任意のモジュールが校正され、複数の中継カードそれぞれ並行に、任意のモジュールに基づいて他のモジュールが校正されることを特徴とする、デバイステスタが提供される。

ここでは、一旦、中継カード内の任意のモジュールに基準タイミングを転移し、その基準タイミングに基づいて他のモジュールを調整する。従って、中継ボードでの校正を他の中継ボードと並行して実行することが可能となり、タイミング校正を短時間で完了させることができる。

上記課題を解決するために、本発明の他の観点によれば、被試験デバイスの電気的試験を行うデバイステスタであって、被試験デバイスへの信号の遅延を調整する出力可変遅延回路と遅延した信号を被試験デバイスに出力する出力ドライバとからなる複数の出力部と、被試験デバイスからの信号を入力する入力コンパレータと入力コンパレータの出力信号をストローブ信号の遅延を調整する入力可変遅延回路の遅延信号によってラッチする入力フリップフロップとからなる複数の入力部と、複数の出力部の一つであるサブ基準出力部と基準カードとを接続する第１中継リレーと、複数の入力部の一つであって該サブ基準出力部と１つのモジュールを構成するサブ基準入力部とサブ基準出力部を除く他の出力部とを接続切換可能な第２中継リレーとを備える複数の中継カードと、出力ドライバからの信号を入力する基準コンパレータと、基準コンパレータの出力信号を基準ストローブ信号によってラッチする基準フリップフロップとからなる基準入力部と、出力可変遅延回路および入力可変遅延回路を校正する中央制御部と、を備え、中央制御部は、基準入力部を基準にしてサブ基準出力部任意の出力部の出力可変遅延回路を校正し、サブ基準出力部を基準にしてサブ基準入力部の入力可変遅延回路を校正し、複数の中継カードがそれぞれ並行にサブ基準入力部を基準にしてサブ基準出力部以外の出力部の出力可変遅延回路を校正することを特徴とする、デバイステスタが提供される。

基準タイミングは、入力部と出力部との接続により転移可能となる。従って、本発明では、基準タイミングを全ての出力部に転移するために、（１）任意の出力部に移し、（２）任意の出力部から入力部に移し、（３）入力部からその他全ての出力部に移している。かかる３段の転移構成により、一旦基準タイミングを任意の出力部に移した後は、基準入力部が不要となり、別の用途に利用することが可能となる。

また、本発明では、基準タイミングの転移を中継する任意の出力部として、被試験デバイスへの試験信号出力を遂行する既存の出力部の一つを利用している。従って、新たに中継回路を設けることなく本発明の目的を達成することができ、コストや占有面積を削減することが可能である。

中央制御部は、基準入力部を基準にして複数の中継カードそれぞれの任意の出力部の出力可変遅延回路を順次校正し、複数の中継カードがそれぞれ並行に、任意の出力部を基準にして入力部の入力可変遅延回路を校正し、入力部を基準にして任意の出力部以外の出力部の出力可変遅延回路を校正することができる。

ここでは、基準タイミングを各中継カードに転移することで、まず、中継カードの枚数分の基準タイミングを作り、中継カードそれぞれ並行して、転移された基準タイミングを校正対象回路に転移する。従って、タイミング校正を短時間で完了させることが可能となり、試験効率を向上させることができる。例えば、中継カードＭ枚、中継カード１４内のピン数Ｎ本のとき、従来Ｍ×Ｎかかっていた校正時間がＭ＋Ｎで済むこととなる。

入力部を複数有し、任意の出力部を基準にして複数の入力部の入力可変遅延回路も校正することもできる。

かかる構成により、全ての出力部に加え全ての入力部も一緒に調整することができ、さらなる校正時間の短縮を図ることが可能となる。

上記課題を解決するために、本発明の他の観点によれば、被試験デバイスの電気的試験を行うデバイステスタであって、被試験デバイスへの信号の遅延を調整する出力可変遅延回路と遅延した信号を被試験デバイスに出力する出力ドライバとからなる複数の出力部と、被試験デバイスからの信号を入力する入力コンパレータと入力コンパレータの出力信号をストローブ信号の遅延を調整する入力可変遅延回路の遅延信号によってラッチする入力フリップフロップとからなる複数の入力部と、複数の入力部の一つであるサブ基準入力部と基準カードとを接続する第１中継リレーと、複数の出力部の一つであって該サブ基準入力部と１つのモジュールを構成するサブ基準出力部とサブ基準入力部を除く他の入力部とを接続する第２中継リレーとを備える複数の中継カードと、基準信号を出力する基準ドライバと、出力可変遅延回路および入力可変遅延回路を校正する中央制御部と、を備え、中央制御部は、基準ドライバを基準にしてサブ基準入力部の入力可変遅延回路を校正し、サブ基準入力部を基準にしてサブ基準出力部の出力可変遅延回路を校正し、複数の中継カードがそれぞれ並行にサブ基準出力部を基準にしてサブ基準入力部以外の入力部の入力可変遅延回路を校正することを特徴とする、デバイステスタが提供される。

本発明では、基準タイミングを全ての入力部に転移するために、（１）任意の入力部に移し、（２）任意の入力部から出力部に移し、（３）出力部からその他全ての入力部に移している。かかる３段の転移構成により、一旦基準タイミングを任意の入力部に移した後は、基準ドライバが不要となり、別の用途に利用することが可能となる。

また、上述したデバイステスタを利用して、当該デバイステスタの信号のタイミングを校正するタイミング校正方法も提供される。

上述したデバイステスタにおける技術的思想に対応する構成要素やその説明は、当該タイミング校正方法にも適用可能である。

以上説明したように本発明のデバイステスタは、中継カード内に基準タイミングを転移し、中継カード毎に並行して可変遅延回路を調整することでタイミング校正を短時間で完了させ、試験効率を向上することが可能となる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

本発明の実施形態にかかるデバイステスタは、ＤＵＴをセットした後、試験順を記したパターンプログラムに従ってＤＵＴに試験信号を印加し、それに応じてＤＵＴから出力される信号を取得する。このようなＤＵＴの試験に関する理解を容易にするため、まず、デバイステスタの全体的な構造を説明する。

（第１の実施形態：デバイステスタ１００）
図１は、第１の実施形態におけるデバイステスタ１００の概略的な構成を示すブロック図である。デバイステスタ１００は、本体１１０と、テストヘッド１２０とを含んで構成される。当該テストヘッド１２０には、パフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。本実施形態においては、ＤＵＴ１４０として、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）のＩＣ、例えば、マイコンやＡＳＩＣ等のデジタル系ＩＣ等を対象としている。

上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行する中央制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備える中継カード（ＰＥ（Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ）カードともいう。）１２２とが設けられる。かかる中継カード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。

上記パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構造となっており、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。

本実施形態では、中央制御部１１４が中継カード１２２を介してＤＵＴ１４０に試験信号を印加すると共に、ＤＵＴ１４０からの信号を取り込む。このとき、デバイステスタ１００は、試験対象であるＤＵＴ１４０が、本来あるべき動作タイミングからどの程度ずれているのか、また、そのずれが許容範囲内であるかを判断する。

しかし、時間の経過に伴うデバイスの経年劣化や温度変化を通じてＤＵＴ１４０への出力もしくは入力のタイミングスキュー（タイミングのずれ）が生じる場合がある。このようなタイミングスキューは、正常であるＤＵＴ１４０を異常と判断させたり、異常なＤＵＴ１４０を正常と判断させたりするので、ＤＵＴ１４０の機能試験を正確に行えないといった問題を招くこととなる。そこで、中央制御部１１４は、かかるタイミングスキューを抑制するため、ＤＵＴ１４０の試験を開始する前に出力または入力タイミングを正常なタイミングに校正する。

かかるタイミング校正は、所定時間毎に定期的に行われるとしてもよいし、試験開始前や部品を交換した後に臨時的に行われるとしてもよい。ただし、本実施形態のようなタイミング校正は、ＤＣレベルの校正に対して頻繁に行う必要がなく、例えば、その頻度を１日〜数ヶ月に１回とすることもできる。

以下では、中継カード１２２の機能ブロックに基づいて入出力系統を説明し、その中の各回路のタイミング校正に関して説明する。

図２は、デバイステスタ１００の概略的な機能を示した機能ブロック図である。かかる機能ブロック図によると、デバイステスタ１００は、中央制御部１１４と、中継カード１２２と、基準カード１４４とを含んで構成され、中継カード１２２がＤＵＴ１４０に接続される。

上記中央制御部１１４は、ＣＰＵ等の集積回路からなり、デバイステスタ１００全体を管理および制御する。また、試験遂行のためのテストプログラムに応じて、中継カード１２２のＤＵＴ１４０に対する試験信号の入出力を制御する。さらに、タイミング校正時においては、中継カード１２２および基準カード１４４に制御信号を送信し、両者の接続によって遂行される基準タイミングの転移を支援する。

上記中継カード１２２は、集積回路１５０と、出力部１５２と、入力部１５４と、サブ基準出力部１７０と、サブ基準入力部１７２と、第１中継リレー１８０と、第２中継リレー１８２とを含んで構成される。

ここで、集積回路１５０は、中央制御部１１４からの制御信号を解読し、ＤＵＴ１４０に印加すべき試験信号やＤＵＴ１４０からの信号をラッチするためのストローブ信号を生成し、このラッチされた信号を取り込む。

出力部１５２は、集積回路１５０から出力されたＤＵＴ１４０への試験信号を、後述するタイミング校正により調整された遅延量だけ遅延させる出力可変遅延回路１６０と、このように遅延した試験信号をＤＵＴ１４０に出力する出力ドライバ１６２とからなり、このような組み合わせがＤＵＴ１４０に出力されるＮ本のピン数分設けられる。また、後述するサブ基準出力部１７０は、出力部１５２の一部である。かかる出力部１５２と入力部１５４との組み合わせをモジュールという単位で表すこともできる。

入力部１５４は、ＤＵＴ１４０からの信号を入力する入力コンパレータ１６４と、入力コンパレータ１６４の出力信号を、入力可変遅延回路１６６からの遅延信号によってラッチする入力フリップフロップ１６８とからなり、出力部１５２同様、ＤＵＴ１４０に出力されるＮ本のピン数分設けられる。かかる入力可変遅延回路１６６は、集積回路１５０から出力されたストローブ信号を後述するタイミング校正により調整された遅延量だけ遅延させる。また、後述するサブ基準入力部１７２は、入力部１５４の一部である。

サブ基準出力部１７０は、出力部１５２同様、出力可変遅延回路１６０と出力ドライバ１６２とからなり、通常時は出力部１５２として機能する。一方、タイミング校正時には、他の出力部１５２に先駆けて基準カード１４４から基準タイミングが転移され、サブ基準入力部１７２やその他の入力部１５４の基準となる。

サブ基準入力部１７２は、入力部１５４同様、入力コンパレータ１６４と入力可変遅延回路１６６と入力フリップフロップ１６８とからなり、通常時は入力部１５４として機能する。一方、タイミング校正時には、他の入力部１５４に先駆けて、または、他の入力部１５４と同時に、サブ基準出力部１７０から基準タイミングが転移され、サブ基準出力部１７０を除く他の出力部１５２の基準となる。

第１中継リレー１８０は、タイミング校正時における、基準カード１４４からサブ基準出力部１７０に基準タイミングが転移されるときに両者を接続する役割を担う。

第２中継リレー１８２は、１対複数の接続切換が可能なリレートーナメントで構成され、タイミング校正時の、サブ基準入力部１７２から、サブ基準出力部１７０を除く他の出力部１５２に基準タイミングが転移されるときに両者を接続する。かかる第２中継リレー１８２や後述する基準リレーは、１対４のリレートーナメントを複数ツリー接続して構成してもよい。

上記基準カード１４４は、複数の中継カード１２２に接続され、各中継カード１２２内の出力可変遅延回路１６０および入力可変遅延回路１６６の遅延量を調整するための基準タイミングを提供する。本実施形態における基準カード１４４は、中央制御部１１４からの制御信号を受けて当該基準カード１４４を制御する集積回路１９０と、複数の中継カード１２２との接続切換が可能なリレートーナメントで構成される基準リレー１９２と、出力ドライバ１６２からの信号を入力する基準コンパレータ１９４および基準コンパレータ１９４の出力信号を基準ストローブ信号によってラッチする基準フリップフロップ１９６とからなる基準入力部１９８とを含んで構成される。

本実施形態では、以上説明したような構成により中継カード１２２における少なくとも出力部１５２のタイミング校正が実行され、試験時には、このように校正された正確なタイミングでＤＵＴ１４０を試験することが可能となる。

上述したタイミング校正では、基準カード１４４に設定された基準タイミングを全ての出力部１５２に転移するために、基準タイミングを（１）任意の出力部１５２としてのサブ基準出力部１７０に移し、（２）サブ基準出力部１７０から任意の入力部１５４としてのサブ基準入力部１７２に移し、（３）サブ基準入力部１７２からその他全ての出力部１５２に移すといった３段階の手順を踏んでいる。以下、図３〜５を用いて、３段階のタイミング校正を詳細に説明する。

図３は、基準入力部１９８からサブ基準出力部１７０への基準タイミングの転移を説明するための機能ブロック図である。図中太線の系統が当該１段階目の転移を表す。かかる図３によると、第１中継リレー１８０が閉じられ、基準リレー１９２が当該中継カード１２２と接続されているので、サブ基準出力部１７０の出力可変遅延回路１６０が、出力ドライバ１６２、第１中継リレー１８０および基準カード１４４の基準リレー１９２、基準コンパレータ１９４を通じて基準フリップフロップ１９６に接続されている。

そして、基準カード１４４において、集積回路１９０は、基準フリップフロップ１９６のクロック端子に基準タイミングを印加し、その基準タイミングによってラッチされた基準コンパレータ１９４の出力を取り込む。

中央制御部１１４は、この基準タイミングに基づいて、中継カード１２２におけるサブ基準出力部１７０の出力可変遅延回路１６０を校正する。詳細には、サブ基準出力部１７０の出力可変遅延回路１６０の遅延量を調整し、出力ドライバ１６２からの出力信号のタイミングを少しずつ変化させ、基準カード１４４における基準フリップフロップ１９６の出力信号が反転した時点、即ち、出力ドライバ１６２からの出力信号と基準タイミングとの変化タイミングが等しくなった時点で上記遅延量の調整を止める。この時の遅延量が出力可変遅延回路１６０の校正値となり、サブ基準出力部１７０の出力信号が基準カード１４４と同様に基準タイミングを示すことになる。

また、図３に示すタイミング校正は、基準リレー１９２を順次切り換えて、Ｍ枚の中継カード１２２全てのサブ基準出力部１７０の出力可変遅延回路１６０に対して遂行される。従って、かかるタイミング校正には、単位校正時間×Ｍ枚の校正時間を要する。

また、一旦基準タイミングをサブ基準出力部１７０に移した後は、基準入力部１９８は必要無くなるので、基準カード１４４と中継カード１２２とを切り離し別の用途に利用することが可能となる。

図４は、サブ基準出力部１７０からサブ基準入力部１７２への基準タイミングの転移を説明するための機能ブロック図である。かかる図４によると、図３で閉じられていた第１中継リレー１８０が開かれ、サブ基準出力部１７０の出力可変遅延回路１６０が、出力ドライバ１６２および入力コンパレータ１６４を通じてサブ基準入力部１７２の入力フリップフロップ１６８に接続されている。

そして、中継カード１２２において、集積回路１５０は、入力フリップフロップ１６８のクロック端子にストローブ信号を印加し、そのストローブ信号によってラッチされた入力コンパレータ１６４の出力を取り込む。

中央制御部１１４は、サブ基準入力部１７２の入力可変遅延回路１６６の遅延量を調整し、ストローブ信号のタイミングを少しずつ変化させ、入力フリップフロップ１６８からの出力データが反転した時点、即ち、出力ドライバ１６２からの基準タイミングとしての出力信号と遅延したストローブ信号との変化タイミングが等しくなった時点で上記遅延量の調整を止める。この時の遅延量が入力可変遅延回路１６６の校正値となり、サブ基準入力部１７２のストローブ信号が基準カード１４４およびサブ基準出力部１７０と同様に基準タイミングを示すことになる。

また、図４に示すタイミング校正は、Ｍ枚の中継カード１２２においてそれぞれ並行に遂行される。従って、かかるタイミング校正には、単位校正時間分の校正時間を要する。

図５は、サブ基準入力部１７２からサブ基準出力部１７０以外の出力部１５２への基準タイミングの転移を説明するための機能ブロック図である。かかる図５によると、第２中継リレー１８２がサブ基準入力部１７２と接続する出力部１５２を順次切り換え、他の出力部１５２の出力可変遅延回路１６０が、出力ドライバ１６２、第２中継リレー１８２、入力コンパレータ１６４を通じてサブ基準入力部１７２の入力フリップフロップ１６８に接続されている。

そして、中継カード１２２において、集積回路１５０は、サブ基準入力部１７２の入力フリップフロップ１６８のクロック端子に上記で遅延量が校正された入力可変遅延回路１６６を通じてストローブ信号を印加し、その基準タイミングとしてのストローブ信号によってラッチされた入力コンパレータ１６４の出力を取り込む。

中央制御部１１４は、このストローブ信号に基づいて、他の出力部１５２の出力可変遅延回路１６０を校正する。詳細には、他の出力部１５２それぞれにおいて、出力可変遅延回路１６０の遅延量を調整し、出力ドライバ１６２からの出力信号のタイミングを少しずつ変化させ、サブ基準入力部１７２の入力フリップフロップ１６８の出力信号が反転した時点、即ち、出力ドライバ１６２からの出力信号と遅延されたストローブ信号（基準タイミング）との変化タイミングが等しくなった時点で上記遅延量の調整を止める。この時の遅延量が他の出力部１５２における出力可変遅延回路１６０の校正値となり、他の出力部１５２の出力信号全てに基準タイミングが反映されたこととなる。

また、図５に示すタイミング校正は、図４に示したタイミング校正同様、Ｍ枚の中継カード１２２においてそれぞれ並行に遂行される。従って、かかるタイミング校正には、他の出力部１５２の数と等しい、単位校正時間×（Ｎ−１）ピンの校正時間を要する。

上述したように、本実施形態では、基準タイミングを各中継カード１２２に転移することで、まず、中継カード１２２の枚数分の基準タイミングを作り、中継カード１２２それぞれ並行して、転移された基準タイミングを校正対象回路、ここでは、他の出力部１５２に転移する。従って、タイミング校正を短時間で完了させることが可能となり、試験効率を向上させることができる。

上述した中継カード１２２がＭ枚、中継カード１２２内のピン数がＮ本の例では、従来Ｍ×Ｎかかっていた校正時間がＭ＋１＋（Ｎ−１）、即ちＭ＋Ｎに短縮される。例えば、中継カード１２２が３２枚、１つの中継カード１２２によるピン数が１６ピンの場合、従来では３２×１６で５１２回分の校正時間を費やしていたが本実施形態では、３２＋１６で４８回の処理で済む。かかる校正時間は、ＭやＮの数が大きいほど短縮の効果が高くなる。

また、本実施形態では、上述したように基準タイミングの転移を中継するサブ基準出力部１７０として、ＤＵＴ１４０への試験信号出力を遂行する出力部１５２の一つを利用している。従って、新たに中継回路を設けることなく本実施形態の目的を達成することができ、コストや占有面積を削減することが可能である。

さらに、本実施形態では、サブ基準入力部１７２を除く入力部１５４に対しても、サブ基準出力部１７０を基準にして入力可変遅延回路１６６を校正してもよい。かかる構成により、全ての出力部１５２に加え、全ての入力部１５４も一緒に調整することができ、調整順を（１）サブ基準出力部１７０、（２）サブ基準入力部１７２を含む全入力部１５４、（３）サブ基準出力部１７０を除く全出力部１５２とすることで、さらなる校正時間の短縮を図ることが可能となる。

本実施形態の３段階のタイミング校正では、基準タイミングを転移するときに生じる誤差が従来の校正と比較して３倍となる。しかし、かかる誤差は、必要とされるタイミング精度と比較して無視できる程度小さいため問題にはならない。

（タイミング校正方法）
また、上述したデバイステスタ１００を利用して、当該デバイステスタ１００の信号のタイミングを校正するタイミング校正方法も提供される。

図６は、タイミング校正方法の全体的な流れを示したフローチャートである。当該タイミング校正方法では、先ず、基準カード１４４の基準コンパレータ１９４とＭ枚の中継カード１２２のうちのいずれか１つとを基準リレー１９２および第１中継リレー１８０とを通じて接続し、基準カード１４４が有する基準タイミング（基準信号）に基づいて、中継カード１２２の任意の出力部であるサブ基準出力部１７０の出力可変遅延回路１６０を校正する（Ｓ６００）。かかる校正が完了すると、Ｍ枚全ての中継カード１２２に関して校正が完了したか判断され（Ｓ６０２）、完了してなければ、基準リレー１９２を次の中継カード１２２に切り換えて、その中継カード１２２のサブ基準出力部１７０を校正する。

Ｍ枚全ての中継カード１２２の校正が完了すると、各中継カード１２２が並行して、中継カード１２２内の他の校正対象回路のタイミング校正を開始する。ここでは、まず、サブ基準出力部１７０を基準にして、任意の入力部であるサブ基準入力部１７２の入力可変遅延回路１６６を校正する（Ｓ６０４）。

続いて、サブ基準入力部１７２を基準にして、サブ基準出力部１７０以外の出力部１５２のいずれかにおける出力可変遅延回路１６０を校正する（Ｓ６０６）。かかる校正が完了すると、サブ基準出力部１７０を除くＮ−１個全ての出力部１５２に関して校正が完了したか判断され（Ｓ６０８）、完了してなければ、第２中継リレー１８２を次の出力部１５２に切り換えて、その出力部１５２の出力可変遅延回路１６０を校正する。そして、Ｎ−１個全ての出力部１５２に関して校正が完了すると、当該タイミング校正方法を終了する。

このように、Ｓ６００で示したタイミング校正工程がＭ回、Ｓ６０４で示したタイミング校正が１回、Ｓ６０６で示したタイミング校正がＮ−１回行われ、デバイステスタ１００の説明で示したように校正時間はＭ＋Ｎのみで完了することができる。

（第２の実施形態：デバイステスタ）
また、第１の実施形態では、基準カード１４４の基準入力部１９８を利用して、中継カード１２２内の出力部１５２および入力部１５４を校正したが、基準カード１４４の基準ドライバからの信号を用いることも可能である。第２の実施形態では、基準カード１４４の基準ドライバからの信号によって中継カード１２２内の出力部１５２および入力部１５４を校正する。

図７は、第２の実施形態におけるデバイステスタ７００の概略的な機能を示した機能ブロック図である。かかる機能ブロック図によると、デバイステスタ７００は、中央制御部１１４と、中継カード１２２と、基準カード７０２とを含んで構成される。

第１の実施形態における構成要素として既に述べた中央制御部１１４と、中継カード１２２とは、実質的に機能が同一なので重複説明を省略し、ここでは、構成が相違する基準カード７０２を主に説明する。

上記基準カード７０２は、複数の中継カード１２２に接続され、各中継カード１２２内の出力可変遅延回路１６０および入力可変遅延回路１６６の遅延量を調整するための基準タイミングを提供する。本実施形態における基準カード７０２は、中央制御部１１４からの制御信号を受けて当該基準カード７０２を制御する集積回路１９０と、複数の中継カード１２２との接続切換が可能なリレートーナメントで構成される基準リレー１９２と、基準信号を出力する基準ドライバ７１０とを含んで構成される。

第２の実施形態では、基準タイミングを全ての入力部１５４に転移するために、基準タイミングを（１）任意の入力部１５４としてのサブ基準入力部１７２に移し、（２）サブ基準入力部１７２から任意の出力部１５２であるサブ基準出力部１７０に移し、（３）サブ基準出力部１７０からその他全ての入力部１５４に移している。かかる３段の転移構成により、一旦基準タイミングを任意の入力部１５４に移した後は、基準ドライバ７１０が不要となり、別の用途に利用することが可能となる。

かかる３段の校正のうち、ここでは、基準ドライバ７１０からサブ基準入力部１７２への転移のみを抜粋して説明する。まず、第１中継リレー１８０が閉じられ、基準リレー１９２が当該中継カード１２２と接続され、基準カード７０２の基準ドライバ７１０が、基準リレー１９２、中継カード１２２の第１中継リレー１８０および入力コンパレータ１６４を通じてサブ基準入力部１７２の入力フリップフロップ１６８に接続されている。

そして、中継カード１２２において、集積回路１５０は、入力フリップフロップ１６８のクロック端子にストローブ信号を印加し、そのストローブ信号によってラッチされた入力コンパレータ１６４の出力を取り込む。

中央制御部１１４は、サブ基準入力部１７２の入力可変遅延回路１６６の遅延量を調整し、ストローブ信号のタイミングを少しずつ変化させ、入力フリップフロップ１６８からの出力データが反転した時点、即ち、基準ドライバ７１０からの基準タイミングと遅延したストローブ信号との変化タイミングが等しくなった時点で上記遅延量の調整を止める。この時の遅延量が入力可変遅延回路１６６の校正値となり、サブ基準入力部１７２のストローブ信号が基準カード７０２と同様に基準タイミングを示すことになる。

以降、第１の実施形態でも説明したように、Ｍ枚の中継カード１２２がそれぞれ並行に、上記で校正したサブ基準入力部１７２を基準にしてサブ基準出力部１７０の出力可変遅延回路１６０を校正し、サブ基準出力部１７０を基準にしてサブ基準入力部１７２以外の入力部１５４の入力可変遅延回路１６６を校正する。

かかるデバイステスタ７００は、中継カード１２２内に基準タイミングを転移し、中継カード１２２毎に並行して可変遅延回路を調整することでタイミング校正を短時間で完了させ、試験効率を向上することが可能である。

また、上述した第２の実施形態におけるデバイステスタ７００を利用して、当該デバイステスタ７００の信号のタイミングを校正するタイミング校正方法も提供される。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

第１の実施形態におけるデバイステスタの概略的な構成を示すブロック図である。 同実施形態におけるデバイステスタの概略的な機能を示した機能ブロック図である。 同実施形態における基準入力部からサブ基準出力部への基準タイミングの転移を説明するための機能ブロック図である。 同実施形態におけるサブ基準出力部からサブ基準入力部への基準タイミングの転移を説明するための機能ブロック図である。 同実施形態におけるサブ基準入力部からサブ基準出力部以外の出力部への基準タイミングの転移を説明するための機能ブロック図である。 同実施形態におけるタイミング校正方法の全体的な流れを示したフローチャートである。 第２の実施形態におけるデバイステスタの概略的な機能を示した機能ブロック図である。 従来のデバイステスタの概略的な機能を示した機能ブロック図である。

符号の説明

１００、７００ デバイステスタ
１１４ 中央制御部
１２２ 中継カード
１４０ ＤＵＴ
１４４、７０２ 基準カード
１５２ 出力部
１５４ 入力部
１６０ 出力可変遅延回路
１６２ 出力ドライバ
１６４ 入力コンパレータ
１６６ 入力可変遅延回路
１６８ 入力フリップフロップ
１７０ サブ基準出力部
１７２ サブ基準入力部
１８０ 第１中継リレー
１８２ 第２中継リレー
１９２ 基準リレー
１９４ 基準コンパレータ
１９６ 基準フリップフロップ
１９８ 基準入力部
７１０ 基準ドライバ

Claims (5)

1. 被試験デバイスの電気的試験を行うデバイステスタであって、
   出力部と入力部とからなる複数のモジュールを備える中継カードと、
   入出力の基準となる基準タイミングを供給する基準カードと、
   を備え、
   さらに前記中継カードは、前記複数のモジュールのうちの任意のモジュールと前記基準カードとを接続する第１中継リレーと、前記任意のモジュールと他のモジュールを１対複数に接続切換可能な第２中継リレーとを備え、
   前記基準タイミングに基づいて、複数の中継カードそれぞれの任意のモジュールが校正され、
   前記複数の中継カードそれぞれ並行に、前記任意のモジュールに基づいて他のモジュールが校正されることを特徴とする、デバイステスタ。
2. 被試験デバイスの電気的試験を行うデバイステスタであって、
   前記被試験デバイスへの信号の遅延を調整する出力可変遅延回路と該遅延した信号を該被試験デバイスに出力する出力ドライバとからなる複数の出力部と、該被試験デバイスからの信号を入力する入力コンパレータと該入力コンパレータの出力信号をストローブ信号の遅延を調整する入力可変遅延回路の遅延信号によってラッチする入力フリップフロップとからなる複数の入力部と、前記複数の出力部の一つであるサブ基準出力部と入出力の基準となる基準タイミングを供給する基準カードとを接続する第１中継リレーと、前記複数の入力部の一つであって該サブ基準出力部と１つのモジュールを構成するサブ基準入力部と前記サブ基準出力部を除く他の出力部とを接続切換可能な第２中継リレーとを備える複数の中継カードと、
   前記出力ドライバからの信号を入力する基準コンパレータと、該基準コンパレータの出力信号を基準ストローブ信号によってラッチする基準フリップフロップとからなる基準入力部と、
   前記出力可変遅延回路および前記入力可変遅延回路を校正する中央制御部と、
   を備え、
   前記中央制御部は、前記基準入力部を基準にして前記サブ基準出力部の出力可変遅延回路を校正し、該サブ基準出力部を基準にして前記サブ基準入力部の入力可変遅延回路を校正し、前記複数の中継カードがそれぞれ並行に前記サブ基準入力部を基準にして該サブ基準出力部以外の出力部の出力可変遅延回路を校正することを特徴とする、デバイステスタ。
3. 被試験デバイスの電気的試験を行うデバイステスタであって、
   前記被試験デバイスへの信号の遅延を調整する出力可変遅延回路と該遅延した信号を該被試験デバイスに出力する出力ドライバとからなる複数の出力部と、該被試験デバイスからの信号を入力する入力コンパレータと該入力コンパレータの出力信号をストローブ信号の遅延を調整する入力可変遅延回路の遅延信号によってラッチする入力フリップフロップとからなる複数の入力部と、前記複数の入力部の一つであるサブ基準入力部と入出力の基準となる基準タイミングを供給する基準カードとを接続する第１中継リレーと、前記複数の出力部の一つであって該サブ基準入力部と１つのモジュールを構成するサブ基準出力部と前記サブ基準入力部を除く他の入力部とを接続する第２中継リレーとを備える複数の中継カードと、
   基準信号を出力する基準ドライバと、
   前記出力可変遅延回路および前記入力可変遅延回路を校正する中央制御部と、
   を備え、
   前記中央制御部は、前記基準ドライバを基準にして前記サブ基準入力部の入力可変遅延回路を校正し、該サブ基準入力部を基準にして前記サブ基準出力部の出力可変遅延回路を校正し、前記複数の中継カードがそれぞれ並行に該サブ基準出力部を基準にして該サブ基準入力部以外の入力部の入力可変遅延回路を校正することを特徴とする、デバイステスタ。
4. 被試験デバイスの電気的試験を行うデバイステスタの信号のタイミングを校正するタイミング校正方法であって、
   基準タイミングに基づいて複数の中継カードそれぞれのサブ基準出力部の出力可変遅延回路を順次校正し、
   前記サブ基準出力部を基準にしてサブ基準入力部の入力可変遅延回路を校正し、
   前記複数の中継カードがそれぞれ並行に、前記サブ基準入力部を基準にして、前記サブ基準出力部以外の出力部の出力可変遅延回路を校正することを特徴とする、タイミング校正方法。
5. 被試験デバイスの電気的試験を行うデバイステスタの信号のタイミングを校正するタイミング校正方法であって、
   基準信号に基づいて複数の中継カードそれぞれのサブ基準入力部の入力可変遅延回路を順次校正し、
   前記サブ基準入力部を基準にしてサブ基準出力部の出力可変遅延回路を校正し、
   前記複数の中継カードがそれぞれ並行に、前記サブ基準出力部を基準にして、前記サブ基準入力部以外の入力部の入力可変遅延回路を校正することを特徴とする、タイミング校正方法。

Images