JP2006155358A - 降圧回路 - Google Patents
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Abstract
【課題】消費電流の低減を図るとともに動作レスポンスを最適化し得る降圧回路を提供する。
【解決手段】外部電源電圧VDDを所定の参照電圧Vref2に基づき降圧して内部電源電圧Vintを生成する降圧回路1において、第1のオペアンプ13からの第一駆動電圧Vout1により第1の駆動トランジスタDRV1を駆動し、同第一駆動電圧Vout1に概ね比例した内部電源電圧Vintを出力する第1の負帰還回路と、第2のオペアンプ15からの第二駆動電圧Vout2により第2の駆動トランジスタDRV2を駆動し、第1の駆動トランジスタDRV1の出力ノードの電荷を接地電位に放電させる第2の負帰還回路と、内部電源電圧Vintと参照電圧Vref2との電圧差が所定の範囲を超えているとき、第1及び第2の負帰還回路のうち少なくとも一つの応答速度を可変制御するコントロール回路17とを備えた。
【選択図】 図1
【解決手段】外部電源電圧VDDを所定の参照電圧Vref2に基づき降圧して内部電源電圧Vintを生成する降圧回路1において、第1のオペアンプ13からの第一駆動電圧Vout1により第1の駆動トランジスタDRV1を駆動し、同第一駆動電圧Vout1に概ね比例した内部電源電圧Vintを出力する第1の負帰還回路と、第2のオペアンプ15からの第二駆動電圧Vout2により第2の駆動トランジスタDRV2を駆動し、第1の駆動トランジスタDRV1の出力ノードの電荷を接地電位に放電させる第2の負帰還回路と、内部電源電圧Vintと参照電圧Vref2との電圧差が所定の範囲を超えているとき、第1及び第2の負帰還回路のうち少なくとも一つの応答速度を可変制御するコントロール回路17とを備えた。
【選択図】 図1
Description
この発明は、降圧回路にかかり、詳しくは、外部電源電圧を所定の電圧に降圧して内部回路用の電源電圧として供給する降圧回路に関する。
近年、SOC(System On a Chip)等の半導体装置は、高集積化、低消費電力化及び高速化がますます要請されている。このような半導体装置には、消費電力を低減するため、あるいは内部回路を構成する素子を保護するために、外部から供給される電源電圧(外部電源電圧)を降圧して内部回路に供給する動作電圧(内部電源電圧)を生成する降圧回路が用いられている。従来、このような降圧回路としては、例えば、図14に示す構成のものが広く知られている。
図14に示すように、降圧回路100は、電圧入力電圧出力型の負帰還回路を基本回路としてなる定電圧回路であり、参照電圧発生回路101、オペアンプ102、該オペアンプ102に定電流を供給する電流源103、駆動トランジスタDRV、抵抗R1,R2、出力調整回路104、位相補償回路105を備えて構成されている。なお、位相補償回路105は、例えば位相補償容量CCにより構成されている。
駆動トランジスタDRVは、例えばPチャネル型MOSトランジスタにより構成されており、そのソースには外部電源電圧VDDが印加され、そのドレインには図示しない内部回路(降圧回路100の負荷回路)の内部電源端子が接続されている。この駆動トランジスタDRVのゲートとドレインとの間には位相補償回路105が接続されており、同駆動トランジスタDRVのドレインには抵抗R1,R2が接地電位に対して直列に接続されている。
出力調整回路104は、例えばNチャネル型MOSトランジスタよりなる3段のトランジスタTN51〜TN53にてなり、これらを上記駆動トランジスタDRVのドレインと接地電位との間に直列に接続して構成されている。この出力調整回路104は、降圧回路100から出力される内部電源電圧Vintを各トランジスタTN1〜TN3の閾値をもとに調整するものである。
参照電圧発生回路101及びオペアンプ102は、外部電源電圧VDDを動作電源としており、オペアンプ102は、参照電圧発生回路101から発生される参照電圧Vrefと、内部電源電圧Vintを抵抗R1,R2で抵抗分割して生じる接点Aの電位との電圧差を増幅して出力する。このオペアンプ102の出力電圧は、上記駆動トランジスタDRVのゲートに入力される。これにより、駆動トランジスタDRVを通じて内部電源電圧Vintが参照電圧Vrefと略同じ電圧となるよう生成される。
このような降圧回路100において、オペアンプ102に定電流を流す電流源103は、内部回路の活性状態(アクティブ時)と待機状態(スタンバイ時)とを制御する外部からのコントロール信号CEに基づいて、アクティブ時とスタンバイ時との間で可変されるようになっている。これにより、スタンバイ時には降圧回路100の消費電流を低減させる一方、アクティブ時には動作レスポンス(応答速度)の高速化を図っている。
ところで、近年は低消費電力化の要請に伴い、上記のようなスタンバイ時のみならず、
アクティブ時にあっても消費電流を低減することが求められている。しかしながら、上記従来の降圧回路100では、外部からのコントロール信号CEに基づいて電流源103の電流値が制御されるため、アクティブ時には内部回路の動作状態にかかわらず常に一定の大きな電流値に制御される。その結果、こうしたアクティブ時における電流消費が無視できなくなってきている。
アクティブ時にあっても消費電流を低減することが求められている。しかしながら、上記従来の降圧回路100では、外部からのコントロール信号CEに基づいて電流源103の電流値が制御されるため、アクティブ時には内部回路の動作状態にかかわらず常に一定の大きな電流値に制御される。その結果、こうしたアクティブ時における電流消費が無視できなくなってきている。
一方で、スタンバイ時における更なる消費電流の低減も求められている。従来の構成では、スタンバイ時における電流源103の電流値は、アクティブ時よりも低く抑えられるものの、その後に内部回路がアクティブとされるときの降圧回路100の動作レスポンスを確保するためにある程度の電流値に維持されるようになっている。しかしながら、こうしたスタンバイ時にも降圧回路1の消費電流を極力削減させることが望まれる。
また、上記降圧回路100の構成では、抵抗R1,R2を介して流れる電流(貫通電流)が消費電流を増加させる一因ともなっている。このような貫通電流を抑制する方法として、それらの抵抗値を大きくすることが考えられるが、この方法は負帰還回路の応答性(フィードバック速度)を低下させ、却って降圧回路100の動作レスポンスを低下させることになる。
このように、従来の降圧回路100では、消費電流の低減化と動作レスポンスの最適化とが両立して図られていない。したがって、こうした点においてなお従来の構成は改善の余地を残すものとなっていた。
この発明は、こうした従来の実情に鑑みてなされたものであり、その目的は、消費電流の低減を図りつつ動作レスポンスを最適化し得る降圧回路を提供することにある。
以下、上記の目的を達成するための手段及びその作用について記載する。
請求項1に記載の発明では、外部電源電圧を所定の参照電圧に基づいて降圧した内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、前記内部電源電圧と前記参照電圧との電圧差を増幅して第一駆動電圧を発生する第1のオペアンプと、前記第一駆動電圧をゲートに受けて、該第一駆動電圧に応じた前記内部電源電圧を出力する第1の駆動トランジスタとを有してなる第1の負帰還回路と、前記内部電源電圧と前記参照電圧との電圧差を増幅して第二駆動電圧を発生する第2のオペアンプと、前記第1の駆動トランジスタと直列に接続され、前記第二駆動電圧をゲートに受けて、前記第1の駆動トランジスタの出力ノードの電荷を放電させる第2の駆動トランジスタとを有してなる第2の負帰還回路と、前記内部電源電圧と前記参照電圧との電圧差が所定の範囲を超えているとき、前記第1の負帰還回路と前記第2の負帰還回路とのうち少なくとも一つの応答速度を可変制御する制御信号を生成するコントロール回路と、を備えることをその要旨としている。
この構成によれば、第1及び第2の負帰還回路の動作により、内部電源電圧は参照電圧に略一致する電圧となるように生成される。この際、本構成では、参照電圧に対して内部電源電圧が所定の範囲を超えて変動していることがコントロール回路により検出されるときには、第1及び第2の負帰還回路の応答速度が共に又は独立に可変制御される。これにより、例えば、負荷電流(負荷回路の消費電流)が低下し、且つ内部電源電圧が参照電圧に対して所定の範囲内にあり安定しているときには両負帰還回路の応答速度を下げることで消費電流の低減を図ることができる一方、所定の範囲を越えて変動しているときには両負帰還回路のうち少なくとも一方の応答速度を上げることで動作レスポンスを最適化することができる。
請求項2に記載の発明では、請求項1に記載の降圧回路において、前記コントロール回路は、前記負荷回路がアクティブ状態のとき、外部からのクロック信号に基づいて前記第1の負帰還回路の応答速度を可変制御する、ことをその要旨としている。
この構成によれば、アクティブ状態のときには、第1の負帰還回路の応答速度が外部からのクロック信号に基づいて可変制御されることで、同アクティブ時における第1の負帰還回路の動作レスポンスを向上させることができる。また、負荷回路の活性/非活性状態を制御する外部からのコントロール信号に替えて、このようなクロック信号に基づく制御とすることで、降圧回路が負荷回路の動作状態をある程度予測運転できるため、同アクティブ時における消費電流の低減も同時に図ることができる。
請求項3に記載の発明では、請求項1に記載の降圧回路において、前記負帰還回路の応答速度は、前記第1のオペアンプに電流を供給する第1の電流源及び前記第2のオペアンプに電流を供給する第2の電流源のうち少なくとも1つの電流源の電流値を制御することにより可変制御される、ことをその要旨とする。
この構成によれば、第1のオペアンプに電流を供給する第1の電流源の電流値を制御することにより第1のオペアンプの応答速度を制御することができる。また、第2のオペアンプに電流を供給する第2の電流源の電流値を制御することにより第2のオペアンプの応答速度を制御することができる。従って、第1及び第2の電流源のうち少なくとも1つの電流源の電流値を制御することにより、容易に第1の負帰還回路及び/又は第2の負帰還回路の応答速度を制御することができる。
請求項4に記載の発明では、請求項1に記載の降圧回路において、前記コントロール回路は、前記負荷回路がアクティブ状態であり且つ前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲内にある準スタンバイ状態を検出し、該準スタンバイ状態では前記第1のオペアンプに電流を供給する第1の電流源及び前記第2のオペアンプに電流を供給する第2の電流源の電流値を前記負荷回路がスタンバイ状態にあるときと同じ電流値に制御する、ことをその要旨としている。
この構成によれば、コントロール回路により準スタンバイ状態が検出されるときには、第1及び第2の電流源の電流値がスタンバイ状態と同じ電流値となるよう制御される。これにより、アクティブ状態であっても、準スタンバイ状態のときには消費電流を極力削減することができる。
請求項5に記載の発明では、請求項3又は4に記載の降圧回路において、前記コントロール回路は前記準スタンバイ状態を検出したときには、前記第2の電流源の電流値を増加させ、前記第1の電流源及び前記第2の電流源の電流値を緩やかに減少させる、ことをその要旨としている。
この構成によれば、内部電源電圧が参照電圧に対して所定の範囲内で安定していても、負荷回路の消費電流が急激に低下したときに上記第1の負帰還回路のレスポンスの高低の度合いにより発生する内部電源電圧の電位変動を好適に抑制することができる。
請求項6に記載の発明では、請求項3乃至5のいずれか一項に記載の降圧回路おいて、前記第1の電流源及び前記第2の電流源のそれぞれは、弱反転領域で動作するトランジスタにより構成される第一電流源と、前記コントロール回路が出力する前記制御信号に基づいて制御される第二電流源とを並列に接続して構成される、ことをその要旨としている。
この構成によれば、内部電源電圧と参照電圧との電圧差が所定の範囲内にあるときには、第1及び第2の電流源の電流値は弱反転動作するよう制御されたトランジスタに流れる微少な電流値に制御される。そして、内部電源電圧と参照電圧との電圧差が所定の範囲を越えているときには、コントロール回路からの制御信号に基づいて第二電流源が活性され、第1及び第2の電流源の電流値はそれぞれ第一及び第二電流源の電流値を総和した値に制御される。このように、本構成では、第1及び第2の電流源の電流値を内部電源電圧の電位変動に追従して可変制御することができる。
請求項7に記載の発明では、請求項1乃至6のいずれか一項に記載の降圧回路において、前記第1の駆動トランジスタは低閾値特性を有するNMOSトランジスタにより構成される、ことをその要旨としている。
この構成によれば、第1の駆動トランジスタがNMOSトランジスタにより構成されていることにより、内部電源電圧が上昇するときには、それに伴って第1の駆動トランジスタのゲート電圧が低下し、したがって第1の駆動トランジスタはそのドレイン電流を減少させるように動作する。なお、上記NMOSトランジスタ(駆動トランジスタ)の基板バイアスを固定すれば、ソースと基板間の電位差を通じてもドレイン電流を減少させることができる。即ち、本構成では、内部電源電圧の電位変動に追従させて第1の駆動トランジスタに流れる電流量を同駆動トランジスタ自身でフィードバック制御させることができる。ちなみに、駆動能力の点からも、NMOSトランジスタを採用する方がPMOSトランジスタを採用する場合に比べて素子サイズを小さく設定できる(同一素子サイズの場合にはNMOSトランジスタの方が大きな駆動能力を得られる)ので有利である。加えて、本構成では、低閾値特性を有するNMOSトランジスタを採用しているため、第1の駆動トランジスタの電流駆動能力をさらに向上させることができるだけでなく、同一の電流駆動能力を得る場合にあっては第1の駆動トランジスタの素子サイズを小さくすることができる。その結果、第1の駆動トランジスタの寄生容量を一段と小さくすることができる。ここで、低閾値特性を有するNMOSトランジスタとしては、例えばディプリーション型のNMOSトランジスタを採用することができる。ちなみに、同一素子サイズの条件では、ディプリーション型の方が通常のエンハンスメント型に比べて出力抵抗が小さいので、ソース・ドレイン間の電位差を通してのNMOS自身の負帰還作用が期待できる。これにより、第1の駆動トランジスタのゲート制御性を向上させてその応答性(スイッチング速度)、延いては第1の負帰還回路の応答性(フィードバック速度)を向上させることができる。このことは、従来の降圧回路において必要としていた位相補償回路を不要とすることに寄与する。よって、レイアウト面積を削減することができる。
請求項8に記載の発明では、請求項1乃至7のいずれか一項に記載の降圧回路において、前記第1のオペアンプのカレントミラー回路を構成する一対のトランジスタの素子サイズを入力側と出力側とで異ならせた、ことをその要旨としている。
この構成によれば、上記一対のトランジスタの電流駆動能力を同じ(即ち、素子サイズを1:1)とする場合に比べて、第1のオペアンプの増幅率は低下するものの、同オペアンプが発振するのを好適に抑えることができる。即ち、本構成では、第1のオペアンプの増幅率を敢えて低くして、同オペアンプが発振するのを極力抑制させる。その結果、従来の降圧回路において必要としていた位相補償回路をなくしても十分な位相補償を実現可能とし、それにより第1の負帰還回路の動作を安定化させることができる。
請求項9に記載の発明では、請求項3乃至6のいずれか一項に記載の降圧回路において、前記参照電圧を発生する参照電圧発生回路をさらに備え、前記コントロール回路は、前記参照電圧と前記内部電源電圧との電圧差を増幅して第一出力電圧を発生する第1の差動増幅回路と、前記参照電圧発生回路から供給される電流と前記内部電源電圧に応じて供給
される電流との電流差に基づいた第二出力電圧を発生する第2の差動増幅回路と、前記第1の電流源の電流値を可変制御する第一制御信号を前記第一出力電圧に基づいて発生する第1のドライブ回路と、前記第2の電流源の電流値を可変制御する第二制御信号を前記第二出力電圧に基づいて発生する第2のドライブ回路とを備える、ことをその要旨としている。
される電流との電流差に基づいた第二出力電圧を発生する第2の差動増幅回路と、前記第1の電流源の電流値を可変制御する第一制御信号を前記第一出力電圧に基づいて発生する第1のドライブ回路と、前記第2の電流源の電流値を可変制御する第二制御信号を前記第二出力電圧に基づいて発生する第2のドライブ回路とを備える、ことをその要旨としている。
この構成によれば、コントロール回路は、第1の差動増幅回路が発生する第一出力電圧と第2の差動増幅回路が発生する第二出力電圧とに基づいて、第1及び第2の電流源の各電流値を個別に制御する第一及び第二制御信号を発生する。
上記したように、この発明によれば、消費電流の低減を図りつつ動作レスポンスを最適化し得る降圧回路を提供することができる。
以下、この発明を半導体装置に搭載される降圧回路に具体化した一実施の形態を図面に従って説明する。
図2に、本実施の形態の降圧回路1を搭載した半導体装置2の全体構成を示す。
半導体装置2は、本実施の形態においてはSRAM(Static-RAM)を内部回路3とする半導体メモリとして構成されており、この半導体装置2には、外部からの電源電圧(以下「外部電源電圧」という)VDDを降圧して内部回路3に供給する電源電圧(以下「内部電源電圧」という)Vintを生成する降圧回路1が搭載されている。このような半導体装置2においては、内部回路3は、降圧回路1側からみれば該降圧回路1の負荷回路として考えることができる。
図1に、この降圧回路1の概略構成を示す。なお、先に説明した図14と同様の構成部分については同一符号を付して説明する。
降圧回路1は、バイアス電圧発生回路11、参照電圧発生回路12、第1のオペアンプ13、第1の電流源14、第1の駆動トランジスタDRV1、第2のオペアンプ15、第2の電流源16、第2の駆動トランジスタDRV2、コントロール回路17等により構成されている。このうち、バイアス電圧発生回路11、参照電圧発生回路12、第1のオペアンプ13、第2のオペアンプ15、及びコントロール回路17は、外部電源電圧VDDを動作電源としている。
バイアス電圧発生回路11は、参照電圧発生回路12、第1のオペアンプ13及び第2のオペアンプ15のバイアス電流値を制御する制御電圧を発生する回路である。本実施の形態においては、バイアス電圧発生回路11は、第1及び第2のオペアンプ13,15のバイアス電流値(具体的には第1及び第2の電流源14,16の各電流値)を制御する第一制御電圧VNと、参照電圧発生回路12のバイアス電流値を制御する第二制御電圧VPとを発生する。
参照電圧発生回路12は、本降圧回路1により外部電源電圧VDDを降圧して内部電源電圧Vintを生成する際の基準となる参照電圧を発生する回路である。本実施の形態においては、この参照電圧発生回路12は、上記バイアス電圧発生回路11により発生された第二制御電圧VPをもとに、第一参照電圧Vref1と、この第一参照電圧Vref1よりも高電位の第二参照電圧Vref2と、この第二参照電圧Vref2よりも高電位の第三参照電圧Vref3とを発生する。
第1及び第2のオペアンプ13,15は、2つの入力端に与えられる2つの入力電圧の差を増幅する差動増幅器である。本実施の形態においては、各オペアンプ13,15は、一方の入力端に供給される上記参照電圧発生回路12からの第二参照電圧Vref2と、他方の入力端に供給される内部電源電圧Vintとの差を増幅して、各出力端に接続された第1及び第2の駆動トランジスタDRV1,DRV2を駆動する第一及び第二駆動電圧Vout1,Vout2を生成する。
第1及び第2の電流源14,16は、第1及び第2のオペアンプ13,15にそれぞれバイアス電流を供給する回路である。なお、実際には、これら第1及び第2の電流源14,16は、各対応する第1及び第2のオペアンプ13,15の内部にそれぞれ設けられているものであるが、図1では説明の便宜上、これらを機能的に分けて示している。
先にも述べたように、これら各電流源14,16には、バイアス電圧発生回路11により発生された第一制御電圧VNが供給される。この第一制御電圧VNは、本実施の形態においては半導体装置2のスタンバイ時(内部回路3の非活性状態)とアクティブ時(内部回路3の活性状態)とにおいて各電流源14,16に定常的に供給され、それら各電流源14,16を構成するMOSトランジスタ(後述する)を弱反転領域(サブスレッショルド領域ともいう)で動作させるよう制御する電圧である。
ここで、本実施の形態においては、各電流源14,16は、こうした第一制御電圧VNによる制御に加えて、後述するコントロール回路17により内部電源電圧Vintに基づいて生成される、又は外部からのクロック信号CLKあるいは内部クロック信号QPCBに基づいて生成される第一及び第二制御信号IS1,IS2により電流値が個別に制御されるものとなっている。これにより、内部電源電圧Vint及び外部又は内部クロックの生起に応じて、第1及び第2のオペアンプ13,15のバイアス電流をそれらの動作レスポンスを最適化する必要十分量とするように制御している。
即ち、スタンバイ時には、各電流源14,16を構成するトランジスタを第一制御電圧VNにより弱反転領域で動作させて、各オペアンプ13,15の消費電流を極力削減する一方、アクティブ時には、各電流源14,16の電流値を第一及び第二制御信号IS1,IS2により制御して各オペアンプ13,15の動作レスポンスの最適化を図っている。これにより、降圧回路1は内部電源電圧Vintの電位変動に柔軟に対応するものとなっている。
第1の駆動トランジスタDRV1は、本実施の形態においては、Nチャネル型MOSトランジスタ(以下「NMOSトランジスタ」と称す)、より詳しくは、チャネルドープ等によって低閾値特性を持つNMOSトランジスタにより構成されている。この第1の駆動トランジスタDRV1のドレインには外部電源電圧VDDが印加され、そのソースには内部回路3の内部電源端子(内部電源電圧Vintの供給端子)が接続され、そのゲートには第1のオペアンプ13からの第一駆動電圧Vout1が供給されている。なお、図示は省略しているが、この駆動トランジスタDRV1のバックゲートは接地電位に接続されている。
本実施の形態においては、第1のオペアンプ13と第1の駆動トランジスタDRV1とにより構成される第1の負帰還回路により、第1のオペアンプ13の出力である第一駆動電圧Vout1から第1の駆動トランジスタDRV1を経由して同第1のオペアンプ13に帰還入力される第1のループが構成されている。この第1のループでは、第1のオペアンプ13から出力される第一駆動電圧Vout1により第1の駆動トランジスタDRV1のゲート電圧を制御することで、外部電源電圧VDDから降圧して生成する内部電源電圧
Vintを第二参照電圧Vref2に略一致する電圧とするように生成する。なお、この第1の負帰還回路の制御ループ(第1のループ)に加えて、後述するコントロール回路17により内部電源電圧Vintの第二参照電圧Vref2に対する所定の範囲を超える下方変動が検出されるときには、第1のオペアンプ13の出力(第一駆動電圧Vout1)から、第1の駆動トランジスタDRV1、コントロール回路17、第1の電流源14を経由して同第1のオペアンプ13に帰還入力される第2のループも動作する。また、後述するように、上記第1の駆動トランジスタDRV1は、内部電源電圧Vintの変化に応じて、ソース・ドレイン間電流Idsを制御する負帰還として機能する。
Vintを第二参照電圧Vref2に略一致する電圧とするように生成する。なお、この第1の負帰還回路の制御ループ(第1のループ)に加えて、後述するコントロール回路17により内部電源電圧Vintの第二参照電圧Vref2に対する所定の範囲を超える下方変動が検出されるときには、第1のオペアンプ13の出力(第一駆動電圧Vout1)から、第1の駆動トランジスタDRV1、コントロール回路17、第1の電流源14を経由して同第1のオペアンプ13に帰還入力される第2のループも動作する。また、後述するように、上記第1の駆動トランジスタDRV1は、内部電源電圧Vintの変化に応じて、ソース・ドレイン間電流Idsを制御する負帰還として機能する。
第2の駆動トランジスタDRV2は、本実施の形態においては、Pチャネル型MOSトランジスタ(以下「PMOSトランジスタ」と称す)により構成されている。この第2の駆動トランジスタDRV2のソースは上記第1の駆動トランジスタDRV1のドレインに接続され、そのドレインは接地電位に接続されている。また、そのゲートには第2のオペアンプ15から出力される第二駆動電圧Vout2が供給されている。なお、製造ばらつきや動作環境温度などに起因する第2の駆動トランジスタDRV2の閾値変動による不慮のリーク電流を防止するには、第2の駆動トランジスタDRV2の基板バイアスを上記第二参照電圧Vref2以上の電位を持つ第三参照電圧Vref3や外部電源電圧VDDなどに設定して同トランジスタDRV2の閾値を上げてもよい。
本実施の形態においては、第2のオペアンプ15と第2の駆動トランジスタDRV2とにより構成される第2の負帰還回路により、第2のオペアンプ15の出力である第二駆動電圧Vout2から第2の駆動トランジスタDRV2を経由して同第2のオペアンプ15に帰還入力される第3のループが構成されている。なお、この第2の負帰還回路の制御ループ(第3のループ)に加えて、後述するコントロール回路17により内部電源電圧Vintの第二参照電圧Vref2に対する所定の範囲を超える上方変動が検出されるときには、第2のオペアンプ15の出力(第二駆動電圧Vout2)から、第2の駆動トランジスタDRV2、コントロール回路17、第2の電流源16を経由して同第2のオペアンプ15に帰還入力される第4のループも動作する。さらに、内部電源電圧Vintの変動は第2の駆動トランジスタDRV2のソース電位の変動となるため、同トランジスタDRV2自身の負帰還作用が働く。これにより、内部電源電圧Vintが必要以上に上昇することを抑制する一方、第2の駆動トランジスタDRV2を通じて流れる定常的な貫通電流を抑制する。なお、本実施の形態においては、第2の負帰還回路は、内部電源電圧Vintが例えば予め定められた値αを用いて「第二参照電圧Vref2+α」以上となるときに、第2のオペアンプ15からの第二駆動電圧Vout2により第2の駆動トランジスタDRV2を駆動する。
なお、本実施の形態においては、第1及び第2のオペアンプ13,15の各電流源14,16を制御することで第1及び第2の負帰還回路の応答速度を可変制御しているが、各負帰還回路の応答速度を可変制御する方法はこれに限らない。例えば、第1の駆動トランジスタDRV1(NMOS)よりも閾値電圧の低い駆動トランジスタDRV1a(図示略)を別途用意する。そして、第1の負帰還回路に対し高い応答速度が求められる場合は、駆動トランジスタDRV1aで第1の駆動トランジスタDRV1を代替する。通常、同じ駆動能力に合わせて設計をする場合には、駆動トランジスタDRV1aは第1の駆動トランジスタDRV1よりもコンパクトに設計できるためゲート容量の削減効果により第1の負帰還回路の応答速度を上げることができる。この場合、第1の駆動トランジスタDRV1と駆動トランジスタDRV1aとの切替を第一制御信号IS1で行ってもよい。なお、第2の駆動トランジスタDRV2についても同様の方法が考えられる。
コントロール回路17は、本降圧回路1より出力される内部電源電圧Vintの電位を検出し、該検出した電位に基づいて第1及び第2の電流源14,16の電流値(即ち第1
及び第2のオペアンプ13,15の電流値)を制御する回路である。本実施の形態においては、このコントロール回路17は、参照電圧発生回路12により発生された第一〜第三参照電圧Vref1〜Vref3と内部電源電圧Vintとに基づいて、上記第1及び第2の電流源14,16の電流値を個別に制御する第一及び第二制御信号IS1,IS2を生成する。
及び第2のオペアンプ13,15の電流値)を制御する回路である。本実施の形態においては、このコントロール回路17は、参照電圧発生回路12により発生された第一〜第三参照電圧Vref1〜Vref3と内部電源電圧Vintとに基づいて、上記第1及び第2の電流源14,16の電流値を個別に制御する第一及び第二制御信号IS1,IS2を生成する。
なお、図1に示すように、本降圧回路1には、上記参照電圧発生回路12により発生された第一〜第三参照電圧Vref1〜Vref3のうち第二及び第三参照電圧Vref2,Vref3を擾乱させずに出力する増幅率「1」のバッファ回路18,19が設けられている。そして、コントロール回路17には、参照電圧発生回路12から出力される第一及び第二参照電圧Vref1,Vref2と、各バッファ回路18,19を通じて出力される第二及び第三参照電圧Vref2A,Vref3Aとが供給されるようになっている。以下、本明細書中において、上記各バッファ回路18,19を通じてコントロール回路17に供給される第二及び第三参照電圧については、それらを「Vref2A」,「Vref3A」にて記載する。ちなみに、これら各バッファ回路18,19に定電流を供給する電流源20,21のMOSトランジスタは上記第一制御電圧VNにより弱反転動作するものとなっており、これにより各バッファ回路18,19も低消費電流で動作するものとなっている。
次に、上記降圧回路1を構成する各回路の詳細構成について説明する。
まず、図3を参照して、バイアス電圧発生回路11の構成を説明する。
バイアス電圧発生回路11は、2つのカレントミラー回路と電流源とから構成されている。具体的には、第一カレントミラー回路を構成する一対のPMOSトランジスタTP1,TP2と、第二カレントミラー回路を構成する一対のNMOSトランジスタTN1,TN2と、電流源を構成する前記低閾値特性のNMOSトランジスタTND1とにより構成されている。
トランジスタTP1,TP2のソースは外部電源電圧VDDに接続され、それらのゲートは互いに接続されるとともにトランジスタTP1のドレインに接続されている。また、トランジスタTP1,TP2のドレインはそれぞれトランジスタTN1,TN2のドレインに接続されており、それらトランジスタTN1,TN2のゲートは互いに接続されるとともにトランジスタTN2のドレインに接続されている。即ち、第一カレントミラー回路と第二カレントミラー回路とは、互いの出力電流がそれぞれ入力電流として与えられるように構成されている。そして、トランジスタTN1のソースは電流源をなすトランジスタTND1を介して接地電位に接続され、トランジスタTN2のソースは接地電位に接続されている。トランジスタTND1は、そのソースとそのゲートとが互いに接続されて設けられている。
このように構成されたバイアス電圧発生回路11では、トランジスタTP1,TN1の接続点の電位(第一カレントミラー回路の入力電位)が第二制御電圧VPとして出力され、トランジスタTP2,TN2の接続点の電位が第一制御電圧VNとして出力されるようになっている。
ここで、本実施の形態においては、このバイアス電圧発生回路11の電流源を前記低閾値特性のNMOSトランジスタTND1を用いて、そのゲート電圧Vgs=0とするように構成している。ゲート電圧Vgs=0でトランジスタTND1が弱反転領域で動作するように設定すれば、外部電源電圧VDDに依存しない一定電流を発生する電流源として機能するだけでなく、そのドレイン電流(Ids)は絶対温度Tのほぼ0.5乗に比例した
温度依存を示し実用上極めて安定性のよい特性を示す。さらに、ソース・ドレイン間電圧(Vds)を極めて小さくとれるので、バイアス電圧発生回路11が正常に動作する外部電源電圧VDDの下限をCMOS回路の理論限界(Vtn−Vtp;エンハンスメント型N/PMOSの閾値)まで低くできる。つまり、降圧回路1は、非常に広い外部電源電圧VDDに対応可能となる。
温度依存を示し実用上極めて安定性のよい特性を示す。さらに、ソース・ドレイン間電圧(Vds)を極めて小さくとれるので、バイアス電圧発生回路11が正常に動作する外部電源電圧VDDの下限をCMOS回路の理論限界(Vtn−Vtp;エンハンスメント型N/PMOSの閾値)まで低くできる。つまり、降圧回路1は、非常に広い外部電源電圧VDDに対応可能となる。
一方、ゲート電圧Vgs=0でトランジスタTND1が強反転の線形領域で動作するように同トランジスタTND1の閾値電圧を十分低く設定しても、外部電源電圧VDDに依存しない一定電流を発生する電流源として機能する。そして、その素子サイズを調整してトランジスタTND1のドレイン電流(Ids)を下げていくと、やがてトランジスタTN1,TN2が弱反転領域で動作するようになり、ドレイン電流(Ids)は絶対温度Tのほぼ−0.5乗に比例した温度依存を示す。よって、高温になるほど消費電流が削減できる技術を提供するとともに、実用上も極めて安定性のよい特性を示す。
プロセス変動に対してドレイン電流(Ids)はトランジスタTND1の閾値(Vt)のみに依存するので、製造工程の視点からは同トランジスタTND1の閾値(Vt)だけの管理で済むので実際的といえる。トランジスタTND1が弱反転領域で動作するときはドレイン電流(Ids)は閾値(Vt)の指数に、強反転領域で動作するときはドレイン電流(Ids)は閾値(Vt)の1乗に比例する。従って、プロセス変動の視点からは、トランジスタTND1は強反転の線形領域で動作させる方が有利となる。
次に、図4を参照して参照電圧発生回路12の構成を説明する。
参照電圧発生回路12は、電流源31〜33とPMOSトランジスタTP3〜TP7とから構成されている。各電流源31〜33は、本実施の形態においては、PMOSトランジスタにより構成されており、これらの各PMOSトランジスタはバイアス電圧発生回路11からの第二制御電圧VPにより弱反転領域にて動作するものとなっている。
電流源31は、各ダイオード接続されてなるトランジスタTP3〜TP5を介して接地電位に接続されている。本実施の形態においては、この電流源31とトランジスタTP3との接続点の電位、具体的には接地電位からの各トランジスタTP3〜TP5の各|Vgs|(ゲート・ソース間電圧の絶対値)の合計電位が第一参照電圧Vref1として出力されるようになっている。
また、電流源32は、トランジスタTP6を介して接地電位に接続され、このトランジスタTP6のゲートには上記第一参照電圧Vref1が供給されるようになっている。そして、このトランジスタTP6と電流源32との接続点の電位が第二参照電圧Vref2として出力されるようになっている。
また、電流源33は、トランジスタTP7を介して接地電位に接続され、このトランジスタTP7のゲートには上記第二参照電圧Vref2が供給されるようになっている。そして、このトランジスタTP7と電流源33との接続点の電位が第三参照電圧Vref3として出力されるようになっている。
このように構成された参照電圧発生回路12では、上記第一〜第三参照電圧Vref1〜Vref3は、図5に示すように、半導体装置2の推奨動作電源電圧の範囲においてVref3>Vref2>Vref1となるよう生成される。このうち、本実施の形態においては第二参照電圧Vref2が内部電源電圧Vintの設定電圧(外部電源電圧VDDを降圧して内部電源電圧Vintを生成する際に基準とする電圧)として生成されるようになっている。
因みに、本実施の形態においては、この参照電圧発生回路12の各電流源31〜33(PMOSトランジスタ)は、上記したように第二制御電圧VPにより弱反転動作する。これにより、参照電圧発生回路12は、スタンバイ時及びアクティブ時を問わず低消費電流で動作するものとなっている。
次に、図6(a)を参照して、第1及び第2のオペアンプ13,15の構成を説明する。なお、第1のオペアンプ13と第2のオペアンプ15は、同一の回路構成を有するものとなっている(後述するが、それらを構成するトランジスタの駆動能力は異なる)。
まず、第1のオペアンプ13について説明する。
図6(a)に示すように、第1のオペアンプ13は、負荷としてのカレントミラー回路をなす一対のPMOSトランジスタTP8,TP9と、差動対トランジスタをなす一対のNMOSトランジスタTN3,TN4と、第1の電流源14とから構成されている。
トランジスタTP8,TP9のソースは外部電源電圧VDDに接続され、それらのゲートは互いに接続されるとともにトランジスタTP8のドレインに接続されている。また、トランジスタTP8,TP9のドレインはそれぞれトランジスタTN3,TN4のドレインに接続されており、それらトランジスタTN3,TN4のソースは第1の電流源14を介して接地電位に接続されている。そして、トランジスタTN3のゲートに参照電圧発生回路12からの第二参照電圧Vref2が供給され、トランジスタTN4のゲートに内部電源電圧Vintが供給されるようになっている。これら一対のトランジスタTN3,TN4に入力される第二参照電圧Vref2と内部電源電圧Vintとの差を増幅した電圧がトランジスタTP9,TN4の接続点より第一駆動電圧Vout1として出力されるようになっている。
ここで、本実施の形態においては、上記カレントミラー回路をなす一対のトランジスタTP8,TP9の素子サイズ比を入力側のトランジスタTP8と出力側のトランジスタTP9とで1:x(x>1)に設定してそれらの電流駆動能力を互いに異ならしめることで、第1のオペアンプ13を電気的に非対称特性を有するように構成している。こうした構成では、各トランジスタTP8,TP9の電流駆動能力を同じ(即ち素子サイズ比を1:1)にする場合に比べてオペアンプの増幅率は低下するものの、その発振を好適に抑制することが可能となる。このことは、第1の負帰還回路において、従来の降圧回路100では必要としていた位相補償回路105(図14参照)を本降圧回路1では削除可能とすることに大きく寄与するものとなる。
図7に示すように、まず、第1の駆動トランジスタDRV1を前記低閾値特性のNMOSトランジスタ(図中、D−NMOSにて示す)により構成したことで、同トランジスタDRV1をエンハンスメント型のNMOSトランジスタ(図中、E−NMOSにて示す)により構成した場合に比べてより低いゲート電圧Vgsでも大きなドレイン電流Idを得ることが可能となる。即ち、第1の駆動トランジスタDRV1の電流駆動能力を向上させることができるだけでなく、同一の電流駆動能力を得る場合においては上記トランジスタDRV1の素子サイズを小さくすることに寄与する。このように素子サイズを小さくすることができれば、同トランジスタDRV1の寄生容量を小さくすることが可能となる。つまりは、第1の駆動トランジスタDRV1のスイッチング速度を高速化させることができる。その結果、第1のオペアンプ13により駆動される第1の駆動トランジスタDRV1のゲート制御性(トランジスタのスイッチング速度)を向上させ、第1の負帰還回路の応答性(フィードバック速度)を向上させることができる。
このように、本実施の形態においては、第1のオペアンプ13の増幅率を下げることによる効果と、第1の駆動トランジスタDRV1のサイズ縮小による効果である高速フィードバック制御とが従来必要としていた位相補償回路105(図14)をなくしても十分な位相補償を実現することを可能とし、それにより負帰還回路(第1の負帰還回路)の動作安定化を図っている。
なお、トランジスタDRV1を前記低閾値特性のNMOSトランジスタ(D−NMOS)に替えて通常のエンハンスメント型のNMOSトランジスタ(E−NMOS)により構成しても以下の効果が得られる。
即ち、NMOSトランジスタを用い、そのソースを内部回路3の内部電源端子(内部電源電圧Vintの供給端子)に接続して上記トランジスタDRV1を構成すれば、例えば、内部電源電圧Vintが上昇するときには、それに伴いゲート電圧Vgsが低下することにより、同トランジスタDRV1はドレイン電流Idを減少させるように動作する。また、こうして内部電源電圧Vintが上昇するときには、上記トランジスタDRV1のソース−バックゲート間電圧Vbsが上昇することにより、同トランジスタDRV1は先と同様にドレイン電流Idを減少させるように動作する。ちなみに、D−NMOSではE−NMOSに比べて一段と出力抵抗を低く設計できるため、定電圧源としては良好な特性を示すことになる。即ち、こうした構成では、内部電源電圧Vintの電位変動に追従して、上記トランジスタDRV1に流れる電流量を自身でフィードバック制御する構成とすることができる。こうした点からも、NMOSトランジスタにより第1の駆動トランジスタDRV1を構成すれば、それをPMOSトランジスタにより構成する場合に比べてフィードバックの応答性を向上させることができる。
次に、引き続き図6(a)を参照して、第2のオペアンプ15について説明する。
図6(a)中、括弧内の符号で示すように、第2のオペアンプ15は、PMOSトランジスタTP10,TP11よりなるカレントミラー回路と、差動対トランジスタをなす一対のNMOSトランジスタTN5,TN6と、上記第2の電流源16とから構成されている。なお、第2のオペアンプ15の回路構成は第1のオペアンプ13と同一であるため、ここではその詳細な説明は省略する。
この第2のオペアンプ15は、トランジスタTP10,TP11は同一サイズに、トランジスタTN5,TN6の素子サイズ比はy:1(y>1)に設定することにより、第二参照電圧Vref2+δ<内部電源電圧Vint、δ>0の条件下で第二駆動電圧Vout2により第2の駆動トランジスタDRV2を駆動して、内部電源端子(DRV1,DRV2の接続点)の余剰電荷を放電させる。これにより内部電源電圧Vintが所定の電位以上に上昇することを抑制しつつ、上記第2の駆動トランジスタDRV2を通じて流れる定常的な貫通電流を抑制させるようにしている。
次に、図6(b)を参照して、上記各オペアンプ13,15の電流源14,16の構成を説明する。なお、本実施の形態では、第1の電流源14と第2の電流源16とは同一の回路構成であるため、ここでは、第1の電流源14を例にとって説明する。
図6(b)に示すように、第1の電流源14(第2の電流源16)は、具体的には、第一電流源35と第二電流源36とを並列に接続して構成されている。
第一電流源35は、本実施の形態においてはNMOSトランジスタTN7により構成されており、このトランジスタTN7のゲートには、バイアス電圧発生回路11により発生された第一制御電圧VNが半導体装置2のスタンバイ時とアクティブ時とにおいて定常的
に供給される。この際、上記したように、トランジスタTN7は第一制御電圧VNにより弱反転動作するように制御される。従って、第一電流源35の電流値(ドレイン電流)は微少電流値に制御される。
に供給される。この際、上記したように、トランジスタTN7は第一制御電圧VNにより弱反転動作するように制御される。従って、第一電流源35の電流値(ドレイン電流)は微少電流値に制御される。
一方、第二電流源36は、スイッチ素子37と、それに直列に接続されてなる前記低閾値特性のNMOSトランジスタTND2とから構成されている。なお、実質的には、トランジスタTND2が第二電流源36として動作するものとなっている。スイッチ素子37は、本実施の形態においてはNMOSトランジスタにより構成されており、上記コントロール回路17からの第一制御信号IS1に基づいて導通制御される。トランジスタTND2は、そのゲートとそのソースとが互いに接続され、そのソースが接地電位に接続され、そのドレインがスイッチ素子37に接続されて構成されている。前記低閾値特性のNMOSトランジスタTND2のソース・ドレイン間電圧Vdsが適当な範囲に設定される限り、同トランジスタTND2はゲート電圧(ゲート・ソース間電圧)Vgs=0において飽和領域で動作するので、定電流を安定して供給することのできる優れた電流源を構成することができるとともに、該電流源を駆動する付加回路等を不要とした簡素な構成とすることができる。
この第二電流源36は、上記第一制御信号IS1によりスイッチ素子37がオンされるとき、トランジスタTND2に流れる一定電流を同スイッチ素子37を介して第1のオペアンプ13に供給する。ちなみに、NMOSトランジスタTND2に流れる電流値は、上記弱反転動作するトランジスタTN7に流れる電流値よりも遙かに大きな電流値に設定される。
このように、第1の電流源14は、スタンバイ時には微少電流に制御された第一電流源35からの定電流を第1のオペアンプ13に供給する一方、アクティブ時には同第一電流源35からの定電流に加えて、更に第二電流源36からの定電流を第1のオペアンプ13に供給するようになっている。
なお、ここでは詳細な説明を省略するが、第1の電流源14と同様、第2の電流源16もスタンバイ時には第一制御電圧VNにより微少電流に制御された第一電流源35´からの定電流を第2のオペアンプ15に供給する一方、アクティブ時には上記第一電流源35´からの定電流に加えて、更に第二制御信号IS2によりスイッチ素子37´が制御されることにより第二電流源36´からの定電流を第2のオペアンプ15に供給するようになっている。
また、図示は割愛しているが、上記各バッファ回路18,19の電流源20,21は、先に説明した第一電流源35と同様NMOSトランジスタにより構成されており、これら各NMOSトランジスタも上記第一制御電圧VNにより弱反転動作するものとなっている。これにより、各バッファ回路18,19をそれぞれ低消費電流で動作させるようにしている。
次に、図8〜図12を参照して、コントロール回路17の構成を説明する。
図8に示すように、コントロール回路17は、第1の差動増幅回路41と、第2の差動増幅回路42と、第1のドライブ回路43と、第2のドライブ回路44と、波形整形回路45とを備えて構成されている。
第1の差動増幅回路41には、活性信号SLEEPのほか、第二参照電圧Vref2と、第三参照電圧Vref3Aと、内部電源電圧Vintと、第1のドライブ回路43から出力される第一制御信号IS1とが入力される。そして、詳しくは図9にて説明するよう
に、第1の差動増幅回路41は、第三参照電圧Vref3Aを動作電源とする第一差動増幅器と、外部電源電圧VDDを動作電源とする第二差動増幅器とにより、内部電源電圧Vintと第二参照電圧Vref2との電圧差を増幅して第一出力電圧OUT1を出力するものとなっている。
に、第1の差動増幅回路41は、第三参照電圧Vref3Aを動作電源とする第一差動増幅器と、外部電源電圧VDDを動作電源とする第二差動増幅器とにより、内部電源電圧Vintと第二参照電圧Vref2との電圧差を増幅して第一出力電圧OUT1を出力するものとなっている。
また第2の差動増幅回路42には、上記活性信号SLEEPのほか、第一参照電圧Vref1と、第二参照電圧Vref2Aと、内部電源電圧Vintとが入力される。そして、詳しくは図10にて説明するように、第2の差動増幅回路42は、内部電源電圧Vintの入力端子より流出入する電流Iintと第二参照電圧Vref2Aの入力端子より流出入する電流Iref2Aとを動作電流とする第三差動増幅器と、外部電源電圧VDDを動作電源とする第四差動増幅器とにより、電流Iintと電流Iref2Aとの差を増幅して第二出力電圧OUT2を出力するものとなっている。
波形整形回路45は、半導体装置2のアクティブ時とスタンバイ時とを制御する外部からのコントロール信号/CE(/は否定の意)と、半導体装置2の内部回路3で生成された内部クロック信号QPCBとに基づいて、上記第1の差動増幅回路41の出力波形(第一出力電圧OUT1)を所定のHレベルの電位に設定する回路である。
また、この波形整形回路45は、上記コントロール信号/CEと内部クロック信号QPCBとに基づいてコントロール回路17の動作を制御するクロック信号QPCB2を生成する。なお、本実施の形態では、内部回路3(SRAM)が非同期型メモリの場合を想定しており、該SRAM内部で生成された内部クロック信号QPCBを波形整形回路45に供給する構成としているが、内部回路3が同期型メモリである場合など、半導体装置2の動作を外部からのクロック信号CLK(システムクロック)に同期して制御させる場合には、内部クロック信号QPCBに替えてこのシステムクロックを供給する構成としてもよい。
第1のドライブ回路43は、波形整形回路45からのクロック信号QPCB2と、第1の差動増幅回路41からの第一出力電圧OUT1とに基づいて、上記第1の電流源14の電流値を制御する第一制御信号IS1を生成する。また、この第1のドライブ回路43は、上記第一出力電圧OUT1に基づいて、第2のドライブ回路44の動作を制御する制御信号VOXを生成する。これにより、第2のドライブ回路44は、第1のドライブ回路43からの制御信号VOXと、上記第2の差動増幅回路42からの第二出力電圧OUT2とに基づいて、上記第2の電流源16の電流値を制御する第二制御信号IS2を生成する。
図9に、第1の差動増幅回路41の詳細な回路構成を示す。
上記したように、この第1の差動増幅回路41の基本構成は、第三参照電圧Vref3AをDC動作電源とする第一差動増幅器51と、外部電源電圧VDDを動作電源とする第二差動増幅器52とを接続した構成となっている。
第一差動増幅器51は、本実施の形態においては、差動対トランジスタをなす一対のPMOSトランジスタTP12,TP13と、各ダイオード接続されてなるNMOSトランジスタTN8,TN9及びNMOSトランジスタTN10,TN11とから構成されており、上記一対のトランジスタTP12,TP13の各ソースに第三参照電圧Vref3Aが供給されている。そして、この第一差動増幅器51は、上記一対のトランジスタTP12,TP13の各ゲートに入力される第二参照電圧Vref2と内部電源電圧Vintとの差を増幅して、トランジスタTP12,TN8の接続点(ノードN1)の電位及びトランジスタTP13,TN10の接続点(ノードN2)の電位を第二差動増幅器52に差動入力として与える。
第二差動増幅器52は、本実施の形態においては、カレントミラー回路をなす一対のPMOSトランジスタTP14,TP15と、差動対トランジスタをなす一対のNMOSトランジスタTN12,TN13と、NMOSトランジスタTN14,TN15とから構成されている。なお、上記トランジスタTN14,TN15の各ゲートは、第一差動増幅器51を構成するトランジスタTN8,TN9の接続点、及びトランジスタTN10,TN11の接続点にそれぞれ接続されている。
この第二差動増幅器52において、上記カレントミラー回路をなす一対のトランジスタTP14,TP15の各ソースと外部電源電圧VDDとの間には、PMOSトランジスタTP16,TP17,TP18の直列接続回路とPMOSトランジスタTP19,TP20,TP21の直列接続回路とが並列に接続されている。第1のドライブ回路43からの第一制御信号IS1がLレベルの時はトランジスタTP19,TP20,TP21の経路でトランジスタTP20,TP21の閾値だけ外部電源電圧VDDより降圧した電圧が、また、第一制御信号IS1がHレベルの時はトランジスタTP16,TP17,TP18の経路で外部電源電圧VDDのフルレベルがトランジスタTP14,TP15に印加される。ちなみに、第一制御信号IS1がHレベルの時は、トランジスタTP16はインバータ回路INV1による同第一制御信号IS1の反転信号で、トランジスタTP17は接地電位で、また、トランジスタTP18は活性信号SLEEPでゲートされる。トランジスタTP17は外部電源電圧VDDの瞬間的な変動の影響による回路誤動作を抑制するために、トランジスタTP18は活性信号SLEEPにより回路動作を禁止するために設けられている。必要に応じて活性信号SLEEPは接地電位に接続してもよい。
また、この第二差動増幅器52において、上記差動対トランジスタをなす一対のトランジスタTN12,TN13のソースは、NMOSトランジスタTN16及び前記低閾値特性のNMOSトランジスタTND3を介して接地電位に接続されている。ここで、トランジスタTN16のゲートには上記第1のドライブ回路43から出力される第一制御信号IS1がインバータ回路INV1,INV2を介して供給される。
トランジスタTN9とトランジスタTN14、及びトランジスタTN11とトランジスタTN15はそれぞれカレントミラーの関係にあるため、第一制御信号IS1がLレベルであると、第二差動増幅器52はトランジスタTN14,TN15により第一差動増幅器51のバイアス電流に比例するバイアス電流の供給を受けるが、第一制御信号IS1がHレベルになると、トランジスタTND3(定電流源)からのバイアス電流も加味される。本実施の形態においては、第一差動増幅器51のトランジスタTP12は常時弱反転動作し、トランジスタTP13は内部電源電圧Vintが第二参照電圧Vref2に対して下方変動しない限り弱反転動作するので、内部電源電圧Vintが所定のレベルに安定する限り第1の差動増幅回路41全体としては低電流でバイアスされる。
一方、内部電源電圧Vintが第二参照電圧Vref2に対して下方変動すると、トランジスタTP13のドレイン電流が増し、第一及び第二差動増幅器51,52のバイアス電流が増すことにより第1の差動増幅回路41のレスポンスが向上する。さらに、トランジスタTND3(定電流源)からのバイアス電流をトランジスタTN14,TN15からのバイアス電流よりも大きく設定すれば、第一制御信号IS1がHレベルになると、第二差動増幅器52のレスポンスがさらに向上する。その後、第一制御信号IS1がLレベルになると、トランジスタTND3からのバイアス電流の供給が止まり第二差動増幅器52のバイアス電流が下がるとともにレスポンスも下がる。
このように構成された第二差動増幅器52は、第一差動増幅器51のノードN1,N2間の電圧差を増幅して第一出力電圧OUT1として出力する。
図10に、第2の差動増幅回路42の詳細な回路構成を示す。
上記したように、この第2の差動増幅回路42の基本構成は、内部電源電圧Vintの入力端子より流出入する電流Iintと第二参照電圧Vref2Aの入力端子より流出入する電流Iref2Aとを動作電流とする第三差動増幅器61と、外部電源電圧VDDを動作電源とする第四差動増幅器62とを接続した構成となっている。
第三差動増幅器61は、本実施の形態においては、差動対トランジスタをなす一対のPMOSトランジスタTP22,TP23と、各ダイオード接続されてなるNMOSトランジスタTN17,TN18及びNMOSトランジスタTN19,TN20とから構成されている。そして、差動対トランジスタをなす一対のトランジスタTP22,TP23の各ゲートに第一参照電圧Vref1がバイアス電位として供給されるとともに、トランジスタTP22のソースに第二参照電圧Vref2Aが供給され、トランジスタTP23のソースに内部電源電圧Vintが供給されるようになっている。この第三差動増幅器61は、上記一対のトランジスタTP22,TP23の各ソースに供給される第二参照電圧Vref2Aと内部電源電圧Vintとからそれぞれ流入する電流Iref2Aと電流Iintとの電流差を増幅して、トランジスタTP22,TN17の接続点(ノードN3)の電位及びトランジスタTP23,TN19の接続点(ノードN4)の電位を第四差動増幅器62に差動入力として与える。
第四差動増幅器62は、本実施の形態においては、カレントミラー回路をなす一対のPMOSトランジスタTP24,TP25と、差動対トランジスタをなす一対のNMOSトランジスタTN21,TN22と、NMOSトランジスタTN23,TN24とから構成されている。なお、上記トランジスタTN23,TN24の各ゲートは、第三差動増幅器61を構成するトランジスタTN17,TN18の接続点、及びトランジスタTN19,TN20の接続点にそれぞれ接続されている。
本実施の形態においては、第三差動増幅器61のトランジスタTP22は常時弱反転動作し、トランジスタTP23は内部電源電圧Vintが第二参照電圧Vref2Aに対して上方変動しない限り弱反転動作する。トランジスタTN18とトランジスタTN23、及びトランジスタTN20とトランジスタTN24はそれぞれカレントミラーの関係にあるため、内部電源電圧Vintが所定のレベルに安定する限り第2の差動増幅回路42全体としては低電流にバイアスされる。
一方、内部電源電圧Vintが第二参照電圧Vref2Aに対して上方変動すると、トランジスタTP23のドレイン電流が増し、第三及び第四差動増幅器61,62のバイアス電流が増すことにより第2の差動増幅回路42のレスポンスが向上する。そして、その後、内部電源電圧Vintが所定のレベルに安定すると、トランジスタTP23は弱反転動作に安定し、第2の差動増幅回路42は低電流にバイアスされる。
この第四差動増幅器62において、上記カレントミラー回路をなす一対のトランジスタTP24,TP25のソースと外部電源電圧VDDとの間には、上記活性信号SLEEPによりオン/オフ制御されるPMOSトランジスタTP26が設けられている。この活性信号SLEEPは、第2の差動増幅回路42を活性状態に制御する信号、即ちトランジスタTP26をオンさせるLレベルの信号にネゲートされている。なお、必要に応じて活性信号SLEEPは接地電位に接続して使用してもよい。
このように構成された第四差動増幅器62は、第三差動増幅器61のノードN3,N4間の電圧差を増幅して第二出力電圧OUT2として出力する。
図11に、第1のドライブ回路43の詳細な回路構成を示す。
第1のドライブ回路43は、一方の入力端に上記差動増幅回路41より出力される第一出力電圧OUT1をインバータ回路INV3〜INV5を介して入力し、他方の入力端に上記波形整形回路45より出力されるクロック信号QPCB2を入力する2入力NANDゲート71を有している。この第1のドライブ回路43は、半導体装置2のアクティブ時にはクロック信号QPCB2の立下がりに同期して動作し、上記NANDゲート71の出力端から第一制御信号IS1を出力する。
詳述すると、第1のドライブ回路43は、アクティブ時には上記第1の電流源14(図6(b)参照)に設けられた第二電流源36を活性させるべく、クロック信号QPCB2の立下がりに応答してスイッチ素子37をオンさせるHレベルの第一制御信号IS1を出力する。そして、その後、第二参照電圧Vref2と内部電源電圧Vintとの電圧差が所定の範囲内にあることを検出する(具体的には、第一出力電圧OUT1のレベルがインバータ回路INV5の出力をHレベルにするに足りるレベルに達する)と、上記第一制御信号IS1をLレベルにするようになっている。
ここで、上記アクティブ時において第二参照電圧Vref2と内部電源電圧Vintとの電圧差が所定の範囲内にあるときは第1の駆動トランジスタDRV1の供給電流と内部回路3の負荷電流(内部回路3の消費電流)の間でバランスがとれているときである。
低い負荷電流においてバランスがとれているときは内部回路3が外部からのコントロール信号/CEによりスタンバイ状態にモード設定されている状態のときか、或いは、コントロール信号/CEによりアクティブ状態にモード設定されている状態であっても内部回路3がデータ処理動作を終了している状態(準スタンバイ状態)のときである。準スタンバイ状態の検知は、第1のドライブ回路43を構成するインバータ回路INV5の出力がHレベルになるに足りる入力レベルを第一出力電圧OUT1が満たすときである。準スタンバイ状態が検知されると、直ちに第一制御信号IS1はLレベルになり、第1の電流源14を構成するスイッチ素子37を開放(オフ)して余分な消費電流を抑える。これにより、準スタンバイ状態であってもコントロール信号/CEで規定されたスタンバイ状態と同じ低消費電流で状態設定された半導体装置2が実現される。
一方、高い負荷電流においてバランスがとれているときは内部回路3がデータ処理動作を続行している期間である。この場合、内部回路3のデータ処理動作が終了する最長期間tMAX以上の期間tRETにおいて第一制御信号IS1がHレベルに保持されるよう第1の差動増幅回路41が設定される。しかし、何らかの理由によってこの条件(tMAX≦tRET)が満たされないときは内部電源電圧Vintが急上昇する可能性がある。この問題に対しては、第一制御信号IS1をHレベルからLレベルへと急峻に遷移させないこと、つまり第1のオペアンプ13の動作レスポンスを急激に低下させないこと、および、後述する第2のドライブ回路44との連係動作により解決がなされる。
本実施の形態では、第一制御信号IS1の急峻な遷移を抑えるために、第1のドライブ回路43に充放電回路72(第1の充放電回路)が設けられている。この充放電回路72は、インバータ回路INV6〜INV8、容量C1、PMOSトランジスタTP31〜TP33、及びNMOSトランジスタTN31により構成され、容量C1を外部電源電圧VDDのレベルに充電する機能、及びNANDゲート71による容量C1の放電タイミングを指定する機能を有する。容量C1の充電は、第一制御信号IS1がHレベルになっている期間に充電用のトランジスタTP31により行われる。容量C1の放電タイミングは、第一出力電圧OUT1の波形整形信号であるインバータ回路INV7の出力がトランジス
タTN31をオンするタイミングと、NANDゲート71を構成するNMOS(放電用素子)がオンされるタイミングとのうち早い方で指定される。なお、トランジスタTP32,TP33は第一制御信号IS1及びその反転信号であるインバータ回路INV8の出力で制御される。第一制御信号IS1のHレベルからLレベルへの遷移波形は近似として線形波形で扱えるので、放電時間は容量C1とNANDゲート71を構成するNMOS(放電用素子)の駆動力で指定できる。
タTN31をオンするタイミングと、NANDゲート71を構成するNMOS(放電用素子)がオンされるタイミングとのうち早い方で指定される。なお、トランジスタTP32,TP33は第一制御信号IS1及びその反転信号であるインバータ回路INV8の出力で制御される。第一制御信号IS1のHレベルからLレベルへの遷移波形は近似として線形波形で扱えるので、放電時間は容量C1とNANDゲート71を構成するNMOS(放電用素子)の駆動力で指定できる。
スタンバイ状態、又は準スタンバイ状態において何らかの理由により内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲を超えて下方変動する場合が考えられる。このとき、第一出力電圧OUT1のレベルがインバータ回路INV5の出力をLレベルにするに足りるレベルになると、第一制御信号IS1をHレベルにして第1のオペアンプ13のバイアス電流を増加させる。これにより、第1のオペアンプ13及び第1の駆動トランジスタDRV1からなる第1の負帰還回路のレスポンスを高め、内部電源電圧Vintを速やかに所定のレベルに引き上げる。その後、第一出力電圧OUT1がインバータ回路INV5の出力をHレベルにするに足りるレベルになると、上記充放電回路72とNANDゲート71とにより第一制御信号IS1は近似的に線形波形として遷移し、第1の負帰還回路のレスポンスを緩やかに下げていく。
第1のドライブ回路43は制御信号VOXを生成する。この制御信号VOXは、第1のドライブ回路43から出力される第一制御信号IS1と後述する第2のドライブ回路44から出力される第二制御信号IS2とが連係するように両ドライブ回路43,44を関係付ける。内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲を超えて下方変動した場合やクロック信号QPCB2が発生した場合は、インバータ回路INV5の出力はHレベルからLレベルに遷移して制御信号VOXはLレベルからHレベルに遷移する。また、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲に安定した場合は、インバータ回路INV5の出力がLレベルからHレベルに遷移して制御信号VOXはHレベルからLレベルに遷移する。つまり、制御信号VOXは第一制御信号IS1とほぼ同期して遷移する。
図12に、第2のドライブ回路44の詳細な回路構成を示す。
第2のドライブ回路44は、第2の差動増幅回路42の出力である第二出力電圧OUT2と第1のドライブ回路43の出力の一つである制御信号VOXとを入力とし、インバータ回路INV10〜INV13を通じて第二出力電圧OUT2を波形整形した信号を第二制御信号IS2として出力する。この第二制御信号IS2は、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲を超えて上方変動しないよう、第2の負帰還回路を構成する第2のオペアンプ15をバイアスする第2の電流源16を制御する。この第2のドライブ回路44は、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲に収まっているときは第二制御信号IS2をLレベルに、所定の範囲を超えて上方変動するときは第二制御信号IS2をHレベルにすることを基本動作とし、加えて、制御信号VOXを介して第1のドライブ回路43と連係動作する。具体的には、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲を超えて上方変動した場合には、第二出力電圧OUT2がインバータ回路INV12の出力をLレベルにするに足りるレベルに達すると第二制御信号IS2がHレベルになる。その後、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲に収まり安定し、第二出力電圧OUT2がインバータ回路INV12の出力をHレベルにするに足りるレベルに達すると第二制御信号IS2はLレベルになる。
この第2のドライブ回路44には、第二制御信号IS2をHレベルからLレベルに急峻に遷移させないようにするための充放電回路81(第2の充放電回路)が設けられている
。これは、必要以上に長時間、第2の駆動トランジスタDRV2がオンして内部電源電圧Vintのレベルを下げすぎないようにするためである。この充放電回路81は、本実施の形態においては、NORゲート82、インバータ回路INV14〜INV16、容量C2、PMOSトランジスタTP41,TP42、及びNMOSトランジスタTN41にて構成されている。
。これは、必要以上に長時間、第2の駆動トランジスタDRV2がオンして内部電源電圧Vintのレベルを下げすぎないようにするためである。この充放電回路81は、本実施の形態においては、NORゲート82、インバータ回路INV14〜INV16、容量C2、PMOSトランジスタTP41,TP42、及びNMOSトランジスタTN41にて構成されている。
充放電回路81は、まず制御信号VOX(第一制御信号IS1)がLレベルで第二制御信号IS2がHレベルの期間、つまり、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲を超えて上方変動しているときに、トランジスタTP41により容量C2を外部電源電圧VDDのレベルに充電する。そして内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲に収まり安定し、インバータ回路INV14の出力をLレベルにするに足りるレベルに第二出力電圧OUT2が達すると、上記充電用のトランジスタTP41はオフしてトランジスタTN41,TP42がオンする。その後は、インバータ回路INV13を構成するNMOS(放電用素子)により容量C2の電荷が放電される。第二制御信号IS2のHレベルからLレベルへの遷移波形は近似として線形波形で扱えるので、放電時間は容量C2とインバータ回路INV13を構成するNMOS(放電用素子)の駆動力で指定できる。
さらに、充放電回路81は、内部電源電圧Vintが第二参照電圧Vref2に対して所定の範囲を越えて上方変動しておらず、第二制御信号IS2がLレベルであるときに、制御信号VOX(第一制御信号IS1)がHレベルであると、NORゲート82を介してトランジスタTP41により容量C2を外部電源電圧VDDのレベルに充電する。そして、やがて制御信号VOXがLレベルに遷移すると、容量C2の電荷によって第二制御信号IS2は一旦LレベルからHレベルに遷移し、その後HレベルからLレベルに遷移する。結果として第二制御信号IS2の遷移波形は概ね三角波になる。この場合、第一制御信号IS1と第二制御信号IS2とは同期してHレベルからLレベルに緩やかに遷移し、第1及び第2の電流源14,16の電流値を急激に下げないようにすることで、第1及び第2の負帰還回路のレスポンスを緩やかに下げる。これにより、前述した第一制御信号IS1をHレベルからLレベルにするタイミングによっては内部電源電圧Vintが急上昇する問題点も第1及び第2のドライブ回路43,44(つまりは第1及び第2の負帰還回路)の連係動作により回避できることになる。
図13は、上記降圧回路1の一動作例を示す波形図である。
今、コントロール信号/CEがLレベルとなって内部回路3(SRAM)がアクティブになり、且つ内部回路3で発生される内部クロック信号QPCBがLレベルとなった時点から内部回路3の消費電流IL(負荷電流)が増加し、この変化に対応して内部電源電圧Vintが下がり変動するようになる(図中、破線A内の二点鎖線)。
本実施の形態においては、この電圧降下を防ぐために、内部クロック信号QPCBの立下がりで第一制御信号IS1を立上げる。即ち、アクティブ時には、内部クロック信号QPCBの立下がりに同期させて第一制御信号IS1を立上げ、第1の電流源14の電流値を増加させるようにしている。
その後、内部回路3の動作が完了(データ処理動作を完了)すると、内部回路3は準スタンバイ状態に移行する。このとき、内部回路3の消費電流ILは殆どなくなる。本実施の形態においては、この準スタンバイ状態をコントロール回路17により検出しており、内部電源電圧Vintと第二参照電圧Vref2との電圧差が所定の範囲内にあることを条件に上記コントロール回路17が準スタンバイ状態を検出するときには、第一制御信号IS1を立下げて降圧回路1自身の消費電流を低減させるようにしている。
ところが、上記したように、このとき第一制御信号IS1を急激に立下げると、その時点における内部回路3の消費電流IL(負荷電流)の大きさによっては内部電源電圧Vintが上昇する方向に変動するといった問題が生じる。そこで、こうした変動を回避するために、本実施の形態においては、コントロール回路17により準スタンバイ状態が検出されるときには、図中、破線B内に示すように、第二制御信号IS2を立上げて、第2の負帰還回路のレスポンスを強制的に高めることにした。これにより、既にレスポンスが高く第1の負帰還回路を構成する第1の駆動トランジスタDRV1による充電作用と、第2の負帰還回路を構成する第2の駆動トランジスタDRV2による放電作用とが迅速に相互作用するので、内部電源電圧Vintは準スタンバイ状態検出時の過渡期においても第二参照電圧Vref2から所定の範囲を超えて変動することなく安定してDCレベルに落ち着くようになる。第二制御信号IS2が速やかに立ち上がると、その後は第一制御信号IS1と第二制御信号IS2とが同期して緩やかに立ち下がるようにしたので、第1及び第2の負帰還回路のレスポンスも緩やかにスタンバイ・レベルに移行して内部電源電圧Vintの過渡変動を抑制できることになる。
以上記述したように、本実施の形態では、以下の効果を奏することができる。
(1)本実施の形態では、第1及び第2の電流源14,16の電流値を、内部電源電圧Vintと第二参照電圧Vref2との電圧差に応じてコントロール回路17により可変制御する構成とした。即ち、内部電源電圧Vintと第二参照電圧Vref2との電圧差が所定の範囲を超えているときには各電流源14,16の電流値を増加させ、逆に、内部電源電圧Vintと第二参照電圧Vref2との電圧差が所定の範囲内にあり、内部電源電圧Vintが安定しているときには各電流源14,16の電流値を小さな電流値に抑えるようにした。これにより、消費電流の低減を図りつつ、内部電源電圧Vintの電位変動に応じて動作レスポンスを向上させることができる。
(2)本実施の形態では、アクティブ時においては、第1の電流源14の電流値を更に外部からのクロック信号(本実施の形態では内部回路3で生成される内部クロック信号QPCB)に基づいて可変制御する構成とした。具体的には、内部クロック信号QPCB(厳密にはQPCB2)の立下がりに同期して第一制御信号IS1を立上げ、第1の電流源14の電流値を増加させるようにした。これにより、アクティブ動作開始時には動作レスポンスの最適化を図ることができる。
(3)本実施の形態では、アクティブ時であっても、その後コントロール回路17により内部電源電圧Vintと第二参照電圧Vref2との電圧差が上記所定の範囲内にあることが検出されるときには、第1の電流源14の電流値を減少させるようにした。即ち、アクティブ時であってもコントロール回路17により準スタンバイ状態が検出されるときには、第1の電流源14の電流値を減少させるようにした。これにより、アクティブ時における定常的な電流消費を抑制して、該アクティブ時の消費電流の低減も図ることができる。
(4)本実施の形態では、準スタンバイ状態が検出された場合において、第1の電流源14の電流値を減少させるべく第一制御信号IS1を立下げる際には、第二制御信号IS2を一旦立上げ、第一制御信号IS1と第二制御信号IS2とをそれぞれ緩やかに立下げるようにした。これにより、第一制御信号IS1を急激に立下げることによる内部電源電圧Vintの電位の変動を好適に抑制させることができる。
(5)本実施の形態では、第1及び第2の電流源14,16は並列接続されてなる第一電流源35(35´)と第二電流源36(36´)とから構成され、内部電源電圧Vin
tの電位が安定している(第二参照電圧Vref2との電圧差が所定の範囲内にある)ときには第一電流源35(35´)のみを活性させる構成とした。この際、本実施の形態においては、この第一電流源35(35´)をなすNMOSトランジスタTN7をバイアス電圧発生回路11からの第一制御電圧VNにより弱反転動作させるようにしている。これにより、内部回路3の動作モードであるスタンバイ時や準スタンバイ時において内部電源電圧Vintの電位が安定しているときの降圧回路1の消費電流を極力削減することができる。
tの電位が安定している(第二参照電圧Vref2との電圧差が所定の範囲内にある)ときには第一電流源35(35´)のみを活性させる構成とした。この際、本実施の形態においては、この第一電流源35(35´)をなすNMOSトランジスタTN7をバイアス電圧発生回路11からの第一制御電圧VNにより弱反転動作させるようにしている。これにより、内部回路3の動作モードであるスタンバイ時や準スタンバイ時において内部電源電圧Vintの電位が安定しているときの降圧回路1の消費電流を極力削減することができる。
(6)また本実施の形態では、上記各電流源14,16の第二電流源36(36´)を前記低閾値特性のNMOSトランジスタTND2を用いてそのゲート電圧Vgs=0とするよう構成している。こうした構成とすれば、トランジスタTND2のソース・ドレイン間電圧Vdsが適当な範囲に設定される限り、同トランジスタTND2はゲート電圧Vgs=0において飽和領域で動作するので、定電流を安定して供給することのできる優れた電流源を構成することができるとともに、該電流源を制御する付加回路等を不要とした簡素な構成とすることができる。
(7)本実施の形態では、第1の駆動トランジスタDRV1をNMOSトランジスタを用いて構成し、そのソースに内部回路3の内部電源端子(内部電源電圧Vintの供給端子)を接続する構成とした。こうした構成では、内部電源電圧Vintの電位変動に追従させて同駆動トランジスタDRV1に流れる電流量を同駆動トランジスタDRV1自身でフィードバック制御させる構成とすることができる。これにより、第1の駆動トランジスタDRV1の応答性を向上させることができる。また、さらに本実施の形態では、前記低閾値特性のNMOSトランジスタを用いて構成していることにより、第1の駆動トランジスタDRV1の電流駆動能力を(エンハンスメント型により構成した場合に比べて)向上させることができる。これは、第1の駆動トランジスタDRV1の素子サイズをさらに小型化し、延いては同駆動トランジスタDRV1の寄生容量を一段と小さくして同トランジスタDRV1の応答性(スイッチング速度)を高速化させることに寄与する。また、前記低閾値特性のMOSトランジスタはエンハンスメント型に比べて出力抵抗が小さくなるようにデバイス設計することが可能であるため、定電圧源としての降圧回路の出力ドライバに対して前記低閾値特性のMOSトランジスタを用いることは優れた選択となる。これにより、第1の負帰還回路の応答性(フィードバック速度)を向上させ、その結果、従来の降圧回路において必要としていた位相補償回路105(図14)をなくしても十分な位相補償を実現することができる。
(8)本実施の形態では、第1のオペアンプ13のカレントミラー回路を構成する一対のPMOSトランジスタTP8,TP9の素子サイズ比を入力側のトランジスタと出力側のトランジスタとで1:x(但しx>1)とした。こうした構成では、オペアンプ13の増幅率は低下するものの、(第1の負帰還回路における)同オペアンプ13の発振を好適に抑制することができる。その結果、従来の降圧回路において必要としていた位相補償回路105をなくしても十分な位相補償を実現することができる。
(9)上記(7)に記載したように、第1の駆動トランジスタDRV1の素子サイズを小さくできることにより、降圧回路1の小型化を図ることができる。
(10)また、上記(7)及び(8)に記載したように、第1の負帰還回路の位相補償回路105をなくすことができることにより、降圧回路1の更なる小型化を図ることができる。
(11)本実施の形態では、内部電源電圧Vintが所定の電位以上となるとき第2の駆動トランジスタDRV2を第2のオペアンプ15からの第二駆動電圧Vout2によっ
て駆動する構成とした。これにより、内部電源電圧Vintが必要以上に上昇することを抑制する一方、第2の駆動トランジスタDRV2を通じた定常的な貫通電流を好適に抑制することができる。
て駆動する構成とした。これにより、内部電源電圧Vintが必要以上に上昇することを抑制する一方、第2の駆動トランジスタDRV2を通じた定常的な貫通電流を好適に抑制することができる。
(12)本実施の形態では、第一〜第三参照電圧Vref1〜Vref3を発生させる参照電圧発生回路12の各電流源31〜33(本実施の形態ではPMOSトランジスタ)をバイアス電圧発生回路11からの第二制御電圧VPにより弱反転動作させる構成とした。これにより、参照電圧発生回路12を低消費電流で動作させることができるため、降圧回路1における消費電流の更なる低減を図ることができる。
(13)本実施の形態では、トランジスタを弱反転動作させるよう制御する第一及び第二制御電圧VN,VPを発生させるバイアス電圧発生回路11の電流源を、前記低閾値特性のNMOSトランジスタTND1を用いてそのゲート電圧Vgs=0とするように構成している。このような構成では、トランジスタTND1が弱反転領域で動作する限り、同トランジスタTND1のドレイン電流(Ids)の温度依存は絶対温度Tのほぼ0.5乗になる。また、トランジスタTND1が強反転領域で線形動作すると、同トランジスタTND1のドレイン電流(Ids)の温度依存は絶対温度Tのほぼ−0.5乗になる。総して考えるに、物理現象の連続性により、ゲート電圧Vgs=0でバイアスしたトランジスタTND1を緩和領域(弱反転領域と強反転領域の中間領域)で動作するようにデバイス設計すると、そのドレイン電流(Ids)は絶対温度Tに極めて依存しにくくなることが予想される。一方、プロセス変動に対しては制御しなければならない変数はトランジスタTND1の閾値(Vt)のみになる。このことは、製造管理の観点から現実的な制約条件に収まる、つまりCMOS回路でも第一及び第二制御電圧VN,VPをゲート・バイアス電位として利用すると簡単に精度良く定電流源を作成可能となる。
なお、上記実施の形態は、以下のような態様(変形例)に変更して実施してもよい。
(変形例1)上記実施の形態では、内部電源電圧Vintの電位を設定電圧に精度良く維持させるために、第一〜第三参照電圧Vref1〜Vref3の3種類の参照電圧をもとに第1及び第2の電流源14,16の電流値を制御する第一及び第二制御信号IS1,IS2を発生させるようにしたが、必ずしもこうした3種類とする必要はない。
(変形例2)上記実施の形態では、第1の駆動トランジスタDRV1を前記低閾値特性のNMOSトランジスタにより構成し、更には第1のオペアンプ13の発振を抑制させる構成とすることで、位相補償回路105(図14)をなくしても十分な位相補償を可能とする第1の負帰還回路の構成を実現したが、上記両者の構成のうちいずれかの構成のみによっても十分な位相補償が可能となる場合には、必ずしも上記両者の構成を具備する必要はない。
(変形例3)上記実施の形態では、降圧回路1の制御性を向上させるためにバッファ回路18,19を設けたが、同降圧回路1の動作に影響を与えなければこれらを省略してもよい。
(変形例4)その他上記実施の形態の降圧回路1の構成に関する設計的事項は本発明の技術的思想の範囲内において適宜変更することができる。
1:降圧回路、2:半導体装置、3:内部回路、11:バイアス電圧発生回路、12:参照電圧発生回路、13:第1のオペアンプ、14:第1の電流源、15:第2のオペアンプ、16:第2の電流源、17:コントロール回路、18,19:バッファ回路、35,35´:第一電流源、36,36´:第二電流源、37,37´:スイッチ素子、41:第1の差動増幅回路、42:第2の差動増幅回路、43:第1のドライブ回路、44:第2のドライブ回路、45:波形整形回路、51:第一差動増幅器、52:第二差動増幅器、61:第三差動増幅器、62:第四差動増幅器、105:位相補償回路、DRV1:第1の駆動トランジスタ、DRV2:第2の駆動トランジスタ、IS1:第一制御信号、IS2:第二制御信号、OUT1:第一出力電圧、OUT2:第二出力電圧、CLK:クロック信号、QPCB:内部クロック信号、SLEEP:活性信号、VDD:外部電源電圧、Vint:内部電源電圧、Vout1:第一駆動電圧、Vout2:第二駆動電圧、VN:第一制御電圧、VP:第二制御電圧、Vref1〜Vref3:第一〜第三参照電圧。
Claims (9)
- 外部電源電圧を所定の参照電圧に基づいて降圧した内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、
前記内部電源電圧と前記参照電圧との電圧差を増幅して第一駆動電圧を発生する第1のオペアンプと、前記第一駆動電圧をゲートに受けて、該第一駆動電圧に応じた前記内部電源電圧を出力する第1の駆動トランジスタとを有してなる第1の負帰還回路と、
前記内部電源電圧と前記参照電圧との電圧差を増幅して第二駆動電圧を発生する第2のオペアンプと、前記第1の駆動トランジスタと直列に接続され、前記第二駆動電圧をゲートに受けて、前記第1の駆動トランジスタの出力ノードの電荷を放電させる第2の駆動トランジスタとを有してなる第2の負帰還回路と、
前記内部電源電圧と前記参照電圧との電圧差が所定の範囲を超えているとき、前記第1の負帰還回路と前記第2の負帰還回路とのうち少なくとも一つの応答速度を可変制御する制御信号を生成するコントロール回路と、
を備えることを特徴とする降圧回路。 - 前記コントロール回路は、前記負荷回路がアクティブ状態のとき、外部からのクロック信号に基づいて前記第1の負帰還回路の応答速度を可変制御する、
請求項1記載の降圧回路。 - 前記負帰還回路の応答速度は、前記第1のオペアンプに電流を供給する第1の電流源及び前記第2のオペアンプに電流を供給する第2の電流源のうち少なくとも1つの電流源の電流値を制御することにより可変制御される、
請求項1記載の降圧回路。 - 前記コントロール回路は、前記負荷回路がアクティブ状態であり且つ前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲内にある準スタンバイ状態を検出し、該準スタンバイ状態では前記第1のオペアンプに電流を供給する第1の電流源及び前記第2のオペアンプに電流を供給する第2の電流源の電流値を前記負荷回路がスタンバイ状態にあるときと同じ電流値に制御する、
請求項1記載の降圧回路。 - 前記コントロール回路は前記準スタンバイ状態を検出したときには、前記第2の電流源の電流値を増加させ、前記第1の電流源及び前記第2の電流源の電流値を緩やかに減少させる、
請求項3又は4記載の降圧回路。 - 前記第1の電流源及び前記第2の電流源のそれぞれは、弱反転領域で動作するトランジスタにより構成される第一電流源と、前記コントロール回路が出力する前記制御信号に基づいて制御される第二電流源と、を並列に接続して構成される、
請求項3乃至5のいずれか一項記載の降圧回路。 - 前記第1の駆動トランジスタは低閾値特性を有するNMOSトランジスタにより構成される、
請求項1乃至6のいずれか一項記載の降圧回路。 - 前記第1のオペアンプのカレントミラー回路を構成する一対のトランジスタの素子サイズを入力側と出力側とで異ならせた、
請求項1乃至7のいずれか一項記載の降圧回路。 - 前記参照電圧を発生する参照電圧発生回路をさらに備え、
前記コントロール回路は、
前記参照電圧と前記内部電源電圧との電圧差を増幅して第一出力電圧を発生する第1の差動増幅回路と、
前記参照電圧発生回路から供給される電流と前記内部電源電圧に応じて供給される電流との電流差に基づいた第二出力電圧を発生する第2の差動増幅回路と、
前記第1の電流源の電流値を可変制御する第一制御信号を前記第一出力電圧に基づいて発生する第1のドライブ回路と、
前記第2の電流源の電流値を可変制御する第二制御信号を前記第二出力電圧に基づいて発生する第2のドライブ回路とを備える、
請求項3乃至6のいずれか一項記載の降圧回路。
Priority Applications (1)
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JP2004346966A JP2006155358A (ja) | 2004-11-30 | 2004-11-30 | 降圧回路 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009253559A (ja) * | 2008-04-03 | 2009-10-29 | Sharp Corp | 固体撮像装置および電子情報機器 |
CN106959720A (zh) * | 2017-05-16 | 2017-07-18 | 许昌学院 | 一种低耗电量自偏置基准电压源 |
CN114584088A (zh) * | 2020-12-02 | 2022-06-03 | 圣邦微电子(北京)股份有限公司 | 运算放大器、集成电路及运算放大器的内部电源产生方法 |
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2004
- 2004-11-30 JP JP2004346966A patent/JP2006155358A/ja active Pending
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