JP4828790B2 - Method for manufacturing MOSFET type semiconductor device - Google Patents
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Description
本発明は、微細MOSFET型半導体製造における高精度化と高効率化を達成できるMOSFETの製造技術に関する。 The present invention relates to a MOSFET manufacturing technique capable of achieving high precision and high efficiency in the manufacture of a fine MOSFET type semiconductor.
近年、超大規模集積回路装置において、高集積化と高性能化が要求されているが、このような半導体集積回路は、主としてMOSFETと呼ばれている半導体素子から構成されている。
このようなMOSFET型半導体は、高集積化と高性能化のために、半導体素子の微細化と製造上の効率化が求められている。
一般に、MOSFETは、主としてゲート絶縁膜上に形成したゲート電極、該ゲート電極側面に形成したサイドウオール、さらにソース及ドレイン領域を備えた構造を有している。
In recent years, ultra-large scale integrated circuit devices are required to have high integration and high performance. Such a semiconductor integrated circuit is mainly composed of a semiconductor element called a MOSFET.
Such MOSFET type semiconductors are required to have finer semiconductor elements and higher manufacturing efficiency in order to achieve higher integration and higher performance.
In general, a MOSFET has a structure mainly including a gate electrode formed on a gate insulating film, a sidewall formed on a side surface of the gate electrode, and a source and drain region.
MOSFET型半導体装置製造の具体的な例として、半導体基板の表面に、絶縁膜とその上にゲート電極を形成するとともに、前記半導体基板表面に前記ゲート絶縁膜とゲート電極とを覆う絶縁膜を形成し、絶縁膜を介してイオン注入してエクステンション領域を形成し、この後、前記絶縁膜をエッチバックして、ゲート電極側壁にサイドウオールを残存させ、ソース・ドレイン領域を形成する技術が開示されている（例えば、特許文献１参照）。 As a specific example of manufacturing a MOSFET type semiconductor device, an insulating film and a gate electrode are formed on the surface of the semiconductor substrate, and an insulating film is formed on the surface of the semiconductor substrate to cover the gate insulating film and the gate electrode. Then, ions are implanted through the insulating film to form extension regions, and then the insulating film is etched back to leave sidewalls on the side walls of the gate electrode to form source / drain regions. (For example, refer to Patent Document 1).
この技術の目的は、微細化に対応させるために、エクステンション部の深さを浅くし、かつ高エネルギーでイオン注入できるように絶縁膜を形成したものである。
しかし、この場合は図６に示すように、ゲート電極３の表面全体を覆って絶縁膜９が形成されているため、エクステンション部８とゲートサイドにすき間１０ができてしまうという問題がある。
The purpose of this technique is to reduce the depth of the extension portion and to form an insulating film so that ions can be implanted with high energy in order to cope with miniaturization.
However, in this case, as shown in FIG. 6, since the
この他、ゲート電極の側部と基板の上にＬ型の多結晶シリコン膜、さらにその上にシリサイド膜を設けて、不純物をドープしたシリコン膜を形成し、これを加熱することにより、下地側に浅く不純物を拡散させてエクステンションを形成する技術が提案されている（例えば、特許文献２参照）。
これは、Ｐイオンの注入に際し、低エネルギー注入を行わずにソース／ドレイン領域の拡散層深さを浅くすることを目的にしているが、不純物をドープしたシリコン膜の形成やシリサイド膜の形成、さらにはこれらの除去が伴うために工程が複雑になると共に、ドープしたシリコン膜中の不純物の濃度や拡散条件を正確に制御しなければ、安定した品質のエクステンションが得られないという問題がある。
The purpose of this is to reduce the diffusion layer depth of the source / drain region without performing low energy implantation during the implantation of P ions, but the formation of a silicon film doped with impurities or the formation of a silicide film, Furthermore, since these removals are accompanied, the process becomes complicated, and there is a problem that stable quality extensions cannot be obtained unless the impurity concentration and diffusion conditions in the doped silicon film are controlled accurately.
本発明は、イオン注入技術を利用して微細MOSFETにおけるメタルゲート加工形状の精密化を行い、かつインプランテンションを改善することにより、エクステンションイオン注入の高精度化と効率化を達成するMOSFETの製造技術を提供することを目的とする。 The present invention makes it possible to manufacture a MOSFET that achieves high precision and efficiency of extension ion implantation by using ion implantation technology to refine the metal gate processing shape in a fine MOSFET and improve implantation. The purpose is to provide technology.
本発明は、１）ゲート絶縁膜上にメタルゲート電極を形成した後、メタルゲート電極の周辺に形成されたすそ引き部にイオン注入を行ってダメージ層を形成し、これを除去してメタル電極加工を行うＣＭＯＳの製造方法、２）ＢＦ２イオン、Ａｓイオン、Ｐイオンによるイオン注入を行ってダメージ層を形成する１）のMOSFETの製造方法、３）酸溶液によりダメージ層を除去する１）又は２）のMOSFETの製造方法、を提供する。 In the present invention, 1) after forming a metal gate electrode on the gate insulating film, ion implantation is performed on the skirt portion formed around the metal gate electrode to form a damaged layer, which is removed to remove the metal electrode. CMOS manufacturing method for processing, 2) Ion implantation with BF 2 ions, As ions, and P ions to form a damaged layer 1) MOSFET manufacturing method of 1) 3) Removing damaged layer with acid solution 1) Or 2) a method for producing a MOSFET.
本発明は、また４）ゲート絶縁膜上にメタルゲート電極を形成した後、ゲート絶縁膜上に新たにエクステンションインプラ用の減速マスクを形成し、高エネルギーでゲート絶縁膜下のシリコン表面へ到達するエクステンションインプラを行い、エクステンションインプラ後、減速マスクを除去するMOSFETの製造方法、５）ゲート絶縁膜上にメタルゲート電極を形成した後、ゲート絶縁膜上に新たにエクステンションインプラ用の減速マスクを形成し、高エネルギーでゲート絶縁膜下のシリコン表面へ到達するエクステンションインプラを行い、エクステンションインプラ後、減速マスクを除去する前記１）〜３）のいずれかに記載MOSFETの製造方法、６）アスペクト比の小さい成膜法により減速マスクを形成する４）又は５）のMOSFETの製造方法、７）スパッタリングにより減速マスクを形成する６）のMOSFETの製造方法、８）ＳｉＯ２又はＳｉ３Ｎ４の材料を用いて減速マスクを形成する４）〜７）のいずれかに記載のMOSFETの製造方法、９）Ｂ、ＢＦ２、Ａｓ、Ｐから選択したイオンによるエクステンションインプラを行うことを特徴とする請求項４〜８のいずれかに記載のMOSFETの製造方法、１０）減速マスク除去後、活性化アニールを行う際に、エクステンションのドーパントがチャンネル部に拡散しないように、800〜1000°Ｃ、1〜15秒の範囲でアニールを行う４）〜９）のいずれかに記載のMOSFETの製造方法、を提供するものである。
In the present invention, 4) after forming a metal gate electrode on the gate insulating film, a new deceleration mask for extension implantation is formed on the gate insulating film, and reaches the silicon surface under the gate insulating film with high energy. A MOSFET manufacturing method in which extension implantation is performed and the deceleration mask is removed after extension implantation. 5) After forming a metal gate electrode on the gate insulating film, a new deceleration mask for extension implantation is formed on the gate insulating film. The MOSFET implantation method according to any one of 1) to 3) above, in which extension implantation reaching the silicon surface under the gate insulating film with high energy is performed, and the deceleration mask is removed after the extension implantation. 6) Small aspect ratio 4) or 5) MOSFET manufacturing method in which a deceleration mask is formed by a film forming method, ) MOSFET manufacturing method of 6) forming the deceleration mask by sputtering, 8) 4 to form a SiO 2 or Si 3 N deceleration mask using the 4 materials) to 7) a method of manufacturing a MOSFET according to any one of 9) A method for manufacturing a MOSFET according to any one of
本発明によれば、ＲＩＥ（反応性イオンエッチング加工）によるメタルゲート電極加工に際し、一般にゲート電極下部ですそ引きが発生する場合が多いが、これを簡単な工程で除去できると共に、上記減速マスクの特徴を生かして、高エネルギーでイオン注入することが可能となり、エクステンション部の深さを浅くすることが容易にできる。これによってトランジスタの寄生抵抗や短チャンネル効果を小さくできるという著しい効果を有する。
すなわち、本発明は従来のエクステンション形成工程と同じ工程数であるにも関わらず、ゲート加工形状を高精度化することができ、大量生産・低コスト化が可能であり、さらに工程に要する時間を短縮化することができるという特徴がある。
以上に示す通り、本発明はエクステンションイオン注入の高精度化と効率化を達成するMOSFETの優れた製造技術を提供することができる。
According to the present invention, when metal gate electrode processing by RIE (reactive ion etching processing) is generally performed, there is a large amount of soaking at the lower portion of the gate electrode. Taking advantage of the feature, it becomes possible to perform ion implantation with high energy, and the extension portion can be easily reduced in depth. This has the remarkable effect that the parasitic resistance and short channel effect of the transistor can be reduced.
That is, although the present invention has the same number of steps as the conventional extension forming process, the gate processing shape can be made highly accurate, mass production and cost reduction are possible, and the time required for the process is further reduced. There is a feature that it can be shortened.
As described above, the present invention can provide an excellent MOSFET manufacturing technology that achieves high accuracy and efficiency of extension ion implantation.
本発明の具体例を、図を用いて説明する。なお、以下に説明する図等は、あくまで本発明を理解する上で好ましいと考えたものである。したがって、本発明は以下の図及びその説明に拘束又は制限されるものでない。すなわち、本発明の技術思想に基く変形、他の態様等は全て本発明に含まれるものである。 Specific examples of the present invention will be described with reference to the drawings. Note that the drawings described below are considered preferable for understanding the present invention. Accordingly, the present invention is not limited or restricted by the following figures and description thereof. That is, all modifications and other aspects based on the technical idea of the present invention are included in the present invention.
図１は、MOSFETの製造に際し、シリコン基板１上にゲート絶縁膜を形成し、ＴａＮ、Ｗ、Ｍｏ等のメタルをスパッタリング又はＣＶＤ法等により形成後、反応性イオンエッチング加工（ＲＩＥ）によりメタル層を加工し、メタルゲート電極を形成したものである。
この図１に示すように、メタルゲート電極の周辺にすそ引き部が形成される。このすそ引き部が存在している場合には、不純物の注入を適切に行うことはできないので、除去する必要がある。
FIG. 1 shows a method of forming a gate insulating film on a
As shown in FIG. 1, a skirt portion is formed around the metal gate electrode. In the case where the skirt portion is present, the impurity cannot be appropriately implanted and needs to be removed.
本発明は、このメタルゲート電極の周辺に形成されたすそ引き部に、イオン注入を行ってダメージ層を形成する。これは本発明の大きな特徴の一つである。
このダメージ層は、ＢＦ２イオン、Ａｓイオン、Ｐイオンによるイオン注入を行うことによって形成する。これらのイオンがメタルゲートに注入されると、希釈フッ酸、過酸化水素水等の酸溶液エッチングにより容易に溶解除去できる脆弱な層が形成される。
メタルゲート電極の上部及び側部にもダメージ層が形成されるので、酸溶液により同時に除去される。図２に示すように、メタルゲート電極はやや痩せることになるので、メタルゲート電極はそれを見込んで設計しておくようにすれば問題がない。図２において、符号６はソース、符号７はドレインを示す。
酸溶液によるエッチングすそ引き部は図３に示すように、きれいに除去される。イオン注入及び酸溶液による除去工程中、ゲート絶縁膜には殆ど影響を与えることはない。
In the present invention, a damage layer is formed by performing ion implantation in the skirt portion formed around the metal gate electrode. This is one of the major features of the present invention.
This damaged layer is formed by performing ion implantation with BF 2 ions, As ions, and P ions. When these ions are implanted into the metal gate, a fragile layer that can be easily dissolved and removed by acid solution etching such as diluted hydrofluoric acid or hydrogen peroxide solution is formed.
Damage layers are also formed on the upper and side portions of the metal gate electrode, so that they are simultaneously removed by the acid solution. As shown in FIG. 2, since the metal gate electrode is slightly thinned, there is no problem if the metal gate electrode is designed in consideration of it. In FIG. 2,
As shown in FIG. 3, the etching skirt portion by the acid solution is removed cleanly. The gate insulating film is hardly affected during the ion implantation and acid solution removal process.
きれいに除去されたすそ引き部は、ちょうどエクステンション形成領域８（図３）に相当する。換言すれば、すそ引き部がエクステンション部分への余分なイオン注入をマスキングするような形に形成されていることが分かる。
次に、ゲート絶縁膜２上に、新たにエクステンションインプラ用のＳｉＯ２、Ｓｉ３Ｎ４等の材料からなる減速マスク９を形成する。この工程では、図４に示すようにメタルゲート電極の側面（サイド）に成膜されないように、アスペクト比の小さい成膜法、例えばコリメーションスパッタリング法等を用いて成膜する。
ゲートサイドに減速マスクが形成されていないので、エクステンション形成はゲートエッジぎりぎりまでイオン注入することができる。
The sooted portion that has been removed cleanly corresponds to the extension forming region 8 (FIG. 3). In other words, it can be seen that the skirt portion is formed so as to mask excess ion implantation into the extension portion.
Next, a
Since no deceleration mask is formed on the gate side, the extension can be formed by implanting ions up to the edge of the gate edge.
従来、エクステンション形成において、低エネルギーで濃く不純物を注入することが要求されていたが、低エネルギーでの注入は非常に不安定であり、また時間もかかるという問題があった。
しかし、本発明においては、高エネルギーでゲート絶縁膜下のシリコン表面へ、より浅く到達するエクステンションインプラ１１を行うことができるので、上記の問題は全て解決することができた。このエクステンションインプラ１１後は、減速マスク９を除去する。
この減速マスク９の形成は、上記すそ引き部の除去後に行い、その後エクステンションインプラ１１を行ったが、この減速マスク９の利用は、必ずしもすそ引き部の除去したものに限定されるものではなく、通常のエックステンション形成においても適用できるものである。図５にエクステンションインプラ１１の概要を示す。
Conventionally, in the extension formation, it has been required to implant impurities at a low energy and a high concentration, but there is a problem that the implantation at a low energy is very unstable and takes a long time.
However, in the present invention, the
The formation of the
エクステンションインプラ１１は、Ｂ、ＢＦ２、Ａｓ、Ｐから選択したイオンを用いて実施できる。Ｂ、ＢＦ２はＰ型ドーパントとであり、Ａｓ、ＰはＮ型ドーパントである。また、減速マスク除去後、活性化アニールを行う際には、瞬間的に、エクステンションのドーパントがチャンネル部に拡散しないようにすることが望ましく、 800〜1000°Ｃ、1〜15秒の範囲でアニールを行うことが推奨される。
以上の工程によって、従来のエクステンション形成工程と同じ工程数であるにも関わらず、ゲート加工形状を高精度化することができ、大量生産・低コスト化が可能であり、さらに工程に要する時間を短縮化することができる。
The
Although the number of steps is the same as the number of steps in the conventional extension formation process, the gate processing shape can be made highly accurate, mass production and cost reduction are possible, and more time is required for the process. It can be shortened.
本発明は、エクステンションイオン注入の高精度化と効率化を達成できるＣＭＯＳの優れた製造技術を提供することができる。 The present invention can provide an excellent manufacturing technology of CMOS capable of achieving high accuracy and efficiency of extension ion implantation.
１．シリコン基板
２．ゲート絶縁膜
３．メタルゲート電極
４．すそ引き
５．ダメージ層
６．ソース
７．ドレイン
８．エクステンション形成領域
９．減速マスク
１０．すき間
１１．エクステンションインプラ
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