JP2000150885A - Method for setting threshold voltage of mos transistor and semiconductor device - Google Patents
Method for setting threshold voltage of mos transistor and semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの閾値電圧の設定方法に係り、特にＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレ
イン領域に隣接してハロー層が形成してあるＭＯＳトラ
ンジスタの閾値電圧設定方法および半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for setting a threshold voltage of a MOS transistor, and more particularly, to an LDD (Light).
The present invention relates to a method of setting a threshold voltage of a MOS transistor in which a halo layer is formed adjacent to a source / drain region having a tly-doped drain structure, and a semiconductor device.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタは、周知のようにゲ
ート電極の一側にソース、他側にドレインが形成してあ
って、ゲート電極に印加するゲート電圧を制御して作動
させるようになっている。そして、ドレイン電流が流れ
始めるゲート電圧、すなわち閾値電圧Ｖthは、ＭＯＳト
ランジスタの特性を決める上で重要なパラメータとなっ
ている。2. Description of the Related Art As is well known, a MOS transistor has a source formed on one side of a gate electrode and a drain formed on the other side, and is operated by controlling a gate voltage applied to the gate electrode. . The gate voltage at which the drain current starts flowing, that is, the threshold voltage Vth, is an important parameter in determining the characteristics of the MOS transistor.
【０００３】従来、ＭＯＳトランジスタの閾値電圧は、
ゲート電極の下部に形成されるチャネル領域への不純物
打込み量を制御することにより設定している。そして、
チャネル領域への不純物の注入、いわゆるチャネルドー
プは、イオン注入の際にゲート酸化膜がイオンによって
ダメージを受けるのを避けるため、ゲート酸化膜を形成
する前に行っている。また、近年は、１つのチップ中に
例えば２．５Ｖで動作するトランジスタと、３．３Ｖで
動作するトランジスタなど、複数の動作電圧が異なるト
ランジスタを形成する場合がある。Conventionally, the threshold voltage of a MOS transistor is
It is set by controlling the amount of impurity implantation into the channel region formed below the gate electrode. And
Injection of impurities into the channel region, so-called channel doping, is performed before forming the gate oxide film in order to prevent the gate oxide film from being damaged by ions during ion implantation. In recent years, a plurality of transistors having different operating voltages, such as a transistor operating at 2.5 V and a transistor operating at 3.3 V, may be formed in one chip.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記したチャ
ネル領域への不純物の打込み量を制御して閾値電圧を設
定する場合、ＭＯＳトランジスタを形成するために、チ
ャネルドープ後に熱酸化膜の形成や不純物の拡散など、
複数の高温処理工程を経る。このため、チャネル領域に
注入した不純物が熱処理工程において拡散するなどする
ため、チャネル領域の不純物濃度を一定の値に制御する
ことが困難で、閾値電圧のバラツキの大きな原因となっ
ている。また、従来のチャネルドープによる閾値電圧の
設定方法では、それぞれが所定の閾値電圧を有し、異な
る動作電圧の複数種類のＭＯＳトランジスタを形成する
場合、非常に複雑な製造工程によらなければならず、半
導体装置のコストを上昇させる。However, when the threshold voltage is set by controlling the amount of the impurity implanted into the channel region, the formation of a thermal oxide film after the channel doping or the impurity Such as the spread of
Through multiple high temperature processing steps. For this reason, the impurities implanted in the channel region diffuse in the heat treatment step, and it is difficult to control the impurity concentration in the channel region to a constant value, which causes a large variation in the threshold voltage. Further, in the conventional method of setting a threshold voltage by channel doping, when a plurality of types of MOS transistors each having a predetermined threshold voltage and having different operating voltages are formed, a very complicated manufacturing process must be performed. This increases the cost of the semiconductor device.
【０００５】本発明は、前記従来技術の欠点を解消する
ためになされたもので、閾値電圧を容易、正確に所定の
値に設定できるようにすることを目的としている。The present invention has been made to solve the above-mentioned drawbacks of the prior art, and has as its object to enable the threshold voltage to be easily and accurately set to a predetermined value.
【０００６】また、閾値電圧の異なるＭＯＳトランジス
タを有する半導体装置が容易に得られるようにすること
を目的としている。It is another object of the present invention to easily obtain a semiconductor device having MOS transistors having different threshold voltages.
【０００７】[0007]
【課題を解決するための手段】本発明は、ハロー層がＭ
ＯＳトランジスタの閾値電圧に影響を与える点に注目
し、従来のハロー層による閾値電圧の変動を避けるよう
にしていた考えを１８０度転換してまったく異なる発想
に基づいてなされたもので、ハロー層の不純物濃度が閾
値電圧に与える影響を積極的に利用して閾値電圧を設定
するようにしたものである。According to the present invention, the halo layer is formed of M
Focusing on the fact that the threshold voltage of the OS transistor is affected, the idea of avoiding the threshold voltage fluctuation due to the halo layer was changed by 180 degrees and made based on a completely different idea. The threshold voltage is set by positively utilizing the influence of the impurity concentration on the threshold voltage.
【０００８】すなわち、上記の目的を達成するために、
本発明に係るＭＯＳトランジスタの閾値電圧設定方法
は、ソースおよびドレイン領域のそれぞれに隣接してハ
ロー層を形成するとともに、前記ハロー層への不純物注
入量を変えてＭＯＳトランジスタの閾値電圧を調整する
ことを特徴としている。ＭＯＳトランジスタが半導体装
置に複数形成されている場合、各トランジスタのハロー
層への不純物の注入量を調整することにより、各トラン
ジスタの閾値電圧を容易に所定の値に揃えることができ
る。That is, in order to achieve the above object,
According to a method of setting a threshold voltage of a MOS transistor according to the present invention, a halo layer is formed adjacent to each of a source and a drain region, and a threshold voltage of the MOS transistor is adjusted by changing an impurity implantation amount into the halo layer. It is characterized by. When a plurality of MOS transistors are formed in a semiconductor device, the threshold voltage of each transistor can be easily adjusted to a predetermined value by adjusting the amount of impurity implantation into the halo layer of each transistor.
【０００９】このように構成した本発明においては、ハ
ロー層を形成したのちにおける熱処理工程がほとんど存
在しないため、ハロー層に注入した不純物の拡散、不純
物濃度の変動を避けることができ、閾値電圧を正確、容
易に設定することが可能で、閾値電圧のバラツキをなく
すことができ、特性の安定したＭＯＳトランジスタを得
ることができる。しかも、本発明おいては、ハロー層へ
の不純物の注入量によりＭＯＳトランジスタの閾値電圧
を調整するようにしているため、チャネル領域に注入す
る不純物量をトータル的に少なくでき、チャネル領域に
おけるキャリアの不純物による散乱が低減されてＭＯＳ
トランジスタの性能を向上することができる。なお、ソ
ースおよびドレイン領域は、ホットキャリアの発生を抑
制できるＬＤＤ構造またはＤＤＤ（Ｄｏｕｂｌｅ Ｄｉ
ｆｆｕｓｅｄ Ｄｒａｉｎ）構造であってもよい。In the present invention thus configured, since there is almost no heat treatment step after the formation of the halo layer, the diffusion of the impurities implanted into the halo layer and the fluctuation of the impurity concentration can be avoided, and the threshold voltage can be reduced. It is possible to set accurately and easily, eliminate variations in threshold voltage, and obtain a MOS transistor with stable characteristics. Moreover, in the present invention, since the threshold voltage of the MOS transistor is adjusted by the amount of impurities implanted into the halo layer, the amount of impurities implanted into the channel region can be reduced in total, and carriers in the channel region can be reduced. MOS by reducing scattering due to impurities
The performance of the transistor can be improved. Note that the source and drain regions have an LDD structure or a DDD (Double Di) that can suppress generation of hot carriers.
(Fused Drain) structure.
【００１０】そして、本発明に係る半導体装置は、ソー
スおよびドレイン領域のそれぞれに隣接してハロー層が
形成してあるＭＯＳトランジスタを複数備えた半導体装
置において、前記複数のＭＯＳトランジスタの前記ハロ
ー層は、それぞれ不純物の注入量が異なる複数の水準か
ら形成してあることを特徴としている。A semiconductor device according to the present invention includes a plurality of MOS transistors each having a halo layer formed adjacent to each of a source region and a drain region. Are characterized by being formed from a plurality of levels, each having a different impurity implantation amount.
【００１１】このように構成した本発明は、複数のＭＯ
Ｓトランジスタのハロー層への不純物濃度を異ならせて
あるため、それぞれのトランジスタの閾値電圧を異なら
せることができる。しかも、ハロー層への不純物の注入
量を変えるだけで各ＭＯＳトランジスタの閾値電圧を所
望の値に設定することができるため、製造工程の複雑化
が避けることができ、コストの低減が可能となる。According to the present invention having the above-described structure, a plurality of MOs are provided.
Since the impurity concentration in the halo layer of the S transistor is different, the threshold voltage of each transistor can be different. In addition, since the threshold voltage of each MOS transistor can be set to a desired value only by changing the amount of impurities implanted into the halo layer, the manufacturing process can be prevented from being complicated, and the cost can be reduced. .
【００１２】ソース、ドレイン領域は、ＬＤＤ構造また
はＤＤＤ構造であってもよい。また、複数のＭＯＳトラ
ンジスタのハロー層の深さを、不純物の注入量の水準に
応じてＭＯＳトランジスタの各々について異ならせるこ
とができる。さらに、チャネル領域の導電型が同じＭＯ
Ｓトランジスタ（例えば、ｐチャネルＭＯＳトランジス
タ）間において、ハロー層への不純物の注入量を変える
ことにより、ｐチャネルＭＯＳトランジスタ相互間の閾
値電圧、作動電圧を容易に変えることができ、多様な要
求に応じた半導体装置を提供することができる。そし
て、ソース領域とドレイン領域とに金属シリサイドを形
成すれば、ソース、ドレインを他の素子に電気的に接続
した際における素子の微細化に伴う直列電気抵抗を小さ
くすることができる。The source and drain regions may have an LDD structure or a DDD structure. Further, the depth of the halo layer of the plurality of MOS transistors can be made different for each of the MOS transistors according to the level of the amount of the impurity implanted. Further, the MOs having the same conductivity type in the channel region are used.
By changing the amount of impurities injected into the halo layer between S transistors (for example, p-channel MOS transistors), the threshold voltage and operating voltage between the p-channel MOS transistors can be easily changed. A suitable semiconductor device can be provided. When metal silicide is formed in the source region and the drain region, the series electric resistance associated with miniaturization of the element when the source and the drain are electrically connected to another element can be reduced.
【００１３】[0013]
【発明の実施の形態】本発明係るＭＯＳトランジスタの
閾値電圧設定方法および半導体装置の好ましい実施の形
態を、添付図面を参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a method for setting a threshold voltage of a MOS transistor and a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
【００１４】図１は、本発明の実施の形態に係る半導体
装置の説明図であって（１）がｐチャネルＭＯＳトラン
ジスタを有する半導体装置の一部断面図、（２）がｎチ
ャネルＭＯＳトランジスタを有する半導体装置の一部断
面図である。FIG. 1 is an explanatory view of a semiconductor device according to an embodiment of the present invention. (1) is a partial cross-sectional view of a semiconductor device having a p-channel MOS transistor, and (2) is an n-channel MOS transistor. FIG. 3 is a partial cross-sectional view of a semiconductor device having the same.
【００１５】図１（１）において、半導体装置１０は、
ｐ型シリコン基板（以下、単にシリコン基板という）１
２に素子形成領域（活性領域）となる複数のｎウエル１
４がｎ型導電層を形成するリンなどの不純物を注入して
設けてある。そして、各ｎウエル１４のそれぞれの上部
には、ゲート電極２６の下方に形成されるチャネル領域
２７が同じ導電型のｐチャネルとなっているｐチャネル
ＭＯＳトランジスタ（以下、ｐＭＯＳと称する）１８、
２０が形成してある。また、ｐＭＯＳ１８、２０の間に
は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）などの選択酸化法によって形成し
た絶縁層からなる素子分離層２２が設けてあり、pＭＯ
Ｓ１８とpＭＯＳ２０とを電気的に分離してある。この
素子分離層２２は、ＬＯＣＯＳに限らずＳＴＩ（Ｓｈａ
ｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）層、セ
ミリセスＬＯＣＯＳトレンチであってもよい。In FIG. 1A, a semiconductor device 10 comprises:
p-type silicon substrate (hereinafter simply referred to as silicon substrate) 1
2, a plurality of n-wells 1 to be element forming regions (active regions)
4 is provided by implanting an impurity such as phosphorus for forming an n-type conductive layer. A p-channel MOS transistor (hereinafter, referred to as a pMOS) 18 in which a channel region 27 formed below the gate electrode 26 has the same conductivity type p-channel is provided above each of the n-wells 14.
20 are formed. LOCOS (Local Oxidation O) is provided between the pMOSs 18 and 20.
f Silicon, an element isolation layer 22 made of an insulating layer formed by a selective oxidation method is provided.
S18 and pMOS 20 are electrically separated. This element isolation layer 22 is not limited to LOCOS, but may be STI (Sha
(llow Trench Isolation) layer or a semi-recessed LOCOS trench.
【００１６】これらのpＭＯＳ１８、２０は、ｎウエル
１４の上面にＳｉＯ2 膜からなるゲート酸化膜２４を
介してゲート電極２６を有している。そして、ゲート電
極２６の両側部は、ＳｉＯ2 膜などの絶縁膜からなる
サイドウォール２８によって覆ってある。さらに、ゲー
ト電極２６の一側にはホウ素などのｐ型半導体を形成す
る不純物を拡散させたソース領域３０が設けてあり、他
側にｐ型半導体を形成する不純物を拡散させたドレイン
領域３２が設けてある。ソース領域３０は、深く形成し
てあるｐ+ ソース領域３４と、ｐ+ ソース領域３４のゲ
ート電極２６側に形成したｐ- からなるＬＤＤ領域３６
とからなっている。また、ドレイン領域３２もソース領
域３０と同様に形成してあって、深く形成したｐ+ ドレ
イン領域３８とｐ- からなるＬＤＤ領域４０とからなっ
ている。The pMOSs 18 and 20 have a gate electrode 26 on the upper surface of the n-well 14 via a gate oxide film 24 made of a SiO 2 film. Both sides of the gate electrode 26 are covered with sidewalls 28 made of an insulating film such as a SiO 2 film. Further, on one side of the gate electrode 26, a source region 30 in which an impurity for forming a p-type semiconductor such as boron is diffused is provided. On the other side, a drain region 32 in which an impurity for forming a p-type semiconductor is diffused is provided. It is provided. The source region 30 includes a deeply formed p + source region 34 and an LDD region 36 formed of p − formed on the gate electrode 26 side of the p + source region 34.
It consists of The drain region 32 is also formed in the same manner as the source region 30, and includes a deeply formed p + drain region 38 and an LDD region 40 composed of p − .
【００１７】これらのＬＤＤ領域３６、４０は、不純物
であるＢＦ2 イオンやホウ素（Ｂ）イオンを２×１０13
／ｃｍ2 〜６×１０15／ｃｍ2 注入して形成してあ
る。不純物の注入量（打込み量）が２×１０13 ／ｃｍ2
より少ない場合、シート抵抗が大きくなってＭＯＳト
ランジスタの有する電流供給能力を低下させるおそれが
ある。そして、不純物の注入量が６×１０15 ／ｃｍ2
より多くなると、濃度依存増速拡散が顕著になり、また
不純物の活性化率が低下して注入量に応じた電気抵抗の
低減につながらず、不純物の注入効率が悪化する。These LDD regions 36 and 40 contain 2 × 10 13 of BF 2 ions and boron (B) ions as impurities.
/ Cm 2 to 6 × 10 15 / cm 2 . Impurity injection amount (implantation amount) is 2 × 10 13 / cm 2
If the number is smaller, the sheet resistance may be increased and the current supply capability of the MOS transistor may be reduced. Then, the impurity implantation amount is 6 × 10 15 / cm 2
When the number increases, the concentration-dependent enhanced diffusion becomes remarkable, and the activation rate of the impurity decreases, which does not lead to a reduction in electric resistance according to the amount of implantation, but deteriorates the implantation efficiency of the impurity.
【００１８】不純物注入用のイオンとしてＢＦ2 イオン
を使用する場合、打込みエネルギーは、０．２〜７０ｋ
ｅＶが望ましい。また、ホウ素イオンを使用する場合、
打込みエネルギーは０．０５〜３０ｋｅＶである。打込
みエネルギーがこれより小さいと、シート抵抗が大きく
なりすぎるおそれがある。また、上記の値より打込みエ
ネルギーが大きすぎると、ＬＤＤ領域３６、４０が深く
なりすぎてパンチスルーの発生のおそれがある。より好
ましくは、ＢＦ2 イオンの場合、０．５〜５０ｋｅＶで
あり、ホウ素イオンの場合は０．２〜２０ｋｅＶであ
る。When BF 2 ions are used as ions for impurity implantation, the implantation energy is 0.2 to 70 k.
eV is desirable. Also, when using boron ions,
The implantation energy is 0.05 to 30 keV. If the driving energy is smaller than this, the sheet resistance may be too large. On the other hand, if the implantation energy is too large, the LDD regions 36 and 40 become too deep, which may cause punch-through. More preferably, it is 0.5 to 50 keV in the case of BF 2 ions, and 0.2 to 20 keV in the case of boron ions.
【００１９】ｐＭＯＳ１８のＬＤＤ領域３６、４０の対
向部には、それぞれリンやヒ素などのｎ型半導体を形成
する不純物を拡散して形成したハロー層４２がＬＤＤ領
域３６、４０と同じ深さに設けてある。また、ｐＭＯＳ
２０のＬＤＤ領域３６、４０の対向部にもｎ型半導体か
らなるハロー層４４がＬＤＤ領域３６、４０と同じ深さ
に形成してある。そして、ｐＭＯＳ１８とｐＭＯＳ２０
とは、ハロー層４２、４４への不純物の注入量が異なら
せてあって、異なった閾値電圧および作動電圧に設定し
てある。すなわち、図２に示したように、ハロー層４
２、４４へのリンの注入量を変えることにより、ｐＭＯ
Ｓ１８、２０の閾値電圧Ｖthを変えることができる。A halo layer 42 formed by diffusing impurities for forming an n-type semiconductor such as phosphorus or arsenic is provided at the same depth as the LDD regions 36 and 40 in the opposing portions of the LDD regions 36 and 40 of the pMOS 18. It is. Also, pMOS
A halo layer 44 made of an n-type semiconductor is formed at the same depth as the LDD regions 36 and 40 also in the opposing portion of the 20 LDD regions 36 and 40. Then, the pMOS 18 and the pMOS 20
Means that the implantation amount of impurities into the halo layers 42 and 44 is different, and different threshold voltages and operating voltages are set. That is, as shown in FIG.
By changing the amount of phosphorus implanted into 2,44, pMO
The threshold voltages Vth in S18 and S20 can be changed.
【００２０】図２は、横軸がハロー層へのリンの注入量
（単位は×１０12／ｃｍ2 ）であり、縦軸がｐＭＯＳの
ゲート長が０．３μｍのときの閾値電圧(単位：Ｖ)であ
る。そして、図の実線はリンイオンの打込みエネルギー
が４０ｋｅＶの場合を示し、破線はリンイオンの打込み
エネルギーが５０ｋｅＶの場合を示している。図から明
らかなように、リンの注入量が増加するのに従ってｐＭ
ＯＳの閾値電圧Ｖthが上昇する。また、打込みエネルギ
ーが大きいほどリンが深くまで注入されて閾値電圧が上
昇する。In FIG. 2, the horizontal axis represents the amount of phosphorus implanted into the halo layer (unit: × 10 12 / cm 2 ), and the vertical axis represents the threshold voltage (unit: when the gate length of the pMOS is 0.3 μm). V). The solid line in the figure shows the case where the implantation energy of phosphorus ions is 40 keV, and the broken line shows the case where the implantation energy of phosphorus ions is 50 keV. As can be seen from the figure, pM increases with increasing phosphorus injection.
The threshold voltage Vth of the OS increases. Also, the greater the implantation energy, the deeper the phosphorus is implanted and the higher the threshold voltage.
【００２１】従って、ハロー層４４への不純物の注入量
に対してハロー層４２への不純物の注入量を変えること
により、ｐＭＯＳ１８とｐＭＯＳ２０との閾値電圧、動
作電圧を相互に異ならせることができ、例えばｐＭＯＳ
１８の閾値電圧を０．５Ｖに設定して２．５Ｖで動作す
るようにし、ｐＭＯＳ２０の閾値電圧を０．５５Ｖに設
定して３．３Ｖで動作するようにできる。また、ハロー
層への不純物注入量を変えるのと同時に、打込みエネル
ギーを変えてハロー層の深さを変化させることにより、
閾値電圧Ｖthを異ならせてもよい。Therefore, the threshold voltage and the operating voltage of the pMOS 18 and the pMOS 20 can be made different from each other by changing the amount of the impurity implanted into the halo layer 42 with respect to the amount of the impurity implanted into the halo layer 44. For example, pMOS
18, the threshold voltage of the pMOS 20 can be set to 0.5V to operate at 2.5V, and the threshold voltage of the pMOS 20 can be set to 0.55V to operate at 3.3V. Also, by changing the implantation energy and the depth of the halo layer at the same time as changing the amount of impurity implantation into the halo layer,
The threshold voltage Vth may be different.
【００２２】なお、ハロー層４２、４４を形成する場
合、不純物の注入角度をシリコン基板面の垂直方向に対
して１５〜７０度傾斜させるようにする。注入角度が１
５度より小さい場合、ハロー層４２、４４をＬＤＤ領域
３６、４０より充分に内側（ゲート電極２６側）に形成
することが困難となる。また、注入角度が７０度より大
きい場合、イオンの注入が困難となる。そして、ハロー
層４２、４４を形成する打込み用のイオンとしてリンイ
オンを使用する場合、打込みエネルギーは３０ｋｅＶ以
上が望ましい。また、砒素イオンを使用する場合、打込
みエネルギーは、７０ｋｅＶ以上にするとよい。これよ
り打込みエネルギーが低い場合、充分なハロー層を形成
できないおそれがある。When forming the halo layers 42 and 44, the implantation angle of the impurity is inclined by 15 to 70 degrees with respect to the vertical direction of the silicon substrate surface. 1 injection angle
If the angle is smaller than 5 degrees, it becomes difficult to form the halo layers 42 and 44 sufficiently inside the LDD regions 36 and 40 (on the side of the gate electrode 26). If the implantation angle is larger than 70 degrees, it becomes difficult to implant ions. In the case where phosphorus ions are used as the implantation ions for forming the halo layers 42 and 44, the implantation energy is desirably 30 keV or more. When arsenic ions are used, the implantation energy should be 70 keV or more. If the implantation energy is lower than this, a sufficient halo layer may not be formed.
【００２３】図１(２)は、チャネル領域２７がｎチャネ
ルであるｎチャネルＭＯＳトランジスタ(以下、ｎＭＯ
Ｓと称する)を有する半導体装置５０の一部断面図であ
る。図１(２)において、半導体装置５０は、シリコン基
板１２の上部にホウ素などのｐ型導電層を形成する不純
物を拡散させて設けた複数のｐウエル５２を有してい
る。そして、各ｐウエル５２には、ｎＭＯＳ５４、５６
が形成してある。これらのｎＭＯＳ５４、５６は、ゲー
ト酸化膜２４を介して設けたゲート電極２６の両側部が
サイドウォール２８によって覆ってあるとともに、ゲー
ト電極２６の両側にソース領域５８とドレイン領域６０
とが設けてある。また、ｎＭＯＳ５４とｎＭＯＳ５６と
は、シリコン基板１２に形成した素子分離層２２によっ
て分離してある。FIG. 1B shows an n-channel MOS transistor (hereinafter referred to as nMO) having a channel region 27 of n-channel.
(Referred to as S). In FIG. 1B, the semiconductor device 50 has a plurality of p-wells 52 provided on the silicon substrate 12 by diffusing impurities for forming a p-type conductive layer such as boron. Each p well 52 has nMOSs 54 and 56
Is formed. In these nMOSs 54 and 56, both sides of the gate electrode 26 provided via the gate oxide film 24 are covered with sidewalls 28, and the source region 58 and the drain region 60 are formed on both sides of the gate electrode 26.
Are provided. Further, the nMOS 54 and the nMOS 56 are separated by the element isolation layer 22 formed on the silicon substrate 12.
【００２４】ソース領域５８とドレイン領域６０とは、
リンや砒素などのｎ型半導体を形成する不純物を拡散さ
せて形成してある。ソース領域５４は、ｎ+ ソース領域
６２とこれより浅く形成したｎ- からなるＬＤＤ領域
６４とからなっている。また、ドレイン領域６０は、深
いｎ+ ドレイン領域６６と浅いｎ- からなるＬＤＤ領域
６８とからなっている。そして、ｎＭＯＳ５４のＬＤＤ
領域６４、６８の対向部には、ＬＤＤ領域６４、６８に
隣接してハロー層７０がＬＤＤ領域６４、６８と同じ深
さに設けてある。同様に、ｎＭＯＳ５６のＬＤＤ領域６
４、６８の対向部には、ハロー層７２が形成してある。
これらのハロー層７０、７２は、ホウ素などのｐ型半導
体を形成する不純物を打込んで形成してある。The source region 58 and the drain region 60 are
It is formed by diffusing impurities for forming an n-type semiconductor such as phosphorus and arsenic. The source region 54 is composed of an n + source region 62 and an LDD region 64 made of n − formed shallower. The drain region 60 is deep n + drain region 66 shallower the n - consists consisting LDD region 68.. And the LDD of the nMOS 54
A halo layer 70 is provided adjacent to the LDD regions 64, 68 at the same depth as the LDD regions 64, 68 in the opposing portion of the regions 64, 68. Similarly, the LDD region 6 of the nMOS 56
A halo layer 72 is formed on the opposing portion of the fourth and 68 layers.
These halo layers 70 and 72 are formed by implanting impurities such as boron to form a p-type semiconductor.
【００２５】ただし、ハロー層７０とハロー層７２と
は、不純物の注入量が異なっていて、ｎＭＯＳ５４、５
６の閾値電圧が異なるように設定してある。すなわち、
図３に示したように、ｎＭＯＳ５４、５６の場合におい
ても、前記したｐＭＯＳのときと同様に、ハロー層７
０、７２への不純物の注入量を変えることにより、閾値
電圧を変えることができる。However, the halo layer 70 and the halo layer 72 are different in the amount of impurity implantation, and
6 are set to have different threshold voltages. That is,
As shown in FIG. 3, in the case of the nMOSs 54 and 56, similarly to the case of the pMOS, the halo layer 7 is formed.
The threshold voltage can be changed by changing the implantation amount of the impurities into 0 and 72.
【００２６】図３は、横軸がハロー層へのＢＦ2 イオン
の注入量（単位：×１０12／ｃｍ2）を示し、縦軸が
０．３μｍのゲート長を有するｎＭＯＳの閾値電圧（単
位：Ｖ）を示している。また、実線は打込みエネルギー
が３０ｋｅＶの場合であり、破線は打込みエネルギーが
４０ｋｅＶの場合である。このｎＭＯＳにおいても、打
込み量（注入量）が増大するほど、また打込みエネルギ
ーが大きくなるほど閾値電圧は大きくなる。従って、前
記と同様にしてハロー層７０、７２への不純物注入量を
調整することにより、例えばｎＭＯＳ５４の閾値電圧を
０．４Ｖに設定し、ｎＭＯＳ５６の閾値電圧を０．５Ｖ
に設定することができる。また、ｐＭＯＳのときと同様
に、ハロー層への不純物注入量を変えると同時に、打込
みエネルギーを変えてハロー層の深さを変化させること
により、Ｖthを異ならせてもよい。In FIG. 3, the horizontal axis indicates the amount of BF 2 ions implanted into the halo layer (unit: × 10 12 / cm 2 ), and the vertical axis indicates the threshold voltage (unit: nMOS) having a gate length of 0.3 μm. : V). The solid line shows the case where the implantation energy is 30 keV, and the broken line shows the case where the implantation energy is 40 keV. Also in this nMOS, the threshold voltage increases as the implantation amount (implantation amount) increases and the implantation energy increases. Therefore, the threshold voltage of the nMOS 54 is set to 0.4 V and the threshold voltage of the nMOS 56 is set to 0.5 V by adjusting the amount of impurity implantation into the halo layers 70 and 72 in the same manner as described above.
Can be set to Also, as in the case of the pMOS, V th may be changed by changing the implantation amount of the impurity into the halo layer and changing the implantation energy to change the depth of the halo layer.
【００２７】なお、ＬＤＤ領域６４、６８を形成するた
めのイオンの打込みエネルギーは、リンイオンの場合
０．１〜６０ｋｅＶがよく、砒素イオンの場合０．１５
〜１２０ｋｅＶがよい。これらの打込みエネルギーが下
限より小さな場合には、シート抵抗が大きくなりすぎる
おそれがあり、上限より大きい場合には、ＬＤＤ領域が
深くなりすぎてパンチスルーが発生するおそれがある。
より望ましくは、リンイオンの打込みエネルギーを０．
５〜４０ｋｅＶとし、砒素イオンの打込みエネルギーを
１．０〜７０ｋｅＶとする。また、イオンの注入量は、
前記したｐＭＯＳの場合と同様である。The ion implantation energy for forming the LDD regions 64 and 68 is preferably 0.1 to 60 keV for phosphorus ions and 0.15 keV for arsenic ions.
~ 120 keV is good. If these implantation energies are smaller than the lower limit, the sheet resistance may be too large, and if larger than the upper limit, the LDD region may be too deep and punch-through may occur.
More preferably, the implantation energy of phosphorus ions is set to 0.1.
5 to 40 keV, and the implantation energy of arsenic ions is 1.0 to 70 keV. Also, the ion implantation amount is
This is similar to the case of the pMOS described above.
【００２８】ハロー層７０、７２を形成するイオンの打
込みエネルギーは、ＢＦ2 イオンの場合２０ｋｅＶ以
上、ホウ素イオンの場合５ｋｅＶ以上とする。The implantation energy of the ions forming the halo layers 70 and 72 is set to 20 keV or more for BF 2 ions and 5 keV or more for boron ions.
【００２９】このように、実施の形態においては、ＭＯ
Ｓトランジスタ１８、２０、５４、５６の閾値電圧をハ
ロー層４２、４４、７０、７２への不純物の注入量を調
整（制御）して設定しおり、ハロー層に不純物を注入し
て閾値電圧の設定したのちは、ほとんど高温の熱処理工
程が存在せず、ハロー層の不純物が拡散しないために閾
値電圧の変動、バラツキを防止することができ、閾値電
圧が所定の値を有するＭＯＳトランジスタを形成するこ
とができ、特性の安定した信頼性の高い半導体装置を得
ることができる。As described above, in the embodiment, the MO
The threshold voltages of the S transistors 18, 20, 54 and 56 are set by adjusting (controlling) the amount of impurity implantation into the halo layers 42, 44, 70 and 72, and setting the threshold voltage by injecting impurities into the halo layers. After that, since there is almost no high-temperature heat treatment step and the impurities in the halo layer do not diffuse, fluctuations and variations in the threshold voltage can be prevented, and a MOS transistor having a predetermined threshold voltage has to be formed. Thus, a highly reliable semiconductor device having stable characteristics can be obtained.
【００３０】なお、図１の破線に示したように、ソース
領域３０、５８、ドレイン領域３２、６０の上部やゲー
ト電極２６の上部にコバルト（Ｃｏ）やチタン（Ｔ
ｉ)、タングステン（Ｗ）などの金属シリサイド（Ｃｏ
Ｓｉ、ＴｉＳｉ、ＷＳｉ）７４を設けてもよい。このよ
うにシリサイドを形成すると、素子の微細化に伴い、ソ
ース、ドレインやゲート電極を直接他の素子に接続した
際の直列電気抵抗を低減することができ、消費電力の小
さな半導体装置とすることができる。シリサイドは、ソ
ース領域、ドレイン領域、ゲート電極の上部にコバルト
やチタン、タングステンの金属膜をスパッタリングなど
によって形成したのち、金属膜を熱処理によってシリサ
イド化して形成してもよいし、金属シリサイドをターゲ
ットとしたスパッタリングによって形成してもよい。As shown by the broken lines in FIG. 1, cobalt (Co) or titanium (T) is formed on the source region 30, 58, the drain region 32, 60 and the gate electrode 26.
i), metal silicide (Co) such as tungsten (W)
Si, TiSi, WSi) 74 may be provided. By forming the silicide in this manner, with miniaturization of the element, the series electric resistance when the source, drain, or gate electrode is directly connected to another element can be reduced, and a semiconductor device with low power consumption can be obtained. Can be. The silicide may be formed by forming a metal film of cobalt, titanium, or tungsten on the source region, the drain region, and the gate electrode by sputtering or the like, and then forming the metal film into a silicide by a heat treatment. It may be formed by sputtering.
【００３１】また、前記実施の形態においては、ハロー
層４２、４４、７０、７２をＬＤＤ領域３６、４０、６
４、６８と同じ深さに形成した場合について説明した
が、ハロー層をＬＤＤ領域より浅く形成してもよいし、
深く形成してもよい。In the above-described embodiment, the halo layers 42, 44, 70, 72 are formed by forming the LDD regions 36, 40, 6,
Although the description has been given of the case where the halo layer is formed at the same depth as 4, 68, the halo layer may be formed shallower than the LDD region.
It may be formed deep.
【００３２】[0032]
【実施例】≪実施例１≫次に、図４、図５に基づいて、
ｐＭＯＳの製造方法の具体的実施例を説明する。[Embodiment 1] Next, based on FIG. 4 and FIG.
A specific example of the pMOS manufacturing method will be described.
【００３３】図４（ａ）に示したように、不純物濃度が
１×１０16／ｃｍ3 のｐ型シリコン基板１２を酸化雰囲
気において熱酸化し、厚さ３０ｎｍの保護酸化膜８０を
形成したのち、ｎウエル用にリンイオン８２をシリコン
基板１２に打込みエネルギー１００ｋｅＶで１×１０13
／ｃｍ2 イオン注入する。その後、シリコン基板１２を
１１００℃の温度で表面不純物濃度が５×１０16／ｃｍ
3 となるようにリンを熱拡散してｎウエル１４を形成す
る。As shown in FIG. 4A, after a p-type silicon substrate 12 having an impurity concentration of 1 × 10 16 / cm 3 is thermally oxidized in an oxidizing atmosphere, a protective oxide film 80 having a thickness of 30 nm is formed. , N-wells are implanted with phosphorus ions 82 into the silicon substrate 12 at an energy of 100 keV and 1 × 10 13.
/ Cm 2 ions are implanted. After that, the silicon substrate 12 is heated at a temperature of 1100 ° C. and the surface impurity concentration is 5 × 10 16 / cm.
The n-well 14 is formed by thermally diffusing phosphorus so as to become 3 .
【００３４】次に、保護酸化膜８０の上部にＣＶＤ法に
よってシリコン窒化膜（Ｓｉ3 Ｎ4膜）を堆積するとと
もに、シリコン窒化膜の上にレジストを設けてパターニ
ングし、エッチングして素子分離領域のシリコン窒化膜
を除去する。その後、図４（ｂ）に示したように、シリ
コン窒化膜８４を用いたＬＯＣＯＳなどの選択酸化法に
より素子分離分領域に酸化シリコン（ＳｉＯ2 ）からな
る素子分離層２２を形成する。さらに、エッチングによ
ってシリコン窒化膜８４と保護膜８０とを除去したの
ち、シリコン基板１２を酸化して素子形成領域に犠牲酸
化膜８６を形成する（図４（ｃ）参照)。その後、犠牲
酸化膜８６を介して閾値電圧調整用のイオン８８を素子
形成領域に所定量注入する。 次に、エッチングによっ
て犠牲酸化膜８６を除去したのち、素子形成領域にゲー
ト酸化膜２４を所定の厚さ形成する（図４（ｄ））。Next, a silicon nitride film (Si 3 N 4 film) is deposited on the protective oxide film 80 by the CVD method, and a resist is provided on the silicon nitride film, patterned and etched to form an element isolation region. Of the silicon nitride film is removed. Thereafter, as shown in FIG. 4B, an element isolation layer 22 made of silicon oxide (SiO 2 ) is formed in an element isolation region by a selective oxidation method such as LOCOS using the silicon nitride film 84. Further, after the silicon nitride film 84 and the protective film 80 are removed by etching, the silicon substrate 12 is oxidized to form a sacrificial oxide film 86 in the element formation region (see FIG. 4C). After that, a predetermined amount of threshold voltage adjusting ions 88 are implanted into the element formation region via the sacrificial oxide film 86. Next, after removing the sacrificial oxide film 86 by etching, the gate oxide film 24 is formed in a predetermined thickness in the element formation region (FIG. 4D).
【００３５】なお、後述するように、ハロー層を形成す
る際の不純物の注入量を調整してＭＯＳトランジスタの
閾値電圧を所望の値に設定するため、犠牲酸化膜８６を
形成する工程および閾値電圧調整用のイオン注入（チャ
ネルドープ）工程を省略し、シリコン窒化膜８４と保護
膜８０とを除去したのち、直接ゲート酸化膜２４を形成
するようにしてもよい。As will be described later, in order to set the threshold voltage of the MOS transistor to a desired value by adjusting the amount of impurities to be implanted when forming the halo layer, a process for forming the sacrificial oxide film 86 and the threshold voltage The ion implantation (channel doping) step for adjustment may be omitted, and after removing the silicon nitride film 84 and the protective film 80, the gate oxide film 24 may be formed directly.
【００３６】次いで、シリコン基板１２の上部にＣＶＤ
法によって多結晶シリコンを約０．３μｍ程度堆積す
る。そして、多結晶シリコンの上にレジストを塗布して
パターニングし、エッチングして不要な部分の多結晶シ
リコンを除去してゲート電極２６をゲート酸化膜２４の
上に形成する。その後、ＬＤＤ領域を形成するため、ゲ
ート電極２６の両側のソース、ドレイン領域に、図４
（ｄ）に示したように、ＢＦ2 イオン９０を打込みエネ
ルギー１５ｋｅＶで１×１０14／ｃｍ2 注入し、ソー
ス、ドレイン領域にｐ- 導電層９２を形成する。この
際、チャネリングによる不純物の異常分布を避けるた
め、イオンの注入角度をシリコン基板１２の垂直方向に
対して７度程度傾けてイオン注入をする方がプロセスの
安定性がよい。ただし、ソース、ドレインの対称性を重
視する場合には、シリコン基板１２に対して垂直にイオ
ン注入してもよい。次に、図５（ｅ）に示したように、
リンイオン９４をシリコン基板１２の垂直方向に対して
６０度程度傾けて打込みエネルギー４０ｋｅＶで１×１
０13／ｃｍ2 注入し、ソース、ドレイン領域に隣接する
ハロー層４２を形成する。この条件で形成された素子形
成領域の不純物濃度を図６に示す。Next, CVD is performed on the silicon substrate 12.
Polycrystalline silicon is deposited to a thickness of about 0.3 μm by the method. Then, a resist is applied on the polycrystalline silicon, patterned, and etched to remove unnecessary portions of the polycrystalline silicon, thereby forming a gate electrode 26 on the gate oxide film 24. Thereafter, in order to form an LDD region, source and drain regions on both sides of the gate electrode 26 are formed as shown in FIG.
As shown in (d), BF 2 ions 90 are implanted at 1 × 10 14 / cm 2 at an implantation energy of 15 keV to form p − conductive layers 92 in the source and drain regions. At this time, in order to avoid abnormal distribution of impurities due to channeling, it is better to perform ion implantation by inclining the ion implantation angle by about 7 degrees with respect to the vertical direction of the silicon substrate 12. However, when importance is placed on the symmetry of the source and the drain, the ions may be implanted perpendicularly to the silicon substrate 12. Next, as shown in FIG.
Phosphorous ions 94 are tilted by about 60 degrees with respect to the vertical direction of the silicon substrate 12 and implanted at an energy of 40 keV and 1 × 1.
0 13 / cm 2 is implanted to form a halo layer 42 adjacent to the source and drain regions. FIG. 6 shows the impurity concentration of the element formation region formed under this condition.
【００３７】図６は、縦軸がソース、ドレイン領域にお
けるシリコン基板１２の表面からの距離を示し、深さ方
向（図の下の方向）が正（＋）となっている。また、破
線がＬＤＤ領域を形成するｐ- 導電層９２の不純物濃度
が１×１０17／ｃｍ3 の等高線あり、実線がハロー層４
２を形成するｎ型導電層の不純物濃度が１×１０17／ｃ
ｍ3 の等高線である。図から明らかなように、上記の条
件によってハロー層４２を形成すると、ハロー層４２
は、ＬＤＤ領域となるｐ- 導電層９２と同じ深さに形成
され、ＬＤＤ領域の下側に形成されないことがわかる。In FIG. 6, the vertical axis indicates the distance from the surface of the silicon substrate 12 in the source and drain regions, and the depth direction (the lower direction in the figure) is positive (+). A broken line indicates a contour line in which the impurity concentration of the p − conductive layer 92 forming the LDD region is 1 × 10 17 / cm 3 , and a solid line indicates the halo layer 4.
2 has an impurity concentration of 1 × 10 17 / c
m 3 contours. As is clear from the figure, when the halo layer 42 is formed under the above conditions, the halo layer 42
Is formed at the same depth as the p − conductive layer 92 to be the LDD region, and is not formed below the LDD region.
【００３８】なお、ハロー層４２を形成する際、ＭＯＳ
トランジスタの閾値電圧が所定の設定値となるようにリ
ンイオン９４の注入量（打込み量）を調整する。また、
シリコン基板１２に形成する複数のＭＯＳトランジスタ
間における閾値電圧を異ならせたい場合には、ハロー層
４２を形成する際のリンイオン９４の打込み量を相互に
変えて、所定の打込み量となるように調整することによ
り、所望の閾値電圧を有するＭＯＳトランジスタを形成
することができる。When the halo layer 42 is formed, a MOS
The implantation amount (implantation amount) of the phosphorus ions 94 is adjusted so that the threshold voltage of the transistor becomes a predetermined set value. Also,
When it is desired to make the threshold voltage different between a plurality of MOS transistors formed on the silicon substrate 12, the implantation amount of the phosphorus ions 94 in forming the halo layer 42 is changed to each other so that the implantation amount becomes a predetermined amount. By doing so, a MOS transistor having a desired threshold voltage can be formed.
【００３９】その後、シリコン基板１２の上部にシリコ
ン酸化膜をＣＶＤ法などによって所定の厚さ堆積し、こ
れをエッチングしてゲート電極２６の側部を覆うサイド
ウォール２８を形成する（図５（ｆ））。さらに、ソー
ス、ドレイン領域にＢＦ2イオン９６を注入し、１００
０℃で１０秒間程度の活性化アニールを行い、図５
（ｇ）に示したように、ソース領域にｐ+ ソース領域３
４、ＬＤＤ領域３６を形成するとともに、ドレイン領域
にｐ+ ドレイン領域３８、ＬＤＤ領域４０を形成し、図
１（１）に示したｐＭＯＳ１８にする。Thereafter, a silicon oxide film is deposited on the silicon substrate 12 to a predetermined thickness by a CVD method or the like, and the silicon oxide film is etched to form a sidewall 28 covering a side portion of the gate electrode 26 (FIG. 5F). )). Further, BF 2 ions 96 are implanted into the source and drain regions,
Activation annealing is performed at 0 ° C. for about 10 seconds, and FIG.
As shown in (g), p + source region 3 is added to the source region.
4. At the same time as forming the LDD region 36, the p + drain region 38 and the LDD region 40 are formed in the drain region to obtain the pMOS 18 shown in FIG.
【００４０】図７は、上記のようにして製造したＭＯＳ
トランジスタのゲート長に対する閾値電圧を示したもの
である。この図７は、横軸がゲート長（単位はμｍ）を
示し、縦軸が閾値電圧(単位：Ｖ)である。そして、図中
の実線で示した曲線がハロー層を有しない従来例であ
り、破線が実施例である。FIG. 7 shows the MOS manufactured as described above.
It shows a threshold voltage with respect to a gate length of a transistor. In FIG. 7, the horizontal axis represents the gate length (unit: μm), and the vertical axis represents the threshold voltage (unit: V). A curve shown by a solid line in the figure is a conventional example having no halo layer, and a broken line is an example.
【００４１】図７から明らかなように、従来例において
は、ゲート長が０．４μｍより短くなると短チャネル効
果によって急激に閾値電圧が低下するとともに、ゲート
長が長くなるのに従って次第に閾値電圧が上昇する。こ
のため、所定の閾値電圧を有するＭＯＳトランジスタを
形成するのが容易でない。これに対して、実施例におい
ては、ゲート長が０．２μｍ程度以上であれば閾値電圧
がほぼ一定の値を示し、ゲート長の広い範囲にわたって
閾値電圧を一定にすることができ、製造のバラツキの小
さい極めて安定した特性を有するＭＯＳトランジスタが
得られる。As is apparent from FIG. 7, in the conventional example, when the gate length is shorter than 0.4 μm, the threshold voltage sharply decreases due to the short channel effect, and the threshold voltage gradually increases as the gate length increases. I do. Therefore, it is not easy to form a MOS transistor having a predetermined threshold voltage. On the other hand, in the embodiment, when the gate length is about 0.2 μm or more, the threshold voltage shows a substantially constant value, and the threshold voltage can be kept constant over a wide range of the gate length. Thus, a MOS transistor having extremely stable characteristics with a small value can be obtained.
【００４２】なお、ソース領域、ゲート領域、ゲート電
極２６の上にコバルトやチタン、タングステンなどの金
属シリサイドを設ける場合には、金属シリサイドをスパ
ッタリングによって堆積してもよいが、図８に示した方
法によって、いわゆるセルフ−アライン−シリサイドを
形成してもよい。When a metal silicide such as cobalt, titanium, or tungsten is provided on the source region, the gate region, and the gate electrode 26, the metal silicide may be deposited by sputtering, but the method shown in FIG. Thus, a so-called self-aligned-silicide may be formed.
【００４３】例えば、コバルトのセルフ−アライン−シ
リサイドを形成する場合、まず、上記のようにしてｐＭ
ＯＳ１８を形成したウエハ（シリコン基板１２）をごく
わずか酸化膜を除去するエッチングを行い、ソース、ド
レインの上面に残っているかもしれない酸化膜を除去す
る。次に、図８（ａ）に示したように、シリコン基板１
２の上部にコバルト膜１００をスパッタリングにより所
定の厚さ堆積したのち、例えば７００℃の温度で３０秒
程度の熱処理を行う。For example, when forming a self-aligned-silicide of cobalt, first, pM
The wafer (silicon substrate 12) on which the OS 18 is formed is etched to remove a very small amount of the oxide film, thereby removing the oxide film that may remain on the upper surfaces of the source and the drain. Next, as shown in FIG.
After depositing a cobalt film 100 to a predetermined thickness on the upper part of the substrate 2, a heat treatment is performed at a temperature of, for example, 700 ° C. for about 30 seconds.
【００４４】この熱処理により、コバルト膜１００は、
ソース、ドレインやゲート電極２６などのシリコンが露
出している面においてシリサイド化されてＣｏＳｉとな
る。しかし、サイドウォール２８の上などでは、シリサ
イド化されずにコバルトのまま残っている。そこで、Ｃ
ｏＳｉを残し、Ｃｏを除去する選択エッチングを行うこ
とにより、図８（ｂ）に示したように、シリコン基板１
２の所定の個所やソース、ドレイン、ゲート電極２６の
上部などにシリサイド層１０４を形成することができ
る。By this heat treatment, the cobalt film 100 becomes
The surface where silicon is exposed, such as the source, drain and gate electrode 26, is silicided to CoSi. However, on the sidewalls 28 and the like, cobalt remains without being silicided. So, C
By performing selective etching for removing Co while leaving oSi, as shown in FIG.
The silicide layer 104 can be formed at two predetermined locations, the source, the drain, the upper part of the gate electrode 26, and the like.
【００４５】≪実施例２≫図９は、ｎＭＯＳの製造方法
の具体的実施例を示したものであり、基本的には実施例
１の場合と同様である。Embodiment 2 FIG. 9 shows a specific embodiment of a method for manufacturing an nMOS, which is basically the same as that of the first embodiment.
【００４６】図９（ａ）に示したように、不純物濃度が
１×１０16／ｃｍ3 のｐ型シリコン基板１２を酸化雰囲
気において熱酸化し、厚さ３０ｎｍの保護酸化膜８０を
形成したのち、シリコン基板１２にホウ素イオンを打込
みエネルギー１００ｋｅＶで１×１０13／ｃｍ2 イオ
ン注入し、さらに表面不純物濃度が５×１０16／ｃｍ3
となるように熱拡散してｐウエル５２を形成する。その
後、シリコン基板１２の上部にシリコン窒化膜８４を堆
積してエッチングにより素子分離領域のシリコン窒化膜
８４を除去し、選択酸化法により素子分離領域に素子分
離層２２を形成する。As shown in FIG. 9A, a p-type silicon substrate 12 having an impurity concentration of 1 × 10 16 / cm 3 is thermally oxidized in an oxidizing atmosphere to form a protective oxide film 80 having a thickness of 30 nm. Then, boron ions are implanted into the silicon substrate 12 at an energy of 100 keV to implant 1 × 10 13 / cm 2 ions, and the surface impurity concentration is further reduced to 5 × 10 16 / cm 3.
The p-well 52 is formed by thermal diffusion so that Thereafter, a silicon nitride film 84 is deposited on the silicon substrate 12, the silicon nitride film 84 in the element isolation region is removed by etching, and the element isolation layer 22 is formed in the element isolation region by selective oxidation.
【００４７】次に、エッチングによってシリコン窒化膜
８４と保護膜８０とを除去したのち、図９（ｂ）に示し
たように、素子形成領域にゲート酸化膜２４を形成す
る。さらに、シリコン基板１２の上部に多結晶シリコン
をＣＶＤ法によって０．３μｍ程度堆積し、ゲート電極
２６の部分以外をエッチングによって除去する。その
後、ＬＤＤ領域を形成するため、砒素イオン１１０をシ
リコン基板１２の垂直方向に対して７度程度傾けて打込
みエネルギー２０ｋｅＶで１×１０14／ｃｍ2 注入し、
ソース領域とドレイン領域とにｎ- 導電層１１２を形
成する。次に、図９(ｃ)に示したように、ＢＦ2 イオン
１１４をシリコン基板の垂直方向に対して６０度程度傾
けて打込みエネルギー４０ｋｅＶで２×１０13／ｃｍ2
注入し、ｐ導電型のハロー層７０をｎ- 導電層１１２よ
り深く形成する。この際、前記実施例１と同様に、ｎＭ
ＯＳトランジスタの閾値電圧が所定の設計値（例えば、
０．５Ｖ）となるようにＢＦ2 イオン１１４の打込み量
を調整する。Next, after removing the silicon nitride film 84 and the protective film 80 by etching, as shown in FIG. 9B, the gate oxide film 24 is formed in the element formation region. Further, polycrystalline silicon is deposited on the silicon substrate 12 to a thickness of about 0.3 μm by a CVD method, and portions other than the gate electrode 26 are removed by etching. Thereafter, in order to form an LDD region, arsenic ions 110 are implanted at a tilt of about 7 degrees with respect to the vertical direction of the silicon substrate 12 and implanted at 1 × 10 14 / cm 2 at an implantation energy of 20 keV.
An n - conductive layer 112 is formed in the source region and the drain region. Next, as shown in FIG. 9C, the BF 2 ions 114 are tilted at about 60 degrees with respect to the vertical direction of the silicon substrate, and the implantation energy is 40 keV and 2 × 10 13 / cm 2.
By implanting, the p-type halo layer 70 is formed deeper than the n − conductive layer 112. At this time, as in the first embodiment, nM
When the threshold voltage of the OS transistor is a predetermined design value (for example,
The implantation amount of the BF 2 ions 114 is adjusted so as to be 0.5 V).
【００４８】その後、シリコン基板１２の上部にシリコ
ン酸化膜をＣＶＤによって所定の厚さ堆積したのち、エ
ッチングしてゲート電極２６の側部にサイドウォール２
８を形成する（図９（ｄ）)。 サイドウォール２８を形
成したならば、ソース領域とドレイン領域とのＢＦ2 イ
オン１１６を注入し、１０００℃で１０秒間程度の活性
化アニールを行い、図９（ｅ）に示したように、ソース
領域にｎ+ ソース領域６２とｎ- のＬＤＤ領域７０を形
成するとともに、ドレイン領域にｎ+ ドレイン領域６６
とｎ- からなるＬＤＤ領域７０とを形成してｎＭＯＳ５
４とする。なお、ソースやドレインまたはゲート電極２
６に金属シリサイドを設ける場合には、前記した図８の
処理を行えばよい。Thereafter, a silicon oxide film is deposited on the silicon substrate 12 to a predetermined thickness by CVD, and then etched to form a side wall 2 on the side of the gate electrode 26.
8 (FIG. 9D). After the sidewalls 28 are formed, BF 2 ions 116 for the source region and the drain region are implanted, activation annealing is performed at 1000 ° C. for about 10 seconds, and as shown in FIG. An n + source region 62 and an n − LDD region 70 are formed at the same time, and an n + drain region 66 is formed at the drain region.
And the n - to form a LDD region 70 consisting nMOS5
4 is assumed. Note that the source or drain or gate electrode 2
In the case where a metal silicide is provided in 6, the processing of FIG. 8 described above may be performed.
【００４９】図１０は、さらに他の実施形態を示したも
のである。この実施形態に係るｐＭＯＳ１２０、１２２
は、いわゆるＤＤＤ構造のＭＯＳトランジスタであっ
て、ソース領域１２４がｐ+ ソース領域１２６と、この
ｐ+ ソース領域１２６より深く、広く形成したｐ- 領域
１２８からなっている。また、ドレイン領域１３０は、
ｐ+ ドレイン領域１３２と、このｐ+ ドレイン領域１３
２より深く、広く形成したｐ- 領域１３４とからなって
いる。そして、ｐＭＯＳ１２０のｐ- 領域１２８、１３
４の対向側（チャネル領域側）には、それぞれｎ型不純
物を拡散して形成したハロー層１３６が形成してある。
ｐＭＯＳ１２２にもｐＭＯＳ１２０と同様にハロー層１
３８が形成してある。さらに、ハロー層１３６とハロー
層１３８とは、不純物の注入量が相互に異なっていて、
ｐＭＯＳトランジスタ１２０、１２２の閾値電圧が相互
に異なっている。FIG. 10 shows still another embodiment. PMOS 120, 122 according to this embodiment
Is a MOS transistor having a so-called DDD structure, in which a source region 124 includes a p + source region 126 and ap − region 128 formed deeper and wider than the p + source region 126. Further, the drain region 130
p + drain region 132 and p + drain region 13
The p - region 134 is formed deeper and wider than 2. Then, the p − regions 128 and 13 of the pMOS 120
A halo layer 136 formed by diffusing an n-type impurity is formed on the opposite side (channel region side) of No. 4.
The pMOS 122 has the same halo layer 1 as the pMOS 120.
38 are formed. Further, the halo layer 136 and the halo layer 138 are different from each other in the amount of impurity implantation.
The threshold voltages of the pMOS transistors 120 and 122 are different from each other.
【００５０】なお、ＤＤＤ構造のｎＭＯＳトランジスタ
の場合も同様にハロー層を設け、ハロー層の不純物注入
量を変えて閾値電圧を異ならせることができる。In the case of the nMOS transistor having the DDD structure, a halo layer can be provided in the same manner, and the threshold voltage can be changed by changing the impurity implantation amount of the halo layer.
【００５１】[0051]
【発明の効果】以上に説明したように、本発明によれ
ば、ハロー層を形成する際の不純物の注入量を調整して
ＭＯＳトランジスタの閾値電圧を所定値に設定するよう
にしているため、所望の閾値電圧を有する、閾値電圧の
バラツキの小さい特性の安定したＭＯＳトランジスタを
容易に得ることができる。また、ハロー層への不純物の
注入量を制御して閾値電圧を設定できるため、半導体装
置内の複数のＭＯＳトランジスタの閾値電圧を容易に所
定値に揃えることができるばかりでなく、閾値電圧の異
なる複数のＭＯＳトランジスタ（例えば、高速大電力用
のものと中低速小電力用のもの）を有する半導体装置を
容易に得ることができる。そして、本発明おいては、ハ
ロー層への不純物の注入量によりＭＯＳトランジスタの
閾値電圧を調整するようにしているため、チャネル領域
に注入する不純物量をトータル的に少なくでき、チャネ
ル領域におけるキャリアの不純物による散乱が低減され
てＭＯＳトランジスタの性能を向上することができる。As described above, according to the present invention, the threshold voltage of the MOS transistor is set to a predetermined value by adjusting the amount of impurity implantation when forming the halo layer. It is possible to easily obtain a stable MOS transistor having a desired threshold voltage and having a small variation in the threshold voltage. Further, since the threshold voltage can be set by controlling the amount of impurities injected into the halo layer, not only can the threshold voltages of the plurality of MOS transistors in the semiconductor device be easily adjusted to a predetermined value, but also the threshold voltages differing from each other can be easily adjusted. A semiconductor device having a plurality of MOS transistors (for example, one for high-speed and high-power and one for medium- to low-speed and low-power) can be easily obtained. In the present invention, since the threshold voltage of the MOS transistor is adjusted by the amount of impurities injected into the halo layer, the amount of impurities to be injected into the channel region can be reduced in total, and carriers in the channel region can be reduced. Scattering due to impurities is reduced, and the performance of the MOS transistor can be improved.
【図１】本発明の実施の形態に係る半導体装置の説明図
であって、（１）はｐＭＯＳを有する半導体装置の一部
断面図、（２）はｎＭＯＳを有する半導体装置の一部断
面図である。FIGS. 1A and 1B are explanatory views of a semiconductor device according to an embodiment of the present invention, in which (1) is a partial cross-sectional view of a semiconductor device having a pMOS, and (2) is a partial cross-sectional view of a semiconductor device having an nMOS. It is.
【図２】実施の形態に係るｐＭＯＳのハロー層へのリン
の注入量と閾値電圧との関係を示す図である。FIG. 2 is a diagram showing a relationship between the amount of phosphorus implanted into a halo layer of a pMOS and a threshold voltage according to the embodiment;
【図３】実施の形態に係るｎＭＯＳのハロー層へのＢＦ
2 の注入量と閾値電圧との関係を示す図である。FIG. 3 is a diagram illustrating a BF applied to a halo layer of an nMOS according to the embodiment;
FIG. 4 is a diagram showing a relationship between an injection amount of 2 and a threshold voltage.
【図４】実施例に係るｐＭＯＳの製造工程の一部を示す
図である。FIG. 4 is a diagram showing a part of the manufacturing process of the pMOS according to the example.
【図５】実施例に係るｐＭＯＳの製造工程の一部を示す
図であって、図４の工程に続く工程の説明図である。FIG. 5 is a diagram showing a part of the manufacturing process of the pMOS according to the example, and is an explanatory diagram of a process following the process in FIG. 4;
【図６】実施例に係るｐＭＯＳのＬＤＤ領域の不純物の
注入深さとハロー層の不純物の注入深さとを説明する図
である。FIG. 6 is a diagram for explaining an impurity implantation depth in an LDD region of a pMOS and an impurity implantation depth in a halo layer according to an example.
【図７】実施例に係るｐＭＯＳのゲート長と閾値電圧と
の関係を示す図である。FIG. 7 is a diagram illustrating a relationship between a gate length and a threshold voltage of a pMOS according to an example.
【図８】実施例に係るシリサイド膜の形成方法の説明図
である。FIG. 8 is an explanatory diagram of a method for forming a silicide film according to an example.
【図９】実施例に係るｎＭＯＳの製造方法を示す工程図
である。FIG. 9 is a process chart showing a method for manufacturing an nMOS according to the example.
【図１０】さらに他の実施形態の説明図である。FIG. 10 is an explanatory diagram of still another embodiment.
１０、５０ 半導体装置 １２ ｐ型シリコン基板 １４ ｎウエル １８、２０ ｐチャネルＭＯＳトランジスタ ２６ ゲート電極 ２８ サイドウォール ３０、５８ ソース領域 ３２、６０ ドレイン領域 ３４ ｐ+ ソース領域 ３６、４０ ＬＤＤ領域 ３８ ｐ+ ドレイン領域 ４２、４４ ハロー層 ５４、５６ ｎチャネルＭＯＳトランジスタ ６２ ｎ+ ソース領域 ６４、６８ ＬＤＤ領域 ６６ ｎ+ ドレイン領域 ７０、７２ ハロー層 ７２ 金属シリサイド １２０、１２２ ｐチャネルＭＯＳトランジスタ １２４ ソース領域 １２６ ｐ+ ソース領域 １２８、１３４ ｐ- 領域 １３０ ドレイン領域 １３２ ｐ+ ドレイン領域 １３６、１３８ ハロー層10, 50 semiconductor device 12 p-type silicon substrate 14 n-well 18, 20 p-channel MOS transistor 26 gate electrode 28 sidewall 30, 58 source region 32, 60 drain region 34 p + source region 36, 40 LDD region 38 p + drain Regions 42, 44 Halo layers 54, 56 n-channel MOS transistor 62 n + source region 64, 68 LDD region 66 n + drain region 70, 72 halo layer 72 metal silicide 120, 122 p-channel MOS transistor 124 source region 126 p + source Regions 128, 134 p - region 130 drain region 132 p + drain region 136, 138 halo layer
Claims (7)
隣接してハロー層を形成するとともに、前記ハロー層へ
の不純物注入量を変えてＭＯＳトランジスタの閾値電圧
を調整することを特徴とするＭＯＳトランジスタの閾値
電圧設定方法。1. A threshold value of a MOS transistor, wherein a halo layer is formed adjacent to each of a source and a drain region, and a threshold voltage of the MOS transistor is adjusted by changing an amount of impurity implanted into the halo layer. Voltage setting method.
ＬＤＤ構造またはＤＤＤ構造であることを特徴とする請
求項１に記載のＭＯＳトランジスタの閾値電圧設定方
法。2. The semiconductor device according to claim 1, wherein the source and drain regions are
2. The method for setting a threshold voltage of a MOS transistor according to claim 1, wherein the MOS transistor has an LDD structure or a DDD structure.
隣接してハロー層が形成してあるＭＯＳトランジスタを
複数備えた半導体装置において、前記複数のＭＯＳトラ
ンジスタの前記ハロー層は、それぞれ不純物の注入量が
異なる複数の水準から形成してあることを特徴とする半
導体装置。3. A semiconductor device comprising a plurality of MOS transistors each having a halo layer formed adjacent to each of a source region and a drain region, wherein the halo layers of the plurality of MOS transistors have different impurity implantation amounts. A semiconductor device formed from a plurality of levels.
ＬＤＤ構造またはＤＤＤ構造であることを特徴とする請
求項３に記載の半導体装置。4. The source and the drain region,
The semiconductor device according to claim 3, wherein the semiconductor device has an LDD structure or a DDD structure.
ロー層の深さが、前記注入量の水準に応じて前記ＭＯＳ
トランジスタの各々について異ならせてあることを特徴
とする請求項３または４に記載の半導体装置。5. The MOS transistor according to claim 1, wherein the depth of the halo layer of the plurality of MOS transistors is different from the MOS transistor in accordance with the level of the implantation amount.
5. The semiconductor device according to claim 3, wherein each of the transistors is different.
ャネル領域の導電型が同じＭＯＳトランジスタ間におい
て異ならせてあることを特徴とする請求項３ないし５の
いずれかに記載の半導体装置。6. The semiconductor device according to claim 3, wherein the implantation amount of the impurity into the halo layer is different between MOS transistors having the same conductivity type in the channel region.
ソースおよびドレイン領域の上部に金属シリサイドを有
していることを特徴とする請求項３ないし６のいずれか
に記載の半導体装置。7. The semiconductor device according to claim 3, wherein said MOS transistor has a metal silicide at least above a source and a drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11246564A JP2000150885A (en) | 1998-09-07 | 1999-08-31 | Method for setting threshold voltage of mos transistor and semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25310498 | 1998-09-07 | ||
| JP10-253104 | 1998-09-07 | ||
| JP11246564A JP2000150885A (en) | 1998-09-07 | 1999-08-31 | Method for setting threshold voltage of mos transistor and semiconductor device |
Publications (1)
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|---|---|
| JP2000150885A true JP2000150885A (en) | 2000-05-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11246564A Withdrawn JP2000150885A (en) | 1998-09-07 | 1999-08-31 | Method for setting threshold voltage of mos transistor and semiconductor device |
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- 1999-08-31 JP JP11246564A patent/JP2000150885A/en not_active Withdrawn
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