JPH05102482A - Structure of pmosfet and its manufacturing method - Google Patents
Structure of pmosfet and its manufacturing methodInfo
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- JPH05102482A JPH05102482A JP26070591A JP26070591A JPH05102482A JP H05102482 A JPH05102482 A JP H05102482A JP 26070591 A JP26070591 A JP 26070591A JP 26070591 A JP26070591 A JP 26070591A JP H05102482 A JPH05102482 A JP H05102482A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、MIS型電界効果型
トランジスタ、特にPMOSFETの構造およびその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a MIS field effect transistor, especially a PMOSFET, and a manufacturing method thereof.
【0002】[0002]
【従来の技術】P+ ポリシリコンをゲート電極とするP
MOSFETにおいても、素子の微細化に伴いホットキ
ャリアによる素子劣化が問題となって来た。2. Description of the Related Art P + using P + polysilicon as a gate electrode
Also in MOSFETs, element deterioration due to hot carriers has become a problem with the miniaturization of elements.
【0003】そこで、発明者はホットキャリアの発生を
防止するため、NMOSFETと同様、PMOSFET
についてもゲート・ ドレインオーバーラップ構造を採用
することを考えた。Therefore, in order to prevent the generation of hot carriers, the inventor, like the NMOSFET, has the PMOSFET.
We also considered using a gate / drain overlap structure.
【0004】従来、NMOSFETにおけるゲート・ ド
レインオーバーラップ構造の採用は文献 米国電子電気
技術者協会誌(IEEE IEDM Tech.Di
g.,pp38−41,1987)に報告されている。
この文献に開示されている構造を図2の(A)および
(B)に要部断面図で示す。図2の(A)は、旧来型の
構造であり、N- 層の上は主としてサイドウォールであ
る。これに対し図2の(B)は、従来の改良型の構造で
あり、ゲート電極をN- 層の上まで延ばし、高信頼性、
高駆動能力を得ている。Conventionally, the adoption of a gate / drain overlap structure in an NMOSFET has been described in a publication of the Institute of Electronics and Electrical Engineers (IEEE IEDM Tech. Di.
g. , Pp 38-41, 1987).
The structure disclosed in this document is shown in FIGS. 2A and 2B in a sectional view of the main part. FIG. 2A shows a conventional structure, in which the sidewalls are mainly on the N − layer. On the other hand, FIG. 2B shows an improved structure of the related art, in which the gate electrode is extended to the upper part of the N − layer for high reliability,
Has a high driving ability.
【0005】なお、図2の(B)において、基板を10
0、N+ 層を112、N- 層を114、ゲート絶縁膜を
116、ゲート電極の上部を118a、およびその下部
を118b、サイドウォールを120としてそれぞれ示
してある。It should be noted that in FIG.
0, the N + layer 112, the N − layer 114, the gate insulating film 116, the upper portion of the gate electrode 118 a, the lower portion thereof 118 b, and the sidewall 120.
【0006】また、ゲート絶縁膜については、従来シリ
コン基板を酸化したSiO2 が用いられて来たが、その
例が文献(IEEE IEDM Tech.Di
g.,pp425−428,1990)に開示されてい
る。この文献に開示されている構造を図3に断面図で
示す。この構造によれば、基板130上にゲート絶縁膜
のSiO2 を形成した後、さらに亜酸化窒素(N2 O)
またはアンモニア(NH3 により窒化した酸窒化絶縁膜
132が提案されている。この酸窒化絶縁膜132は従
来のSiO2 膜に比べ電気的なストレスに対し信頼性が
高いことが、同文献に報告されている。なお、134は
ゲート電極であって、136はゲート電極134に含ま
れているボロン(B)の不純物イオンであり、138は
N+ 層である。As the gate insulating film, SiO 2 obtained by oxidizing a silicon substrate has been conventionally used, but an example thereof is a document (IEEE IEDM Tech. Di.
g. , Pp425-428, 1990). The structure disclosed in this document is shown in cross section in FIG. According to this structure, after forming SiO 2 of the gate insulating film on the substrate 130, nitrous oxide (N 2 O) is further formed.
Alternatively, an oxynitride insulating film 132 nitrided with ammonia (NH 3) has been proposed. This oxynitride insulating film 132 is reported to have higher reliability against electric stress than a conventional SiO 2 film. Reference numeral 134 is a gate electrode, 136 is an impurity ion of boron (B) contained in the gate electrode 134, and 138 is an N + layer.
【0007】ところで、通常ゲート絶縁膜としてSiO
2 膜を使用しているため、P+ ポリシリコンをゲート電
極としたPMOSFETにおいてはゲート電極中に存在
する不純物であるボロンが基板へ突き抜ける現象が起き
ていた。このボロンの突き抜けは、ボロンの拡散速度が
速いことに起因して生じ、この突き抜けのため、PMO
SFETの特性が変動してしまう。By the way, SiO is usually used as a gate insulating film.
Since the two films are used, in the PMOSFET using P + polysilicon as the gate electrode, the phenomenon that boron, which is an impurity present in the gate electrode, penetrates into the substrate occurs. This penetration of boron occurs due to the high diffusion rate of boron, and this penetration results in PMO.
The characteristics of the SFET will change.
【0008】ところが、この文献にはこのような突き
抜け現象は、ゲート酸化膜を窒化処理することによって
抑制されることが示されている。この点につき以下簡単
に説明する。However, this document shows that such a punch-through phenomenon is suppressed by nitriding the gate oxide film. This point will be briefly described below.
【0009】すなわち、図4(図4は文献のFig4
から引用)では、SIMS(2次イオン化質量分析)よ
る基板表面からの深さとボロン濃度の分析結果を示す実
験データで、窒化処理を行った試料のデータIIおよび
IIIからシリコン基板にボロンが突き抜けていないこ
とがわかる。一方、窒化処理を行っていない試料のデー
タIから、1.0×1017(1.0×10の17乗)
(原子/cm3 (cmの3乗))程度のボロン原子が突
き抜けていることがわかる。That is, FIG. 4 (FIG. 4 shows FIG.
) From experimental data showing the results of analysis of the depth and boron concentration from the substrate surface by SIMS (Secondary Ionization Mass Spectroscopy). I know there isn't. On the other hand, from the data I of the sample not subjected to the nitriding treatment, 1.0 × 10 17 (1.0 × 10 17)
It can be seen that boron atoms of about (atoms / cm 3 (cm cubed)) are penetrating.
【0010】また、図5(図5は文献中、Fig8
(a)から引用)は、PMOSFETについて、ドレイ
ン電圧Vd=−3.0VおよびVd=−0.1Vの場合
につきゲート電圧とドレイン電流の曲線IおよびIIを
それぞれ示しており、これらの曲線IおよびIIから、
N2 Oで酸窒化処理を行ったP+ ポリシリコンゲートの
PMOSFETは良好なトランジスタ特性を示すことが
わかる。FIG. 5 (FIG. 5 is referred to in FIG.
(Quoted from (a)) shows curves I and II of the gate voltage and the drain current for the PMOSFET with drain voltages Vd = −3.0 V and Vd = −0.1 V, respectively. From II,
It can be seen that the P + polysilicon gate PMOSFET which has been oxynitrided with N 2 O exhibits good transistor characteristics.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、PMO
SFETにゲート・ ドレインオーバーラップ構造を採用
する製造プロセスは技術的に複雑となるため、工程数が
増え、コスト、歩留まりの点で問題がある。[Problems to be Solved by the Invention] However, the PMO
Since the manufacturing process of adopting the gate / drain overlap structure for the SFET is technically complicated, the number of steps increases, and there are problems in terms of cost and yield.
【0012】そこで、この発明は上記の点を解決する製
造方法、および構造を提供するものである。Therefore, the present invention provides a manufacturing method and a structure for solving the above problems.
【0013】[0013]
【課題を解決するための手段】この目的の達成を図るた
め、この発明のPMOSFETの構造によれば、下地上
にゲート絶縁膜を介在させてP+ ポリシリコンのゲート
電極を設けてなる前記ゲート絶縁膜の一部分を酸窒化絶
縁膜としたゲート・ ドレインオーバーラップ構造を採る
ことを特徴とする。In order to achieve this object, according to the structure of the PMOSFET of the present invention, the gate is formed by providing a gate electrode of P + polysilicon on the ground with a gate insulating film interposed. It is characterized by adopting a gate / drain overlap structure in which a part of the insulating film is an oxynitride insulating film.
【0014】また、この発明のPMOSFETの製造方
法によれば、(a)下地上にゲート絶縁膜としてゲート
酸化膜を形成する工程と,(b)該ゲート酸化膜の一部
分であって、前記下地のチャネルとなるチャネル予定領
域上の部分を酸窒化絶縁膜に変える工程と,(c)該酸
窒化絶縁膜を覆い、かつこの酸窒化絶縁膜からチャネル
長方向の両側のゲート酸化膜部分上にはみ出すようにP
型不純物を含有するゲート電極を形成する工程と,
(d)前記(c)工程後のアニール時に、前記ゲート電
極から前記ゲート酸化膜部分を経て前記下地中へ前記P
型不純物を拡散して、前記下地中にP- 型拡散層を形成
する工程とを含むことを特徴とする。Further, according to the method of manufacturing a PMOSFET of the present invention, (a) a step of forming a gate oxide film as a gate insulating film on the underlayer, and (b) a part of the gate oxide film, wherein the underlayer is formed. And (c) covering the oxynitride insulating film on a portion of the planned channel region that will be the channel of (1) and covering the oxynitride insulating film on the gate oxide film portions on both sides in the channel length direction from the oxynitride insulating film. P to stick out
Forming a gate electrode containing type impurities,
(D) During annealing after the step (c), the P from the gate electrode through the gate oxide film portion into the base layer
Diffusing a type impurity to form a P − type diffusion layer in the underlayer.
【0015】この発明の実施に当たり、好ましくは、請
求項2の(b)工程を、亜酸化窒素(N2 O)またはア
ンモニア(NH3 )を用いて前記ゲート酸化膜を窒化す
ることにより行い、P型不純物はボロン(B)とするの
がよい。In carrying out the present invention, preferably, the step (b) of claim 2 is performed by nitriding the gate oxide film with nitrous oxide (N 2 O) or ammonia (NH 3 ), The P-type impurity is preferably boron (B).
【0016】[0016]
【作用】上述したこの発明の構成によれば、ゲート電極
の下側であって、ゲート電極の中央部側に、ゲート長よ
りも短い長さのゲート酸化膜部分を酸窒化絶縁膜に変え
ている。従って、ゲート絶縁膜はこの酸窒化絶縁膜とそ
のゲート長方向の両側のゲート酸化膜部分とで構成され
る。この酸窒化絶縁膜はゲート電極中のP型不純物の熱
拡散による移動をストップさせる作用を有している。According to the above-described structure of the present invention, the gate oxide film portion having a length shorter than the gate length is changed to the oxynitride insulating film on the lower side of the gate electrode and on the central side of the gate electrode. There is. Therefore, the gate insulating film is composed of this oxynitride insulating film and the gate oxide film portions on both sides in the gate length direction. This oxynitride insulating film has a function of stopping movement of P-type impurities in the gate electrode due to thermal diffusion.
【0017】このためゲート・ ドレインオーバーラップ
構造を形成するためのP- 層の形成を、ゲート電極形成
後の所要のアニール工程時にゲート電極からゲート酸化
膜部分を通って下地へ熱拡散させて形成することができ
る。Therefore, the P − layer for forming the gate / drain overlap structure is formed by thermally diffusing from the gate electrode to the base through the gate oxide film portion at a required annealing step after the gate electrode is formed. can do.
【0018】このように、この発明によれば、イオン注
入を用いずに熱拡散でP- 層を形成できるので、従来よ
りも製造工程数が少なくなり、またゲート絶縁膜を損傷
することがなく、しかも通常の技術の組み合わせにより
低コストで歩留まりよく製造できる。As described above, according to the present invention, since the P − layer can be formed by thermal diffusion without using ion implantation, the number of manufacturing steps is smaller than in the conventional case, and the gate insulating film is not damaged. Moreover, it is possible to manufacture at low cost and with good yield by combining ordinary techniques.
【0019】[0019]
【実施例】以下図面を参照して、この発明の実施例を説
明する。なお、この図は、この発明が理解できる程度に
各構成成分の形状、寸法および配置関係を概略的に示し
てあるに過ぎない。また図において断面を表すハッチン
グ等は一部分を省略して示してある。Embodiments of the present invention will be described below with reference to the drawings. It should be noted that this figure merely schematically shows the shapes, dimensions, and positional relationships of the respective constituent components to the extent that the present invention can be understood. Further, in the drawings, hatching and the like showing the cross section are partially omitted.
【0020】以下の説明においては、この発明のPMO
SFETの製造方法を主として説明し、この説明により
PMOSFETの構造も容易に理解できるので、重複す
る説明は省略する。In the following description, the PMO of the present invention will be described.
The method of manufacturing the SFET will be mainly described, and the structure of the PMOSFET can also be easily understood by this description, and thus redundant description will be omitted.
【0021】図1の(A)〜(E)は、この発明のゲー
ト・ ドレインオーバーラップ構造のPMOSFET(P
型MOS電界効果型トランジスタ)の製造方法の一実施
例を説明するための工程図であり、各図は主要工程段階
で得られた構造体を断面の切り口で示してある。1 (A) to 1 (E) show a PMOSFET (P) having a gate / drain overlap structure of the present invention.
Type MOS field effect transistor) is a process diagram for explaining an embodiment of a method for manufacturing the same, and each structure shows a structure obtained in a main process step by a cross section.
【0022】まず、この説明では、下地上にゲート絶縁
膜としてゲート酸化膜を形成する。このため、この実施
例では下地としてN型シリコン(Si)基板11を用意
する。そしてこのN型シリコン基板11に、通常の素子
分離法によりフィールド酸化膜13を形成する。次に、
アクティブ領域となる基板表面上にゲート絶縁膜として
ゲートSiO2 膜15を、例えば6nmの膜厚となるよ
うに熱酸化、あるいはCVD法等の方法により成膜す
る。このようにして形成した構造体を図1の(A)に示
す。First, in this description, a gate oxide film is formed as a gate insulating film on the base. Therefore, in this embodiment, an N-type silicon (Si) substrate 11 is prepared as a base. Then, a field oxide film 13 is formed on the N-type silicon substrate 11 by a normal element isolation method. next,
A gate SiO 2 film 15 is formed as a gate insulating film on the surface of the substrate to be an active region by a method such as thermal oxidation or CVD so as to have a film thickness of 6 nm, for example. The structure thus formed is shown in FIG.
【0023】次に、この発明では、このゲート酸化膜で
あるSiO2 膜15の一部分を酸窒化絶縁膜21に変え
る。そのため図1の(A)の構造体の上側全面に、後の
窒化時のマスクとなるような膜、例えばポリシリコン膜
17を堆積する。Next, in the present invention, a part of the SiO 2 film 15 which is the gate oxide film is changed to the oxynitride insulating film 21. Therefore, a film, for example, a polysilicon film 17, which serves as a mask at the time of nitriding later is deposited on the entire upper surface of the structure of FIG.
【0024】そして通常のホトリソグラフィーおよびエ
ッチング技術を用いて、下地としての基板11のMOS
FETのチャンネル予定領域上方に位置しているポリシ
リコン膜部分を除去して開口部19を形成する。Then, using the usual photolithography and etching techniques, the MOS of the substrate 11 as a base is formed.
The opening 19 is formed by removing the portion of the polysilicon film located above the planned channel region of the FET.
【0025】その後、N2 OまたはNH3 雰囲気で開口
部19に露出しているゲートSiO2 膜部分を窒化する
ことにより、このSiO2 膜を酸窒化絶縁膜21に変え
て、図1の(B)に示すような構造体を得る。After that, by nitriding the gate SiO 2 film portion exposed in the opening 19 in an N 2 O or NH 3 atmosphere, this SiO 2 film is changed to the oxynitride insulating film 21 and, as shown in FIG. A structure as shown in B) is obtained.
【0026】なお、図中、この窒化処理でSiO2 のま
ま残存しているゲート酸化膜部分も15で示してある。In the figure, the gate oxide film portion left as SiO 2 by this nitriding treatment is also indicated by 15.
【0027】次に、この発明ではP型不純物を含有した
ゲート電極27を形成する。そのため、まず、前工程で
設けたポリシリコン膜17を全て除去する。その後、再
び全面にポリシリコン膜を堆積し、このポリシリコン膜
に対してP型不純物として作用する任意適当なイオン、
例えばボロン(B)を含ませるためBF2 イオン(フッ
化ホウ素イオン)23を注入し、これによりP+ポリシ
リコン膜25を形成する。この状態にある構造体を図1
の(C)に示す。Next, in the present invention, the gate electrode 27 containing P-type impurities is formed. Therefore, first, all the polysilicon film 17 provided in the previous step is removed. After that, a polysilicon film is again deposited on the entire surface, and any suitable ion that acts as a P-type impurity on the polysilicon film,
For example, BF 2 ions (boron fluoride ions) 23 are implanted to contain boron (B), thereby forming a P + polysilicon film 25. Figure 1 shows the structure in this state.
(C) of.
【0028】次に、このP+ ポリシリコン層25をパタ
ーニングして、ゲート電極27を形成する。このときP
型不純物を含有するゲート電極27は酸窒化絶縁膜21
の上側を覆っていると共に、ゲート長方向に、この酸窒
化絶縁膜21からはみ出してゲートSiO2 膜の一部分
上にまで延在するように形成する。Next, the P + polysilicon layer 25 is patterned to form a gate electrode 27. At this time P
The gate electrode 27 containing a type impurity is the oxynitride insulating film 21.
Is formed so as to cover the upper side of the gate insulating film 21 and extend in the gate length direction so as to extend from the oxynitride insulating film 21 to a part of the gate SiO 2 film.
【0029】この後、フィールド酸化膜13およびゲー
ト電極27をマスクとして用いてBF2 イオン29を注
入することにより、基板11中にP+ 領域(ソース・ ド
レイン領域)31aおよび31bをそれぞれを形成す
る。その結果得られた構造体を図1の(D)に示す。Then, BF 2 ions 29 are implanted using the field oxide film 13 and the gate electrode 27 as a mask to form P + regions (source / drain regions) 31a and 31b in the substrate 11, respectively. .. The resulting structure is shown in FIG.
【0030】次にこの発明では、アニールにより、ゲー
ト電極27からP型不純物37を、基板11に拡散させ
る。Next, in the present invention, the P-type impurity 37 is diffused from the gate electrode 27 into the substrate 11 by annealing.
【0031】この実施例の工程では上述したP+ 領域の
形成に続いてソース・ドレイン活性化のためのアニール
を、例えば窒素雰囲気中で約900℃の温度で30分間
行う。この高温のアニールによって、P型不純物として
のボロン(B)37がゲートSiO2 膜部分15を通過
して基板11中に拡散するが、酸窒化絶縁膜21はこの
ボロン(B)37の通過を阻止するので、この酸窒化絶
縁膜21の下側の基板11の領域にはボロンは拡散しな
い。In the process of this embodiment, subsequent to the formation of the P + region, annealing for source / drain activation is performed for 30 minutes at a temperature of about 900 ° C. in a nitrogen atmosphere, for example. By this high-temperature annealing, boron (B) 37 as a P-type impurity passes through the gate SiO 2 film portion 15 and diffuses into the substrate 11, but the oxynitride insulating film 21 passes through this boron (B) 37. Since it blocks, boron does not diffuse into the region of the substrate 11 below the oxynitride insulating film 21.
【0032】その後、絶縁膜33を形成した後、コンタ
クトホールを開ける。ここで絶縁膜33およびコンタク
トホールを形成する際に高温の熱処理(例えば900
℃、20分のアニールを2回程度)を行う。これら一連
のアニールによりP- 拡散層が形成される。その後、通
常の蒸着法によりAl(アルミニウム)配線35を形成
する。このようにして製造されたPMOSFETの構造
体を図1の(E)に示す。Then, after forming the insulating film 33, a contact hole is opened. Here, when forming the insulating film 33 and the contact hole, a high temperature heat treatment (for example, 900
Annealing is performed twice at 20 ° C. for 20 minutes. The P − diffusion layer is formed by the series of annealing. After that, the Al (aluminum) wiring 35 is formed by a normal vapor deposition method. The structure of the PMOSFET manufactured in this manner is shown in FIG.
【0033】このPMOSFETの構造は下地としての
基板11上にゲート絶縁膜(15,21)を介在させ
て、P+ シリコンのゲート電極27を具えており、この
ゲート絶縁膜の一部分が酸窒化絶縁膜21となってお
り、そして、全体としてゲート・レインオーバーラップ
構造となっている。The structure of this PMOSFET comprises a P + silicon gate electrode 27 with a gate insulating film (15, 21) interposed on a substrate 11 as a base, and a part of this gate insulating film is oxynitride insulating. It is a membrane 21 and has a gate-rain overlap structure as a whole.
【0034】上述したこの発明の実施例によれば、ゲー
ト電極を形成した後、MOSFETの完成までには、高
温処理が数回にわたって行われる。この時、既に説明し
た通り、ゲート電極27中の不純物であるボロン37が
ゲートSiO2 膜部分15を突き抜け、シリコン基板1
1へ拡散し、P- 拡散層39を形成する。従って、この
発明では、P- 拡散層39形成のための特別の加熱は行
わなくてもよい。According to the above-described embodiment of the present invention, after the gate electrode is formed, the high temperature treatment is performed several times until the MOSFET is completed. At this time, as described above, the boron 37, which is an impurity in the gate electrode 27, penetrates the gate SiO 2 film portion 15 and the silicon substrate 1
1 to form a P − diffusion layer 39. Therefore, in the present invention, special heating for forming the P − diffusion layer 39 need not be performed.
【0035】また、従来技術の項で既に述べたように、
酸窒化絶縁膜21はボロンの突き抜けを抑制することが
できるので、酸窒化絶縁膜6の下のシリコン基板11の
領域にボロンは拡散しない。よってチャネル予定領域に
は不純物が拡散または侵入しておらず、従ってPMOS
FETの特性に劣化をきたさない。Further, as already described in the section of the prior art,
Since the oxynitride insulating film 21 can suppress the penetration of boron, boron does not diffuse into the region of the silicon substrate 11 below the oxynitride insulating film 6. Therefore, no impurities have diffused or entered the planned channel region, and therefore the PMOS
Does not deteriorate the characteristics of the FET.
【0036】そして、上述したこの発明の一連の工程に
より、ゲート・ ドレインオーバーラップ構造のPMOS
FETを容易かつ低コストで形成できる。Then, by the series of steps of the present invention described above, the PMOS of the gate / drain overlap structure is formed.
The FET can be easily formed at low cost.
【0037】[0037]
【発明の効果】上述したこの発明の説明から明らかなよ
うに、この発明のPMOSFETの構造およびその製造
方法によれば、 P- 層がイオン注入なしで形成で
き、工程数が少なくなること、 P- 層の形成がイオ
ン注入によるのでなく、拡散による形成であるので、P
- 層上のゲート絶縁膜への損傷がないこと、および
複雑で高度な技術を用いず、従来技術の組み合わせによ
り容易に形成できることという利益を奏することができ
る。As is apparent from the above description of the present invention, according to the structure of the PMOSFET of the present invention and the manufacturing method thereof, the P − layer can be formed without ion implantation, and the number of steps is reduced. - formation of layers rather than by ion implantation, since it is formed by diffusion, P
- no damage to the gate insulating film on the layer, and
It is possible to obtain an advantage that it can be easily formed by a combination of conventional techniques without using a complicated and sophisticated technique.
【図1】この発明によるゲート・ ドレインオーバーラッ
プ構造のPMOSFETの製造工程図である。FIG. 1 is a manufacturing process diagram of a PMOSFET having a gate / drain overlap structure according to the present invention.
【図2】ゲート・ ドレインオーバーラップ構造の説明図
である。FIG. 2 is an explanatory diagram of a gate / drain overlap structure.
【図3】P+ シリコン層のボロンの基板への突き抜けを
説明する説明図である。FIG. 3 is an explanatory diagram illustrating the penetration of boron in a P + silicon layer into a substrate.
【図4】SIMSによる基板深さにおけるボロン濃度を
示すグラフである。FIG. 4 is a graph showing the boron concentration by SIMS at the substrate depth.
【図5】酸窒化処理を行ったP+ ポリシリコンゲートの
PMOSFETのトランジスタ特性を示すグラフであ
る。FIG. 5 is a graph showing transistor characteristics of P + polysilicon gate PMOSFET subjected to oxynitriding treatment.
11 N型シリコン基板 13 フィールド酸化膜 15 ゲートSiO2 膜 17 ポリシリコン膜 19 開口部 21 酸窒化絶縁膜 23 BF2 イオン 25 P+ ポリシリコン膜 27 ゲート電極 29 BF2 イオン 31a P+ 拡散層(ソース・ドレイン領域) 31b P+ 拡散層(ソース・ドレイン領域) 33 絶縁膜 35 Al(アルミニウム)配線 37 B(ボロン) 39 P- 拡散層11 N-type silicon substrate 13 Field oxide film 15 Gate SiO 2 film 17 Polysilicon film 19 Opening 21 Oxynitride insulating film 23 BF 2 ion 25 P + polysilicon film 27 Gate electrode 29 BF 2 ion 31a P + diffusion layer (source) -Drain region) 31b P + diffusion layer (source / drain region) 33 Insulating film 35 Al (aluminum) wiring 37 B (boron) 39 P - diffusion layer
Claims (4)
ポリシリコンのゲート電極を設けてなる前記ゲート絶縁
膜の一部分を酸窒化絶縁膜としたゲート・ ドレインオー
バーラップ構造を採ることを特徴とするPMOSFET
の構造。1. A P + layer with a gate insulating film interposed on the lower ground.
A PMOSFET having a gate-drain overlap structure in which a part of the gate insulating film provided with a polysilicon gate electrode is used as an oxynitride insulating film.
Structure.
する方法において、 (a)下地上にゲート絶縁膜としてゲート酸化膜を形成
する工程と、 (b)該ゲート酸化膜の一部分であって、前記下地のチ
ャネルとなるチャネル予定領域上の部分を酸窒化絶縁膜
に変える工程と、 (c)該酸窒化絶縁膜を覆い、かつこの酸窒化絶縁膜か
らチャネル長方向の両側のゲート酸化膜部分上にはみ出
すようにP型不純物を含有するゲート電極を形成する工
程と、 (d)前記(c)工程後のアニール時に、前記ゲート電
極から前記ゲート酸化膜部分を経て前記下地中へ前記P
型不純物を拡散して、前記下地中にP- 型拡散層を形成
する工程とを含むことを特徴とするPMOSFETの製
造方法。2. The method for manufacturing a PMOSFET according to claim 1, wherein (a) a step of forming a gate oxide film as a gate insulating film on the underlayer, and (b) a part of the gate oxide film, A step of changing a portion on the planned channel region which becomes the underlying channel into an oxynitride insulating film, and (c) a gate oxide film portion covering the oxynitride insulating film and on both sides of the oxynitride insulating film in the channel length direction. A step of forming a gate electrode containing a P-type impurity so as to protrude above, and (d) during annealing after the step (c), from the gate electrode through the gate oxide film portion into the base layer.
And a step of diffusing a type impurity to form a P − type diffusion layer in the underlayer.
いて前記ゲート酸化膜を窒化することにより行うことを
特徴とする製造方法。3. The manufacturing method according to claim 2, wherein the gate oxide film is nitrided with nitrous oxide (N 2 O) or ammonia (NH 3 ).
製造方法。4. The manufacturing method according to claim 2, wherein the P-type impurity is boron (B).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26070591A JPH05102482A (en) | 1991-10-08 | 1991-10-08 | Structure of pmosfet and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP26070591A JPH05102482A (en) | 1991-10-08 | 1991-10-08 | Structure of pmosfet and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05102482A true JPH05102482A (en) | 1993-04-23 |
Family
ID=17351628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP26070591A Withdrawn JPH05102482A (en) | 1991-10-08 | 1991-10-08 | Structure of pmosfet and its manufacturing method |
Country Status (1)
Country | Link |
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JP (1) | JPH05102482A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6027977A (en) * | 1997-05-14 | 2000-02-22 | Nec Corporation | Method of fabricating semiconductor device with MIS structure |
EP1089344A2 (en) * | 1999-09-29 | 2001-04-04 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
JP2005129632A (en) * | 2003-10-22 | 2005-05-19 | National Institute Of Advanced Industrial & Technology | Method for manufacturing mosfet semiconductor device |
US7098153B2 (en) * | 2002-09-17 | 2006-08-29 | Fujitsu Limited | Semiconductor device, manufacture and evaluation methods for semiconductor device, and process condition evaluation method |
-
1991
- 1991-10-08 JP JP26070591A patent/JPH05102482A/en not_active Withdrawn
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