JP3179216B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳトランジスタの製
造方法に関し、とくに高濃度領域と低濃度領域とを備え
る、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造をもつＭＯＳトランジスタの製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor, and more particularly to a so-called LDD (Lightly Doped D) having a high concentration region and a low concentration region.
The present invention relates to a method for manufacturing a MOS transistor having a (rain) structure.
【０００２】[0002]
【従来の技術】半導体集積回路装置の集積度を向上させ
るために、ＭＯＳトランジスタのチャネル長を短くする
と、ホットキャリアの注入現象が顕著になり、しきい値
電圧の変動を生じる。2. Description of the Related Art When the channel length of a MOS transistor is shortened in order to improve the degree of integration of a semiconductor integrated circuit device, the phenomenon of hot carrier injection becomes remarkable, and the threshold voltage fluctuates.
【０００３】このためドレイン近傍での電界を緩和する
ことによって、このホットキャリアの発生を抑える手段
として、ＬＤＤ構造がある。As a means for suppressing the generation of hot carriers by relaxing the electric field near the drain, there is an LDD structure.
【０００４】このＬＤＤ構造は、高濃度領域と、この高
濃度領域よりチャネル領域側にこの高濃度領域より接合
深さが浅く、しかも不純物濃度が低い低濃度領域とを設
けている。The LDD structure includes a high-concentration region and a low-concentration region having a shallower junction depth and a lower impurity concentration than the high-concentration region on the channel region side of the high-concentration region.
【０００５】このＬＤＤ構造は、ドレインを低濃度領域
と高濃度領域との二重構造にして、ドレインの空乏層を
チャネル領域のみならず、低濃度領域にも広げることに
よって、ドレイン近傍での電界を弱めるものである。In this LDD structure, the drain has a dual structure of a low-concentration region and a high-concentration region, and the depletion layer of the drain extends not only to the channel region but also to the low-concentration region. Is to weaken.
【０００６】このＬＤＤ構造を有するＭＯＳトランジス
タの製造方法としては、たとえば特開昭５１―６８７７
６号公報に提案されている。この公報に記載の製造方法
を、図３を用いて説明する。図３は従来例におけるＬＤ
Ｄ構造を有するＭＯＳトランジスタの製造方法を工程順
に示す断面図である。A method of manufacturing a MOS transistor having this LDD structure is disclosed, for example, in Japanese Patent Laid-Open No. Sho 51-6877.
No. 6 proposes this. The manufacturing method described in this publication will be described with reference to FIG. FIG. 3 shows a conventional LD.
FIG. 4 is a cross-sectional view illustrating a method of manufacturing a MOS transistor having a D structure in the order of steps.
【０００７】まず図３（ａ）に示すように、半導体基板
１１にゲート酸化膜１３とゲート電極１５とを形成す
る。その後、ゲート電極１５の整合した領域の半導体基
板１１に、この半導体基板１１と逆導電型の不純物を導
入して低濃度領域２１を形成する。First, as shown in FIG. 3A, a gate oxide film 13 and a gate electrode 15 are formed on a semiconductor substrate 11. Thereafter, an impurity of a conductivity type opposite to that of the semiconductor substrate 11 is introduced into the semiconductor substrate 11 in a region where the gate electrode 15 is aligned, thereby forming a low concentration region 21.
【０００８】つぎに図３（ｂ）に示すように、化学気相
成長法により、全面に絶縁膜２９を形成する。Next, as shown in FIG. 3B, an insulating film 29 is formed on the entire surface by a chemical vapor deposition method.
【０００９】つぎに図３（ｃ）に示すように、絶縁膜２
９の異方性イオンエッチングを行って、ゲート電極１５
の側壁領域に、絶縁膜２９からなるサイドウォール３１
を形成する。その後、ゲート電極１５とサイドウォール
３１との整合した領域の半導体基板１１に、この半導体
基板１１と逆導電型の不純物を導入して高濃度領域１９
を形成する。Next, as shown in FIG.
9 is performed, and the gate electrode 15
Side wall 31 made of an insulating film 29
To form Thereafter, an impurity of a conductivity type opposite to that of the semiconductor substrate 11 is introduced into the semiconductor substrate 11 in a region where the gate electrode 15 and the sidewall 31 are aligned with each other, so that
To form
【００１０】この結果、ドレイン２５とソース２７と
に、それぞれ低濃度領域２１と高濃度領域１９とを備え
る、ＬＤＤ構造のＭＯＳトランジスタを形成する。As a result, a MOS transistor having an LDD structure having a low-concentration region 21 and a high-concentration region 19 in the drain 25 and the source 27, respectively, is formed.
【００１１】[0011]
【発明が解決しようとする課題】図３を用いて説明した
従来のＬＤＤ構造を有するＭＯＳトランジスタの製造方
法においては、高濃度領域１９を形成するためのサイド
ウォール３１の形成は、絶縁膜２９を異方性イオンエッ
チングすることにより形成している。In the conventional method of manufacturing a MOS transistor having an LDD structure described with reference to FIG. 3, the sidewall 31 for forming the high concentration region 19 is formed by forming the insulating film 29. It is formed by anisotropic ion etching.
【００１２】このため、サイドウォール幅寸法３１ａ
が、１枚の半導体基板内や、複数の半導体基板間で変動
する。ここでサイドウォール幅寸法３１ａとは、図３
（ｃ）の断面図で、ゲート電極１５端部からサイドウォ
ール３１端部までの距離のことである。この結果、サイ
ドウォール幅寸法３１ａで規定される低濃度領域２１の
長さ寸法が変動することになり、半導体集積回路装置の
特性が変動する。For this reason, the side wall width dimension 31a
However, it varies within one semiconductor substrate or between a plurality of semiconductor substrates. Here, the sidewall width dimension 31a is the
In the cross-sectional view of (c), it is the distance from the end of the gate electrode 15 to the end of the sidewall 31. As a result, the length dimension of the low concentration region 21 defined by the sidewall width dimension 31a varies, and the characteristics of the semiconductor integrated circuit device vary.
【００１３】本発明の目的は、上記課題を解決して、半
導体集積回路装置の特性が変動することがないＬＤＤ構
造を有するＭＯＳトランジスタの製造方法を提供するこ
とにある。An object of the present invention is to provide a method for manufacturing a MOS transistor having an LDD structure in which the characteristics of a semiconductor integrated circuit device do not fluctuate by solving the above problems.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体装置の製造方法は、下記記載
の製造工程を採用する。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention employs the following manufacturing steps.
【００１５】本発明における半導体装置の製造方法は、
半導体基板上にゲート酸化膜とゲート電極とを形成し、
全面に減圧雰囲気での化学気相成長法により気相成長膜
を形成する工程と、イオン注入法により半導体基板と逆
導電型の不純物を導入して高濃度領域を形成する工程
と、ゲート電極の側壁の気相成長膜を除去して開口を形
成し、イオン注入法により半導体基板と逆導電型の不純
物を導入して低濃度領域を形成する工程とを有する。The method for manufacturing a semiconductor device according to the present invention comprises:
Forming a gate oxide film and a gate electrode on a semiconductor substrate,
A step of forming a vapor deposition film on the entire surface by a chemical vapor deposition method in a reduced pressure atmosphere, a step of introducing a semiconductor substrate and impurities of the opposite conductivity type by an ion implantation method to form a high concentration region, and a step of forming a gate electrode. Forming a low concentration region by removing the vapor growth film on the side wall to form an opening and introducing an impurity of the opposite conductivity type to the semiconductor substrate by an ion implantation method.
【００１６】本発明における半導体装置の製造方法は、
半導体基板上にゲート酸化膜とゲート電極とを形成し、
全面に減圧雰囲気での化学気相成長法により気相成長膜
を形成し、イオン注入法により半導体基板と逆導電型の
不純物を導入して高濃度領域を形成し、表面がほぼ平坦
な塗布膜を形成する工程と、気相成長膜の一部が露出す
るまで塗布膜をエッチングする工程と、ゲート電極の側
壁の気相成長膜を除去して開口を形成し、イオン注入法
により半導体基板と逆導電型の不純物を導入して低濃度
領域を形成する工程とを有する。The method for manufacturing a semiconductor device according to the present invention comprises:
Forming a gate oxide film and a gate electrode on a semiconductor substrate,
A vapor deposition film is formed on the entire surface by a chemical vapor deposition method in a reduced-pressure atmosphere, and a high-concentration region is formed by introducing impurities of the opposite conductivity type to the semiconductor substrate by an ion implantation method to form a coating film having a substantially flat surface. Forming a film, etching the coating film until a portion of the vapor growth film is exposed, removing the vapor growth film on the side wall of the gate electrode to form an opening, and ion-implanting the semiconductor substrate. Forming a low-concentration region by introducing impurities of the opposite conductivity type.
【００１７】[0017]
【実施例】以下図面を用いて本発明におけるＬＤＤ構造
を有するＭＯＳトランジスタの製造方法を説明する。図
１は本発明の半導体装置の製造方法を工程順に示す断面
図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a MOS transistor having an LDD structure according to the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing a method for manufacturing a semiconductor device according to the present invention in the order of steps.
【００１８】まず図１（ａ）に示すように、不純物濃度
が２×１０15ａｔｏｍｓ／ｃｍ3 程度の低不純物濃度を
有し、導電型がＰ型の半導体基板１１に、熱酸化処理を
行い厚さ２５ｎｍのゲート酸化膜１３を形成する。First, as shown in FIG. 1A, a thermal oxidation treatment is performed on a semiconductor substrate 11 having a low impurity concentration of about 2 × 10 15 atoms / cm 3 and a P-type conductivity. A gate oxide film 13 having a thickness of 25 nm is formed.
【００１９】その後、モノシランを反応ガスとする化学
気相成長法により、膜厚４００ｎｍの多結晶シリコン膜
を形成する。Thereafter, a polycrystalline silicon film having a thickness of 400 nm is formed by a chemical vapor deposition method using monosilane as a reaction gas.
【００２０】その後、この多結晶シリコン膜上に感光性
樹脂（図示せず）を回転塗布法により形成し、所定のホ
トマスクを用いて露光し、現像を行うことにより、パタ
ーニングした感光性樹脂（図示せず）を形成する。Thereafter, a photosensitive resin (not shown) is formed on the polycrystalline silicon film by a spin coating method, is exposed to light using a predetermined photomask, and is developed to perform patterning. (Not shown).
【００２１】その後、このパターニングした感光性樹脂
をエッチングマスクとして、多結晶シリコン膜を、六フ
ッ化イオウを反応ガスとした異方性イオンエッチングに
よりエッチングして、多結晶シリコン膜からなるゲート
電極１５を形成する。Then, using the patterned photosensitive resin as an etching mask, the polycrystalline silicon film is etched by anisotropic ion etching using sulfur hexafluoride as a reaction gas, so that a gate electrode 15 made of the polycrystalline silicon film is formed. To form
【００２２】その後、減圧雰囲気中の化学気相成長法、
たとえばプラズマ化学気相成長法によって、気相成長膜
１７として、膜厚が４００ｎｍの窒化シリコン膜を全面
に形成する。この窒化シリコン膜からなる気相成長膜１
７を化学気相成長法で形成するときの反応ガスとして
は、アンモニアとジクロルシランとを用いる。Thereafter, a chemical vapor deposition method in a reduced pressure atmosphere,
For example, a silicon nitride film having a thickness of 400 nm is formed as the vapor growth film 17 over the entire surface by a plasma chemical vapor deposition method. Vapor-phase growth film 1 made of this silicon nitride film
Ammonia and dichlorosilane are used as a reaction gas when forming 7 by a chemical vapor deposition method.
【００２３】つぎに図１（ｂ）に示すように、イオン注
入法によりＮ型の不純物として、たとえばリンを４×１
０15ａｔｏｍｓ／ｃｍ2 のイオン注入量で半導体基板１
１に導入して、高濃度領域１９を形成する。Next, as shown in FIG. 1 (b), for example, phosphorus is used as an N-type
The semiconductor substrate 1 with an ion implantation amount of 0 15 atoms / cm 2
1 to form a high-concentration region 19.
【００２４】つぎに図１（ｃ）に示すように、窒化シリ
コン膜からなる気相成長膜１７をエッチングマスクなし
にエッチングすることによって、ゲート電極１５の側壁
に開口２３を形成する。Next, as shown in FIG. 1C, an opening 23 is formed in the side wall of the gate electrode 15 by etching the vapor growth film 17 made of a silicon nitride film without using an etching mask.
【００２５】この気相成長膜１７のエッチングは、反応
性イオンエッチング装置を用い、反応ガスとして六フッ
化イオウとヘリウムと三フッ化メタンとの混合ガスを用
いて行う。The etching of the vapor growth film 17 is performed by using a reactive ion etching apparatus and using a mixed gas of sulfur hexafluoride, helium, and methane trifluoride as a reactive gas.
【００２６】上記エッチング条件で気相成長膜１７をエ
ッチングすると、気相成長膜１７の平面部１７ａと側壁
部１７ｂとでエッチング速度が大きく異なり、側壁部１
７ｂのほうが平面部１７ａに比較して１０倍以上エッチ
ング速度が速い。When the vapor growth film 17 is etched under the above-mentioned etching conditions, the etching rate is greatly different between the plane portion 17a and the side wall portion 17b of the vapor growth film 17, and the side wall portion 1
The etching rate of 7b is 10 times or more faster than that of the flat portion 17a.
【００２７】この結果、気相成長膜１７の側壁部１７ｂ
のみがエッチング除去されて、開口２３を形成すること
ができる。As a result, the side wall portion 17b of the vapor growth film 17 is formed.
Only the opening 23 can be removed by etching.
【００２８】この気相成長膜１７が側壁部１７ｂと平面
部１７ａとでエッチング速度が大きく異なる現象は、以
下に記載する理由による。The phenomenon that the etching rate of the vapor-grown film 17 is greatly different between the side wall portion 17b and the plane portion 17a is due to the following reason.
【００２９】すなわち減圧雰囲気中での化学気相成長法
においては、被膜堆積に関与する活性種が、一定方向か
ら半導体基板１１に到達する。このため、平面部１７ａ
と側壁部１７ｂとでは、気相成長膜１７の被膜堆積機構
に違いが生じ、平面部１７ａと側壁部１７ｂとでエッチ
ング速度が異なる。That is, in the chemical vapor deposition method in a reduced pressure atmosphere, active species involved in film deposition reach the semiconductor substrate 11 from a certain direction. For this reason, the flat portion 17a
There is a difference in the film deposition mechanism of the vapor-phase grown film 17 between the side wall 17b and the flat wall 17b, and the etching rate is different between the plane portion 17a and the side wall 17b.
【００３０】その後、イオン注入法によりＮ型の不純物
としてたとえば砒素を、イオン注入量が２×１０13ａｔ
ｏｍｓ／ｃｍ2 の条件で、開口２３内の半導体基板１１
に導入して、低濃度領域２１を形成する。Thereafter, for example, arsenic is used as an N-type impurity by ion implantation, and the ion implantation amount is 2 × 10 13 at.
oms / cm 2 under the condition of the semiconductor substrate 11 in the opening 23.
To form a low-concentration region 21.
【００３１】なお開口２３の開口寸法は、気相成長膜１
７の膜厚で制御することができる。すなわち、本発明に
おいては、開口２３の開口寸法により低濃度領域２１の
長さ寸法を制御している。したがって、異方性イオンエ
ッチングにより、サイドウォールを形成し、このサイド
ウォール幅寸法を制御することによって、低濃度領域２
１の長さを制御する従来例よりも、低濃度領域２１の長
さ寸法の制御性は向上する。The size of the opening 23 is determined by the vapor growth film 1.
7 can be controlled. That is, in the present invention, the length of the low concentration region 21 is controlled by the size of the opening 23. Therefore, by forming a sidewall by anisotropic ion etching and controlling the width of the sidewall, the low concentration region 2 is formed.
The controllability of the length dimension of the low-concentration region 21 is improved as compared with the conventional example in which the length is controlled.
【００３２】この結果、ドレイン２５とソース２７とに
低濃度領域２１と高濃度領域１９とを備えるＬＤＤ構造
のＭＯＳトランジスタを形成することができる。As a result, a MOS transistor having an LDD structure including the low-concentration region 21 and the high-concentration region 19 in the drain 25 and the source 27 can be formed.
【００３３】その後は、気相成長膜１７を除去し、層間
絶縁膜を化学気相成長法によって形成し、この層間絶縁
膜に接続穴を形成し、さらに配線を形成して、半導体集
積回路装置が完成する。Thereafter, the vapor growth film 17 is removed, an interlayer insulating film is formed by a chemical vapor deposition method, a connection hole is formed in the interlayer insulating film, and a wiring is further formed to form a semiconductor integrated circuit device. Is completed.
【００３４】つぎに図２を用いて、本発明の他の実施例
におけるＬＤＤ構造を有するＭＯＳトランジスタの製造
方法を説明する。図２は本発明の第２の実施例における
半導体装置の製造方法を工程順に示す断面図である。Next, a method of manufacturing a MOS transistor having an LDD structure according to another embodiment of the present invention will be described with reference to FIG. FIG. 2 is a sectional view showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【００３５】図２（ａ）に示すように、図１を用いて説
明した方法と同じ製造方法により、ゲート酸化膜１３と
ゲート電極１５とを形成し、さらに気相成長膜１７を形
成する。その後、高濃度領域１９をイオン注入法により
形成する。As shown in FIG. 2A, a gate oxide film 13 and a gate electrode 15 are formed by the same manufacturing method as described with reference to FIG. 1, and a vapor growth film 17 is further formed. After that, the high concentration region 19 is formed by an ion implantation method.
【００３６】その後、全面にポリメチルメタアクリレー
トを回転塗布法により形成し、表面がほぼ平坦なポリメ
チルメタアクリレートからなる塗布膜４１を形成する。Thereafter, polymethyl methacrylate is formed on the entire surface by a spin coating method, and a coating film 41 made of polymethyl methacrylate having a substantially flat surface is formed.
【００３７】つぎに図２（ｂ）に示すように、酸素を反
応ガスとして用いる異方性イオンエッチングにより、気
相成長膜１７の一部が露出するまで、塗布膜１９をエッ
チングする。Next, as shown in FIG. 2B, the coating film 19 is etched by anisotropic ion etching using oxygen as a reaction gas until a part of the vapor growth film 17 is exposed.
【００３８】つぎに図２（ｃ）に示すように、窒化シリ
コン膜からなる気相成長膜１７を、反応性イオンエッチ
ング装置を用い、六フッ化イオウとヘリウムと三フッ化
メタンとの混合ガスを用いてエッチングする。Next, as shown in FIG. 2 (c), a gaseous growth film 17 made of a silicon nitride film is formed by using a reactive ion etching apparatus to form a mixed gas of sulfur hexafluoride, helium, and methane trifluoride. Etching using.
【００３９】その結果、気相成長膜１７の平面部と側壁
部とのエッチング速度の差と塗布膜４１とを利用して、
ゲート電極１５の側壁に開口２３を形成する。As a result, the difference in the etching rate between the plane part and the side wall part of the vapor growth film 17 and the coating film 41 are used to
An opening 23 is formed in the side wall of the gate electrode 15.
【００４０】その後、イオン注入処理を行い、低濃度領
域２１を形成する。低濃度領域２１の長さ寸法は、気相
成長膜１７の膜厚で制御している。Thereafter, an ion implantation process is performed to form a low concentration region 21. The length of the low concentration region 21 is controlled by the thickness of the vapor growth film 17.
【００４１】その後は、塗布膜４１と気相成長膜１７と
を除去し、層間絶縁膜を形成し、この層間絶縁膜に接続
穴を形成し、さらに配線を形成して、半導体集積回路装
置が完成する。Thereafter, the coating film 41 and the vapor deposition film 17 are removed, an interlayer insulating film is formed, connection holes are formed in the interlayer insulating film, and further wirings are formed. Complete.
【００４２】この図２を用いて説明した、本発明の半導
体装置の製造方法の第２の実施例においては、塗布膜４
１を設けているので、塗布膜４１と気相成長膜１７との
エッチング速度の差を利用して、ゲート電極１５の側壁
に開口２３を確実に形成することができる。In the second embodiment of the method of manufacturing a semiconductor device according to the present invention described with reference to FIG.
Since 1 is provided, the opening 23 can be reliably formed on the side wall of the gate electrode 15 by utilizing the difference in etching rate between the coating film 41 and the vapor growth film 17.
【００４３】なお塗布膜４１としては、ポリメチルメタ
アクリレート以外にも、その他の有機高分子材料や、感
光性樹脂や、塗布ガラス膜など表面がほぼ平坦な形状に
形成することができる材料であれば、塗布膜４１として
適用可能である。The coating film 41 is not limited to polymethyl methacrylate, but may be any other organic polymer material, a photosensitive resin, or a material such as a coated glass film which can be formed into a substantially flat surface. For example, it can be applied as the coating film 41.
【００４４】さらに以上の説明においては、気相成長膜
１７としては、窒化シリコン膜を用いる実施例で説明し
たが、減圧雰囲気中の化学気相成長法で形成した酸化シ
リコン膜も適用できる。Further, in the above description, the embodiment using a silicon nitride film as the vapor growth film 17 has been described, but a silicon oxide film formed by a chemical vapor deposition method in a reduced pressure atmosphere can also be applied.
【００４５】さらに気相成長膜１７をエッチングして、
ゲート電極１５の側壁に開口２３を形成するエッチング
としては、反応性イオンエッチング装置を用いるドライ
エッチングで説明したが、ウェットエッチングでも気相
成長膜１７をエッチングして開口２３を形成することが
できる。Further, the vapor growth film 17 is etched,
As the etching for forming the opening 23 on the side wall of the gate electrode 15, dry etching using a reactive ion etching apparatus has been described. However, the opening 23 can also be formed by etching the vapor-phase growth film 17 by wet etching.
【００４６】たとえば窒化シリコン膜からなる気相成長
膜１７のウェットエッチングは、リン酸を用いて行い、
酸化シリコン膜からなる気相成長膜１７のウェットエッ
チングは、フッ酸系のエッチング液を用いて行う。気相
成長膜１７のエッチングは、ウェットエッチングで行う
ほうが半導体基板１１に損傷が発生しない。For example, wet etching of the vapor growth film 17 made of a silicon nitride film is performed using phosphoric acid.
The wet etching of the vapor deposition film 17 made of a silicon oxide film is performed using a hydrofluoric acid-based etchant. When the vapor growth film 17 is etched by wet etching, damage to the semiconductor substrate 11 does not occur.
【００４７】[0047]
【発明の効果】以上の説明で明らかなように、気相成長
膜の平面部と側壁部とのエッチング速度の差を利用し
て、低濃度領域を形成する本発明の製造方法において
は、低濃度領域の長さ寸法の変動はほとんど発生しない
ＬＤＤ構造を有するＭＯＳトランジスタを形成すること
ができる。したがって、半導体集積回路装置の特性は安
定して、高性能な特性を有する半導体集積回路装置が得
られる。As apparent from the above description, the manufacturing method of the present invention for forming a low-concentration region by utilizing the difference in the etching rate between the plane portion and the side wall portion of the vapor-phase grown film has a low effect. It is possible to form a MOS transistor having an LDD structure in which a change in the length of the concentration region hardly occurs. Therefore, the characteristics of the semiconductor integrated circuit device are stabilized, and a semiconductor integrated circuit device having high-performance characteristics can be obtained.
【図１】本発明における半導体装置の製造方法を工程順
に示す断面図である。FIG. 1 is a sectional view showing a method for manufacturing a semiconductor device according to the present invention in the order of steps.
【図２】本発明の他の実施例における半導体装置の製造
方法を工程順に示す断面図である。FIG. 2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention in the order of steps.
【図３】従来例における半導体装置の製造方法を工程順
に示す断面図である。FIG. 3 is a sectional view illustrating a method of manufacturing a semiconductor device in a conventional example in the order of steps.
１１ 半導体基板 １５ ゲート電極 １７ 気相成長膜 １９ 高濃度領域 ２１ 低濃度領域 ２３ 開口 ４１ 塗布膜 Reference Signs List 11 semiconductor substrate 15 gate electrode 17 vapor growth film 19 high concentration region 21 low concentration region 23 opening 41 coating film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/78
Claims (2)
濃度領域とを有するＭＯＳトランジスタの製造方法にお
いて、半導体基板上にゲート酸化膜とゲート電極とを形
成し、全面に減圧雰囲気での化学気相成長法により気相
成長膜を形成する工程と、イオン注入法により半導体基
板と逆導電型の不純物を導入して高濃度領域を形成する
工程と、ゲート電極の側壁の気相成長膜を除去して開口
を形成し、イオン注入法により半導体基板と逆導電型の
不純物を導入して低濃度領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。In a method of manufacturing a MOS transistor having at least a high-concentration region and a low-concentration region in a drain, a gate oxide film and a gate electrode are formed on a semiconductor substrate, and chemical vapor deposition is performed over the entire surface in a reduced-pressure atmosphere. Forming a high-concentration region by introducing an impurity of the opposite conductivity type to the semiconductor substrate by an ion implantation method; removing the vapor deposition film on the side wall of the gate electrode; Forming an opening and introducing an impurity of the opposite conductivity type to the semiconductor substrate by an ion implantation method to form a low-concentration region.
濃度領域とを有するＭＯＳトランジスタの製造方法にお
いて、半導体基板上にゲート酸化膜とゲート電極とを形
成し、全面に減圧雰囲気での化学気相成長法により気相
成長膜を形成し、イオン注入法により半導体基板と逆導
電型の不純物を導入して高濃度領域を形成し、さらに表
面がほぼ平坦な塗布膜を形成する工程と、気相成長膜の
一部が露出するまで塗布膜をエッチングする工程と、ゲ
ート電極の側壁の気相成長膜を除去して開口を形成し、
イオン注入法により半導体基板と逆導電型の不純物を導
入して低濃度領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。2. A method for manufacturing a MOS transistor having at least a high-concentration region and a low-concentration region in a drain, wherein a gate oxide film and a gate electrode are formed on a semiconductor substrate, and chemical vapor deposition is performed over the entire surface in a reduced-pressure atmosphere. Forming a high-concentration region by introducing an impurity of the opposite conductivity type to the semiconductor substrate by an ion implantation method, forming a coating film having a substantially flat surface, A step of etching the coating film until a part of the film is exposed, and forming an opening by removing the vapor deposition film on the side wall of the gate electrode;
Forming a low-concentration region by introducing impurities of the opposite conductivity type to the semiconductor substrate by an ion implantation method.
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|---|---|---|---|
| JP30325092A JP3179216B2 (en) | 1991-11-01 | 1992-10-16 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-313096 | 1991-11-01 | ||
| JP31309691 | 1991-11-01 | ||
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| JPH05211162A JPH05211162A (en) | 1993-08-20 |
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