JP4821214B2

JP4821214B2 - カスコード接続回路

Info

Publication number: JP4821214B2
Application number: JP2005245251A
Authority: JP
Inventors: 直樹棚橋; 晃井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2011-11-24
Anticipated expiration: 2025-08-26
Also published as: JP2007060458A; US20070046379A1; US7378912B2

Description

本発明は、主として８００ＭＨｚ以上の高周波帯で用いられるカスコード接続回路に関するものである。

２つの電解効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路は、主として８００ＭＨｚ以上の高周波帯で用いられる高周波増幅回路に用いられる。

図１４は、従来のカスコード接続回路を示す回路図である。図１４に示すように、従来のカスコード接続回路は、ソース端子が接地されたＦＥＴ１と、ソース端子がＦＥＴ１のドレイン端子に接続されたＦＥＴ２と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間に接続されたコンデンサ３と、ＦＥＴ２のドレイン端子とＦＥＴ２のゲート端子との間に接続された抵抗４と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続された抵抗５とを有する（例えば、特許文献１参照）。

特開２００５−３３６５０号公報

しかし、ＦＥＴ１とＦＥＴ２のドレイン・ソース電圧Ｖｄｓが交流的に同相・等振幅動作となるようにコンデンサ３の容量Ｃ１を決定すると、カスコード接続回路の出力側インピーダンスに負性抵抗を持つ周波数領域が現れ、発振を起しやすいという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができるカスコード接続回路を得るものである。

本発明に係るカスコード接続回路は、２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソース端子が接地された第１のＦＥＴと、ソース端子が第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、第１のＦＥＴのソース端子と第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備えるカスコード接続回路を複数個並列接続し、第１の抵抗の抵抗値と第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下である。本発明のその他の特徴は以下に明らかにする。

本発明により、利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができる。

実施の形態１．
以下に、添付の図面を参照して、本発明の実施の形態について説明する。

図１は、本発明の実施の形態１に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、ソース端子が接地されたＦＥＴ１（第１のＦＥＴ）と、ソース端子がＦＥＴ１のドレイン端子に接続されたＦＥＴ２（第２のＦＥＴ）と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間に直列接続された抵抗６（第１の抵抗）及びコンデンサ３（第１のコンデンサ）と、ＦＥＴ２のドレイン端子とＦＥＴ２のゲート端子との間に接続された抵抗４（第２の抵抗）と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続された抵抗５（第３の抵抗）とを有する。ここで、ＦＥＴ１のゲート端子、ＦＥＴ１のソース端子、及びＦＥＴ２のドレイン端子は、それぞれ、カスコード接続回路のゲート端子７、ソース端子８、及びドレイン端子９として機能する。また、抵抗４，５の抵抗値Ｒ１，Ｒ２は、コンデンサ３のインピーダンス１／ωＣ１の５倍以上である。ここで、コンデンサ３の容量をＣ１、角周波数をωとする。

図２は、本発明の実施の形態１に係るカスコード接続回路の集積回路を示す上面図である。基板１１上に３つのＦＥＴが並列接続された場合の電極パターンが示されている。その電極パターンは、２つのソース端子８、ゲート端子７、ドレイン端子９及びカスコード接続領域１２を備える。２つのソース端子８及びゲート端子７は、基板１１表面の左端に配置され、ドレイン端子９は、基板１１表面の右端に配置される。これらの電極は、金ワイヤにより半導体装置外部と結線される。ただし、ソース端子８は、電極下部にビアホールを設けて基板裏面の接地電極と結線してもよい。また、カスコード接続領域１２は、これらの電極７〜９に挟まれた状態で、基板１１表面の中央に配置される。

カスコード接続領域１２には、各々のＦＥＴのソース電極１３及びドレイン電極１４が、交互に並んで配列される。その配列方向は、ソース端子８（ゲート端子７）とドレイン端子９が対向する方向に垂直である。また、ソース電極１３及びドレイン電極１４は、共に矩形状であり、それらの配列方向は、その矩形の長辺に垂直な方向である。また、各々のソース電極１３とドレイン電極１４との間には、カスコード接続回路におけるＦＥＴ１とＦＥＴ２の接続部として、フローティング電極１５が設けられる。ソース電極１３及びドレイン電極１４は、それぞれゲート電極１７、１８と立体交差するエアブリッジ１６を介して、左側のソース端子８及び右側のドレイン端子９に接続される。以下では、隣接する１つのソース電極１３と１つのドレイン電極１４とから成るセルをＦＥＴセルという。

さらに、カスコード接続領域１２には、ＦＥＴ１のゲート電極１７及びＦＥＴ２のゲート電極１８が配置される。ゲート電極１７，１８は櫛型状であり、３つのＦＥＴに共通である。具体的に説明すると、ゲート電極１７は、ソース端子８（ゲート端子７）と複数のＦＥＴセルとの間で、ソース端子８（ゲート端子７）に沿って存在する直線部分と、その直線部分からソース電極１３とフローティング電極１５との間に延びた枝部分とを有する。また、ゲート電極１８は、ドレイン端子９と複数のＦＥＴセルとの間で、ドレイン端子９に沿って存在する直線部分と、その直線部分から、ドレイン電極１４とフローティング電極１５との間に延びた枝部分とを有する。ゲート電極１７は、基板１１左端のゲート端子７に接続される。

そして、下側のドレイン電極１４とゲート電極１８を接続するように抵抗５が設けられ、下側のソース電極１３とゲート電極１８を接続するように抵抗５が設けられる。さらに、コンデンサ３の一端が、ゲート電極１８に接続される。そして、コンデンサ３の他端が、エアブリッジ１６を介して抵抗６に接続される。この抵抗６はソース電極１３に接続される。また、コンデンサ３はＭＩＭ（金属／容量絶縁膜／金属）キャパシタにより構成され、抵抗４〜６はエピ抵抗により構成される。ただし、ギャップ容量や接合容量、注入抵抗や配線低抗等地の手段で構成してもよい。

次に、抵抗６の抵抗値Ｒ３が０Ω、２０Ω及び２００Ωの場合におけるカスコード接続回路のＳパラメータのシミュレーション結果をそれぞれ図３（ａ）〜（ｃ）に示す。ただし、コンデンサ３の容量Ｃ１は０．２ｐＦ、動作周波数ｆは３．０ＧＨｚである。

抵抗６の抵抗値Ｒ３が０Ωの場合は、Ｓ２２が反射利得を有しており不安定となっている。一方、抵抗６の抵抗値Ｒ３が２０Ω又は２００Ωの場合は、Ｓ２２の反射利得はなくなり安定性が向上している。

次に、Ｒ３＝２０Ω、２０ｂΩのケースにおけるＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２の時間波形のシミュレーション結果をそれぞれ図４（ａ）（ｂ）に示す。ただし、コンデンサ３の容量Ｃ１は０．２ｐＦ、動作周波数ｆは３．０ＧＨｚである。

ここで、カスコード接続回路の出力電力を大きくするには、ＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２がほぼ同相、等振幅である必要がある。しかし、抵抗６の抵抗値Ｒ３が２００Ωの場合は、ＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２の時間波形の位相が大きく異なるため、これらの合成であるカスコード接続回路全体のドレイン・ソース間電圧Ｖｄｓの振幅も小さくなり、出力電力の低下を招く。

一方、抵抗６の抵抗値Ｒ３が２０Ωの場合は、ＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２がほぼ同相振幅となり、カスコード接続回路全体のドレイン・ソース間電圧Ｖｄｓの振幅が大きくなるため、出力電力の低下を回避することができる。

抵抗６の抵抗値Ｒ３は、ＦＥＴ２のゲート端子のＲＦ電位が動作周波数ｆに対して十分高速に追従すればよいので、Ｃ１Ｒ３＜＜１／ｆを満たす範囲において任意に設定すればよい。具体的には、抵抗６の抵抗値Ｒ３とコンデンサ３の容量値Ｃ１との積Ｃ１Ｒ３が、動作周波数ｆに対応する周期の０．１倍以下になるようにすればよい。

本発明に係るカスコード接続回路は、抵抗６を設けたことにより、ＦＥＴ２のゲート端子にかかるＲＦ電力の一部が消費されるため、利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができる。

また、上記の例では抵抗５は、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続されていたが、図５に示すように、ＦＥＴ１のゲート端子とＦＥＴ２のゲート端子との間に接続してもよい。

実施の形態２．
図６は、本発明の実施の形態２に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、一端がＦＥＴ２のドレイン端子に接続されたマイクロストリップ線路２１（第１のマイクロストリップ線路）と、マイクロストリップ線路２２の他端とＦＥＴ１のソース端子との間に接続され、動作周波数でインピーダンスが短絡となるコンデンサ２２（第２のコンデンサ）と、マイクロストリップ線路２１の他端とＦＥＴ２のゲート端子との間に接続された抵抗４と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間に、抵抗６及びコンデンサ３とは並列に接続された抵抗５とを有する。その他の構成は実施の形態１と同様である。

カスコード接続回路のドレインバイアスは、コンデンサ２２とマイクロストリップ線路２１を介してドレインバイアス端子２０から印加される。コンデンサ２２によって動作周波数におけるＲＦ信号が短絡されていことで、出力ＲＦ信号が抵抗４，５へリークしないため、半導体装置の高出力化、高効率化が可能となる。

なお、マイクロストリップ線路２１の代わりに、コプレーナ線路やインダクタなどを用いてもよい。また、上記の例では抵抗５は、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続されていたが、図７に示すように、ＦＥＴ１のゲート端子とＦＥＴ２のゲート端子との間に接続してもよい。そして、上記の例では抵抗４と抵抗５の接続点とＦＥＴ２のゲート電極とを直接接続しているが、図８のようにマイクロストリップ線路２３及び抵抗２４を介して接続してもよい。ただし、抵抗２４の抵抗値Ｒ４は数百Ω以上とする。

実施の形態３．
図９は、本発明の実施の形態３に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、一端が抵抗２６を介してＦＥＴ１のゲート端子に接続されたマイクロストリップ線路２５（第２のマイクロストリップ線路）と、マイクロストリップ線路２５の他端とＦＥＴ１のソース端子との間に接続されたコンデンサ２７（第３のコンデンサ）とを有する。そして、抵抗５が、マイクロストリップ線路２５の他端とＦＥＴ１のソース端子との間に接続されている。また、新たにゲートバイアス端子２９が設けられている。その他の構成は図８に示すカスコード接続回路と同様である。

ＦＥＴ１のゲート電極へのＤＣバイアス電圧は、動作周波数でインピーダンスが短絡となるコンデンサ２７とマイクロストリップ線路２５を介してゲートバイアス端子２９から印加される。これにより、ＦＥＴ２のゲート電圧を生成するための抵抗４，５は、コンデンサ２７によってＲＦ信号から分離されるため、自由に抵抗値を設定することができ、設計とプロセス選択の自由度を向上させることができる。

なお、マイクロストリップ線路２３及び抵抗２４は必須ではない。また、マイクロストリップ線路２５又は抵抗２６の一方を省略してもよい。

実施の形態４．
図１０は、本発明の実施の形態４に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、高出力を得るために図１に示すカスコード接続回路を複数個並列接続したものである。ただし、実施の形態１〜３に係る他のカスコード接続回路を複数個並列接続してもよい。

ここで、従来のカスコード接続回路を複数個並列接続すると、分布定数回路的要因が無視できなくなり、各カスコード接続回路が均一動作しなくなるという問題があった。これに対し、本実施の形態では、各カスコード接続回路のＦＥＴ２のゲート電極にそれぞれにコンデンサ３及び抵抗６の直列回路を分散配置している。これにより、各ＦＥＴセルのＦＥＴ２のゲート電極のインピーダンスを均等に保つことができるため、各ＦＥＴセルを均等動作することができる。また、動作周波数以上の高周波領域においてはコンデンサ３がＲＦ的にショートとなり、等価回路的にＦＥＴ２のゲート電極が個別に抵抗６で接地されるためループ発振を抑制することもできる。

図１１は、本発明の実施の形態４に係るカスコード接続回路の集積回路を示す上面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。

ＦＥＴ２のゲート電極１８ごとにコンデンサ３を設け、両者をエアブリッジ１６で接続している。また、各ＦＥＴセルのＦＥＴ２のゲート電極同士はエアブリッジ１６で接続されおり、一括してＤＣバイアスを印加することができる。また、ソース電極１３はバイアホール３１によりＦＥＴセルごとに裏面接地電極と接続してあり、ソースインダクタンスの軽減を図っている。

図１２は、本発明の実施の形態４に係るカスコード接続回路の集積回路の別の例を示す上面図である。各ＦＥＴセルのフローティング電極１５同士をエアブリッジ１６で接続することにより、各ＦＥＴセルが均一動作するようにしたものである。

図１３は、本発明の実施の形態４に係るカスコード接続回路の集積回路の更に別の例を示す上面図である。各ＦＥＴセルのソース電極１３どうしをエアブリッジ１６で接続し、一括してカスコード接続回路の両端のバイアホール３１により裏面接地電極と接続している。これにより、ソース電極１３ごとにバイアホールを設ける構造に比べて小型化が可能であり、より安価な半導体装置を実現することができる。

本発明の実施の形態１に係るカスコード接続回路を示す回路図である。本発明の実施の形態１に係るカスコード接続回路の集積回路を示す上面図である。カスコード接続回路のＳパラメータのシミュレーション結果を示す図である。カスコード接続回路の２つのＦＥＴのドレイン・ソース間電圧の時間波形のシミュレーション結果を示す図である。本発明の実施の形態１に係るカスコード接続回路の別の例を示す回路図である。本発明の実施の形態２に係るカスコード接続回路を示す回路図である。本発明の実施の形態２に係るカスコード接続回路の別の例を示す回路図である。本発明の実施の形態２に係るカスコード接続回路の更に別の例を示す回路図である。本発明の実施の形態３に係るカスコード接続回路を示す回路図である。本発明の実施の形態４に係るカスコード接続回路を示す回路図である。本発明の実施の形態４に係るカスコード接続回路の集積回路を示す上面図である。本発明の実施の形態４に係るカスコード接続回路の集積回路の別の例を示す上面図である。本発明の実施の形態４に係るカスコード接続回路の集積回路の更に別の例を示す上面図である。従来のカスコード接続回路を示す回路図である。

符号の説明

１第１の電解効果型トランジスタ（第１のＦＥＴ）
２第２の電解効果型トランジスタ（第２のＦＥＴ）
３コンデンサ（第１のコンデンサ）
４抵抗（第２の抵抗）
５抵抗（第３の抵抗）
６抵抗（第１の抵抗）
２１マイクロストリップ線路（第１のマイクロストリップ線路）
２２コンデンサ（第２のコンデンサ）
２５マイクロストリップ線路（第２のマイクロストリップ線路）
２７コンデンサ（第３のコンデンサ）

Claims

２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備えるカスコード接続回路を複数個並列接続し、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であることを特徴とするカスコード接続回路。
前記第２のＦＥＴのドレイン端子と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に、前記第１の抵抗及び前記第１のコンデンサとは並列に接続された第３の抵抗とを更に有することを特徴とする請求項１に記載のカスコード接続回路。
前記第２のＦＥＴのドレイン端子と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのゲート端子と前記第２のＦＥＴのゲート端子との間に接続された第３の抵抗とを更に有することを特徴とする請求項１に記載のカスコード接続回路。
２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であり、
一端が前記第２のＦＥＴのドレイン端子に接続されたマイクロストリップ線路と、
前記マイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第２のコンデンサと、
前記マイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に、前記第１の抵抗及び前記第１のコンデンサとは並列に接続された第３の抵抗とを更に有することを特徴とするカスコード接続回路。
２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であり、
一端が前記第２のＦＥＴのドレイン端子に接続されたマイクロストリップ線路と、
前記マイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第２のコンデンサと、
前記マイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのゲート端子と前記第２のＦＥＴのゲート端子との間に接続された第３の抵抗とを更に有することを特徴とするカスコード接続回路。
２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であり、
一端が前記第２のＦＥＴのドレイン端子に接続された第１のマイクロストリップ線路と、
前記第１のマイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第２のコンデンサと、
前記第１のマイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
一端が前記第１のＦＥＴのゲート端子に接続された第２のマイクロストリップ線路と、
前記第２のマイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第３のコンデンサと、
前記第２のマイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第３の抵抗とを更に有することを特徴とするカスコード接続回路。
請求項４〜６の何れか１項に記載のカスコード接続回路を複数個並列接続したことを特徴とするカスコード接続回路。