JP4821214B2 - Cascode connection circuit - Google Patents

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Description

本発明は、主として８００ＭＨｚ以上の高周波帯で用いられるカスコード接続回路に関するものである。   The present invention relates to a cascode connection circuit mainly used in a high frequency band of 800 MHz or higher.

２つの電解効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路は、主として８００ＭＨｚ以上の高周波帯で用いられる高周波増幅回路に用いられる。   A cascode connection circuit in which two field effect transistors (hereinafter referred to as “FETs”) are cascode-connected is mainly used for a high-frequency amplifier circuit used in a high-frequency band of 800 MHz or higher.

図１４は、従来のカスコード接続回路を示す回路図である。図１４に示すように、従来のカスコード接続回路は、ソース端子が接地されたＦＥＴ１と、ソース端子がＦＥＴ１のドレイン端子に接続されたＦＥＴ２と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間に接続されたコンデンサ３と、ＦＥＴ２のドレイン端子とＦＥＴ２のゲート端子との間に接続された抵抗４と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続された抵抗５とを有する（例えば、特許文献１参照）。   FIG. 14 is a circuit diagram showing a conventional cascode connection circuit. As shown in FIG. 14, the conventional cascode connection circuit includes an FET 1 whose source terminal is grounded, an FET 2 whose source terminal is connected to the drain terminal of FET 1, and a source terminal of FET 1 and a gate terminal of FET 2. The connected capacitor 3, the resistor 4 connected between the drain terminal of the FET 2 and the gate terminal of the FET 2, and the resistor 3 connected in parallel between the source terminal of the FET 1 and the gate terminal of the FET 2 5 (see, for example, Patent Document 1).

特開２００５−３３６５０号公報JP 2005-33650 A

しかし、ＦＥＴ１とＦＥＴ２のドレイン・ソース電圧Ｖｄｓが交流的に同相・等振幅動作となるようにコンデンサ３の容量Ｃ１を決定すると、カスコード接続回路の出力側インピーダンスに負性抵抗を持つ周波数領域が現れ、発振を起しやすいという問題があった。   However, when the capacitance C1 of the capacitor 3 is determined so that the drain-source voltage Vds of the FET1 and FET2 is AC in-phase / equal amplitude operation, a frequency region having a negative resistance appears in the output side impedance of the cascode connection circuit. There was a problem that oscillation was likely to occur.

本発明は、上述のような課題を解決するためになされたもので、その目的は、利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができるカスコード接続回路を得るものである。   The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a cascode connection circuit capable of improving operational stability without deteriorating gain, output power, and efficiency. It is.

本発明に係るカスコード接続回路は、２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソース端子が接地された第１のＦＥＴと、ソース端子が第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、第１のＦＥＴのソース端子と第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備えるカスコード接続回路を複数個並列接続し、第１の抵抗の抵抗値と第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下である。本発明のその他の特徴は以下に明らかにする。
A cascode connection circuit according to the present invention is a cascode connection circuit in which two field- effect transistors (hereinafter referred to as “FETs”) are cascode-connected, a first FET whose source terminal is grounded, and a source terminal Is connected to the drain terminal of the first FET, and the first resistor and the first capacitor are connected in series between the source terminal of the first FET and the gate terminal of the second FET. the cascode connection circuit Ru with bets plurality parallel connection, the product of the capacitance value of the resistance value of the first resistor and the first capacitor is equal to or less than 0.1 times the period corresponding to the operating frequency. Other features of the present invention will become apparent below.

本発明により、利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができる。   According to the present invention, operational stability can be improved without degrading gain, output power, and efficiency.

実施の形態１．
以下に、添付の図面を参照して、本発明の実施の形態について説明する。 Embodiment 1 FIG.
Embodiments of the present invention will be described below with reference to the accompanying drawings.

図１は、本発明の実施の形態１に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、ソース端子が接地されたＦＥＴ１（第１のＦＥＴ）と、ソース端子がＦＥＴ１のドレイン端子に接続されたＦＥＴ２（第２のＦＥＴ）と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間に直列接続された抵抗６（第１の抵抗）及びコンデンサ３（第１のコンデンサ）と、ＦＥＴ２のドレイン端子とＦＥＴ２のゲート端子との間に接続された抵抗４（第２の抵抗）と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続された抵抗５（第３の抵抗）とを有する。ここで、ＦＥＴ１のゲート端子、ＦＥＴ１のソース端子、及びＦＥＴ２のドレイン端子は、それぞれ、カスコード接続回路のゲート端子７、ソース端子８、及びドレイン端子９として機能する。また、抵抗４，５の抵抗値Ｒ１，Ｒ２は、コンデンサ３のインピーダンス１／ωＣ１の５倍以上である。ここで、コンデンサ３の容量をＣ１、角周波数をωとする。   FIG. 1 is a circuit diagram showing a cascode connection circuit according to Embodiment 1 of the present invention. As shown, the cascode connection circuit includes an FET 1 (first FET) whose source terminal is grounded, an FET 2 (second FET) whose source terminal is connected to the drain terminal of FET 1, and a source terminal of FET 1. And a resistor 4 (first resistor) and a capacitor 3 (first capacitor) connected in series between the FET 2 and the gate terminal of the FET 2, and a resistor 4 connected between the drain terminal of the FET 2 and the gate terminal of the FET 2. (Second resistor) and a resistor 5 (third resistor) connected in parallel with the capacitor 3 between the source terminal of the FET 1 and the gate terminal of the FET 2. Here, the gate terminal of FET1, the source terminal of FET1, and the drain terminal of FET2 function as the gate terminal 7, the source terminal 8, and the drain terminal 9 of the cascode connection circuit, respectively. The resistance values R1 and R2 of the resistors 4 and 5 are five times or more the impedance 1 / ωC1 of the capacitor 3. Here, the capacitance of the capacitor 3 is C1, and the angular frequency is ω.

図２は、本発明の実施の形態１に係るカスコード接続回路の集積回路を示す上面図である。基板１１上に３つのＦＥＴが並列接続された場合の電極パターンが示されている。その電極パターンは、２つのソース端子８、ゲート端子７、ドレイン端子９及びカスコード接続領域１２を備える。２つのソース端子８及びゲート端子７は、基板１１表面の左端に配置され、ドレイン端子９は、基板１１表面の右端に配置される。これらの電極は、金ワイヤにより半導体装置外部と結線される。ただし、ソース端子８は、電極下部にビアホールを設けて基板裏面の接地電極と結線してもよい。また、カスコード接続領域１２は、これらの電極７〜９に挟まれた状態で、基板１１表面の中央に配置される。   FIG. 2 is a top view showing an integrated circuit of the cascode connection circuit according to the first embodiment of the present invention. An electrode pattern when three FETs are connected in parallel on the substrate 11 is shown. The electrode pattern includes two source terminals 8, a gate terminal 7, a drain terminal 9, and a cascode connection region 12. The two source terminals 8 and the gate terminal 7 are arranged at the left end of the surface of the substrate 11, and the drain terminal 9 is arranged at the right end of the surface of the substrate 11. These electrodes are connected to the outside of the semiconductor device by gold wires. However, the source terminal 8 may be connected to the ground electrode on the back surface of the substrate by providing a via hole under the electrode. Further, the cascode connection region 12 is disposed at the center of the surface of the substrate 11 while being sandwiched between these electrodes 7 to 9.

カスコード接続領域１２には、各々のＦＥＴのソース電極１３及びドレイン電極１４が、交互に並んで配列される。その配列方向は、ソース端子８（ゲート端子７）とドレイン端子９が対向する方向に垂直である。また、ソース電極１３及びドレイン電極１４は、共に矩形状であり、それらの配列方向は、その矩形の長辺に垂直な方向である。また、各々のソース電極１３とドレイン電極１４との間には、カスコード接続回路におけるＦＥＴ１とＦＥＴ２の接続部として、フローティング電極１５が設けられる。ソース電極１３及びドレイン電極１４は、それぞれゲート電極１７、１８と立体交差するエアブリッジ１６を介して、左側のソース端子８及び右側のドレイン端子９に接続される。以下では、隣接する１つのソース電極１３と１つのドレイン電極１４とから成るセルをＦＥＴセルという。   In the cascode connection region 12, the source electrodes 13 and the drain electrodes 14 of the respective FETs are alternately arranged. The arrangement direction is perpendicular to the direction in which the source terminal 8 (gate terminal 7) and the drain terminal 9 face each other. The source electrode 13 and the drain electrode 14 are both rectangular, and the arrangement direction thereof is a direction perpendicular to the long side of the rectangle. Further, a floating electrode 15 is provided between each source electrode 13 and the drain electrode 14 as a connection portion of the FET 1 and the FET 2 in the cascode connection circuit. The source electrode 13 and the drain electrode 14 are connected to the left source terminal 8 and the right drain terminal 9 through an air bridge 16 that three-dimensionally intersects with the gate electrodes 17 and 18, respectively. Hereinafter, a cell composed of one adjacent source electrode 13 and one drain electrode 14 is referred to as an FET cell.

さらに、カスコード接続領域１２には、ＦＥＴ１のゲート電極１７及びＦＥＴ２のゲート電極１８が配置される。ゲート電極１７，１８は櫛型状であり、３つのＦＥＴに共通である。具体的に説明すると、ゲート電極１７は、ソース端子８（ゲート端子７）と複数のＦＥＴセルとの間で、ソース端子８（ゲート端子７）に沿って存在する直線部分と、その直線部分からソース電極１３とフローティング電極１５との間に延びた枝部分とを有する。また、ゲート電極１８は、ドレイン端子９と複数のＦＥＴセルとの間で、ドレイン端子９に沿って存在する直線部分と、その直線部分から、ドレイン電極１４とフローティング電極１５との間に延びた枝部分とを有する。ゲート電極１７は、基板１１左端のゲート端子７に接続される。   Further, the cascode connection region 12 is provided with the gate electrode 17 of the FET 1 and the gate electrode 18 of the FET 2. The gate electrodes 17 and 18 are comb-shaped and are common to the three FETs. More specifically, the gate electrode 17 includes a straight line portion existing along the source terminal 8 (gate terminal 7) between the source terminal 8 (gate terminal 7) and the plurality of FET cells, and the straight line portion. A branch portion extending between the source electrode 13 and the floating electrode 15. The gate electrode 18 extends between the drain terminal 9 and the plurality of FET cells, and extends between the drain electrode 14 and the floating electrode 15 from the linear portion existing along the drain terminal 9. A branch portion. The gate electrode 17 is connected to the gate terminal 7 at the left end of the substrate 11.

そして、下側のドレイン電極１４とゲート電極１８を接続するように抵抗５が設けられ、下側のソース電極１３とゲート電極１８を接続するように抵抗５が設けられる。さらに、コンデンサ３の一端が、ゲート電極１８に接続される。そして、コンデンサ３の他端が、エアブリッジ１６を介して抵抗６に接続される。この抵抗６はソース電極１３に接続される。また、コンデンサ３はＭＩＭ（金属／容量絶縁膜／金属）キャパシタにより構成され、抵抗４〜６はエピ抵抗により構成される。ただし、ギャップ容量や接合容量、注入抵抗や配線低抗等地の手段で構成してもよい。   A resistor 5 is provided so as to connect the lower drain electrode 14 and the gate electrode 18, and a resistor 5 is provided so as to connect the lower source electrode 13 and the gate electrode 18. Furthermore, one end of the capacitor 3 is connected to the gate electrode 18. The other end of the capacitor 3 is connected to the resistor 6 via the air bridge 16. This resistor 6 is connected to the source electrode 13. In addition, the capacitor 3 is configured by an MIM (metal / capacitance insulating film / metal) capacitor, and the resistors 4 to 6 are configured by epi resistors. However, a gap capacity, junction capacity, injection resistance, wiring resistance, etc. may be used.

次に、抵抗６の抵抗値Ｒ３が０Ω、２０Ω及び２００Ωの場合におけるカスコード接続回路のＳパラメータのシミュレーション結果をそれぞれ図３（ａ）〜（ｃ）に示す。ただし、コンデンサ３の容量Ｃ１は０．２ｐＦ、動作周波数ｆは３．０ＧＨｚである。   Next, simulation results of S parameters of the cascode connection circuit when the resistance value R3 of the resistor 6 is 0Ω, 20Ω, and 200Ω are shown in FIGS. However, the capacitance C1 of the capacitor 3 is 0.2 pF, and the operating frequency f is 3.0 GHz.

抵抗６の抵抗値Ｒ３が０Ωの場合は、Ｓ２２が反射利得を有しており不安定となっている。一方、抵抗６の抵抗値Ｒ３が２０Ω又は２００Ωの場合は、Ｓ２２の反射利得はなくなり安定性が向上している。   When the resistance value R3 of the resistor 6 is 0Ω, S22 has a reflection gain and is unstable. On the other hand, when the resistance value R3 of the resistor 6 is 20Ω or 200Ω, the reflection gain in S22 is eliminated and the stability is improved.

次に、Ｒ３＝２０Ω、２０ｂΩのケースにおけるＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２の時間波形のシミュレーション結果をそれぞれ図４（ａ）（ｂ）に示す。ただし、コンデンサ３の容量Ｃ１は０．２ｐＦ、動作周波数ｆは３．０ＧＨｚである。   Next, simulation results of time waveforms of the drain-source voltages Vds1 and Vds2 of the FET1 and FET2 in the case of R3 = 20Ω and 20bΩ are respectively shown in FIGS. However, the capacitance C1 of the capacitor 3 is 0.2 pF, and the operating frequency f is 3.0 GHz.

ここで、カスコード接続回路の出力電力を大きくするには、ＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２がほぼ同相、等振幅である必要がある。しかし、抵抗６の抵抗値Ｒ３が２００Ωの場合は、ＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２の時間波形の位相が大きく異なるため、これらの合成であるカスコード接続回路全体のドレイン・ソース間電圧Ｖｄｓの振幅も小さくなり、出力電力の低下を招く。   Here, in order to increase the output power of the cascode connection circuit, it is necessary that the drain-source voltages Vds1 and Vds2 of the FET1 and FET2 have substantially the same phase and equal amplitude. However, when the resistance value R3 of the resistor 6 is 200Ω, the phase of the time waveforms of the drain-source voltages Vds1 and Vds2 of the FET1 and FET2 are greatly different. The amplitude of the voltage Vds is also reduced, leading to a reduction in output power.

一方、抵抗６の抵抗値Ｒ３が２０Ωの場合は、ＦＥＴ１及びＦＥＴ２のドレイン・ソース間電圧Ｖｄｓ１及びＶｄｓ２がほぼ同相振幅となり、カスコード接続回路全体のドレイン・ソース間電圧Ｖｄｓの振幅が大きくなるため、出力電力の低下を回避することができる。   On the other hand, when the resistance value R3 of the resistor 6 is 20Ω, the drain-source voltages Vds1 and Vds2 of the FET1 and FET2 have substantially the same phase amplitude, and the amplitude of the drain-source voltage Vds of the entire cascode connection circuit increases. A decrease in output power can be avoided.

抵抗６の抵抗値Ｒ３は、ＦＥＴ２のゲート端子のＲＦ電位が動作周波数ｆに対して十分高速に追従すればよいので、Ｃ１Ｒ３＜＜１／ｆを満たす範囲において任意に設定すればよい。具体的には、抵抗６の抵抗値Ｒ３とコンデンサ３の容量値Ｃ１との積Ｃ１Ｒ３が、動作周波数ｆに対応する周期の０．１倍以下になるようにすればよい。   The resistance value R3 of the resistor 6 may be set arbitrarily within a range satisfying C1R3 << 1 / f because the RF potential of the gate terminal of the FET 2 only needs to follow the operating frequency f at a sufficiently high speed. Specifically, the product C1R3 of the resistance value R3 of the resistor 6 and the capacitance value C1 of the capacitor 3 may be 0.1 times or less of the period corresponding to the operating frequency f.

本発明に係るカスコード接続回路は、抵抗６を設けたことにより、ＦＥＴ２のゲート端子にかかるＲＦ電力の一部が消費されるため、利得、出力電力及び効率を劣化させることなく動作の安定性を向上させることができる。   Since the cascode connection circuit according to the present invention consumes a part of the RF power applied to the gate terminal of the FET 2 due to the provision of the resistor 6, the operation stability can be improved without deteriorating the gain, output power and efficiency. Can be improved.

また、上記の例では抵抗５は、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続されていたが、図５に示すように、ＦＥＴ１のゲート端子とＦＥＴ２のゲート端子との間に接続してもよい。   In the above example, the resistor 5 is connected in parallel with the capacitor 3 between the source terminal of the FET 1 and the gate terminal of the FET 2. However, as shown in FIG. 5, the gate terminal of the FET 1 and the gate of the FET 2 are connected. You may connect between terminals.

実施の形態２．
図６は、本発明の実施の形態２に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、一端がＦＥＴ２のドレイン端子に接続されたマイクロストリップ線路２１（第１のマイクロストリップ線路）と、マイクロストリップ線路２２の他端とＦＥＴ１のソース端子との間に接続され、動作周波数でインピーダンスが短絡となるコンデンサ２２（第２のコンデンサ）と、マイクロストリップ線路２１の他端とＦＥＴ２のゲート端子との間に接続された抵抗４と、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間に、抵抗６及びコンデンサ３とは並列に接続された抵抗５とを有する。その他の構成は実施の形態１と同様である。 Embodiment 2. FIG.
FIG. 6 is a circuit diagram showing a cascode connection circuit according to Embodiment 2 of the present invention. As shown in the figure, this cascode connection circuit includes a microstrip line 21 (first microstrip line) having one end connected to the drain terminal of the FET 2, and the other end of the microstrip line 22 and the source terminal of the FET 1. , A capacitor 22 (second capacitor) whose impedance is short-circuited at the operating frequency, a resistor 4 connected between the other end of the microstrip line 21 and the gate terminal of the FET 2, and a source terminal of the FET 1 Between the gate terminal of the FET 2, the resistor 6 and the capacitor 3 have a resistor 5 connected in parallel. Other configurations are the same as those of the first embodiment.

カスコード接続回路のドレインバイアスは、コンデンサ２２とマイクロストリップ線路２１を介してドレインバイアス端子２０から印加される。コンデンサ２２によって動作周波数におけるＲＦ信号が短絡されていことで、出力ＲＦ信号が抵抗４，５へリークしないため、半導体装置の高出力化、高効率化が可能となる。   The drain bias of the cascode connection circuit is applied from the drain bias terminal 20 via the capacitor 22 and the microstrip line 21. Since the RF signal at the operating frequency is short-circuited by the capacitor 22, the output RF signal does not leak to the resistors 4 and 5, so that high output and high efficiency of the semiconductor device can be achieved.

なお、マイクロストリップ線路２１の代わりに、コプレーナ線路やインダクタなどを用いてもよい。また、上記の例では抵抗５は、ＦＥＴ１のソース端子とＦＥＴ２のゲート端子との間にコンデンサ３とは並列に接続されていたが、図７に示すように、ＦＥＴ１のゲート端子とＦＥＴ２のゲート端子との間に接続してもよい。そして、上記の例では抵抗４と抵抗５の接続点とＦＥＴ２のゲート電極とを直接接続しているが、図８のようにマイクロストリップ線路２３及び抵抗２４を介して接続してもよい。ただし、抵抗２４の抵抗値Ｒ４は数百Ω以上とする。   In place of the microstrip line 21, a coplanar line or an inductor may be used. In the above example, the resistor 5 is connected in parallel with the capacitor 3 between the source terminal of the FET 1 and the gate terminal of the FET 2. However, as shown in FIG. 7, the gate terminal of the FET 1 and the gate of the FET 2 are connected. You may connect between terminals. In the above example, the connection point between the resistor 4 and the resistor 5 and the gate electrode of the FET 2 are directly connected, but they may be connected via the microstrip line 23 and the resistor 24 as shown in FIG. However, the resistance value R4 of the resistor 24 is several hundred Ω or more.

実施の形態３．
図９は、本発明の実施の形態３に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、一端が抵抗２６を介してＦＥＴ１のゲート端子に接続されたマイクロストリップ線路２５（第２のマイクロストリップ線路）と、マイクロストリップ線路２５の他端とＦＥＴ１のソース端子との間に接続されたコンデンサ２７（第３のコンデンサ）とを有する。そして、抵抗５が、マイクロストリップ線路２５の他端とＦＥＴ１のソース端子との間に接続されている。また、新たにゲートバイアス端子２９が設けられている。その他の構成は図８に示すカスコード接続回路と同様である。 Embodiment 3 FIG.
FIG. 9 is a circuit diagram showing a cascode connection circuit according to Embodiment 3 of the present invention. As shown in the figure, this cascode connection circuit includes a microstrip line 25 (second microstrip line) having one end connected to the gate terminal of the FET 1 via a resistor 26, the other end of the microstrip line 25, and the FET 1 And a capacitor 27 (third capacitor) connected to the source terminal. The resistor 5 is connected between the other end of the microstrip line 25 and the source terminal of the FET 1. In addition, a gate bias terminal 29 is newly provided. Other configurations are the same as those of the cascode connection circuit shown in FIG.

ＦＥＴ１のゲート電極へのＤＣバイアス電圧は、動作周波数でインピーダンスが短絡となるコンデンサ２７とマイクロストリップ線路２５を介してゲートバイアス端子２９から印加される。これにより、ＦＥＴ２のゲート電圧を生成するための抵抗４，５は、コンデンサ２７によってＲＦ信号から分離されるため、自由に抵抗値を設定することができ、設計とプロセス選択の自由度を向上させることができる。   The DC bias voltage to the gate electrode of the FET 1 is applied from the gate bias terminal 29 via the capacitor 27 and the microstrip line 25 whose impedance is short-circuited at the operating frequency. Thereby, since the resistors 4 and 5 for generating the gate voltage of the FET 2 are separated from the RF signal by the capacitor 27, the resistance value can be freely set, and the degree of freedom in design and process selection is improved. be able to.

なお、マイクロストリップ線路２３及び抵抗２４は必須ではない。また、マイクロストリップ線路２５又は抵抗２６の一方を省略してもよい。   Note that the microstrip line 23 and the resistor 24 are not essential. One of the microstrip line 25 and the resistor 26 may be omitted.

実施の形態４．
図１０は、本発明の実施の形態４に係るカスコード接続回路を示す回路図である。図示のように、このカスコード接続回路は、高出力を得るために図１に示すカスコード接続回路を複数個並列接続したものである。ただし、実施の形態１〜３に係る他のカスコード接続回路を複数個並列接続してもよい。 Embodiment 4 FIG.
FIG. 10 is a circuit diagram showing a cascode connection circuit according to Embodiment 4 of the present invention. As shown in the figure, this cascode connection circuit is obtained by connecting a plurality of cascode connection circuits shown in FIG. 1 in parallel in order to obtain a high output. However, a plurality of other cascode connection circuits according to the first to third embodiments may be connected in parallel.

ここで、従来のカスコード接続回路を複数個並列接続すると、分布定数回路的要因が無視できなくなり、各カスコード接続回路が均一動作しなくなるという問題があった。これに対し、本実施の形態では、各カスコード接続回路のＦＥＴ２のゲート電極にそれぞれにコンデンサ３及び抵抗６の直列回路を分散配置している。これにより、各ＦＥＴセルのＦＥＴ２のゲート電極のインピーダンスを均等に保つことができるため、各ＦＥＴセルを均等動作することができる。また、動作周波数以上の高周波領域においてはコンデンサ３がＲＦ的にショートとなり、等価回路的にＦＥＴ２のゲート電極が個別に抵抗６で接地されるためループ発振を抑制することもできる。   Here, when a plurality of conventional cascode connection circuits are connected in parallel, the distributed constant circuit factor cannot be ignored and each cascode connection circuit does not operate uniformly. On the other hand, in this embodiment, series circuits of capacitors 3 and resistors 6 are arranged in a distributed manner on the gate electrodes of the FETs 2 of the respective cascode connection circuits. Thereby, since the impedance of the gate electrode of FET2 of each FET cell can be kept equal, each FET cell can be operated equally. In the high frequency region above the operating frequency, the capacitor 3 is shorted in RF, and the gate electrode of the FET 2 is individually grounded by the resistor 6 in an equivalent circuit, so that loop oscillation can be suppressed.

図１１は、本発明の実施の形態４に係るカスコード接続回路の集積回路を示す上面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。   FIG. 11 is a top view showing an integrated circuit of the cascode connection circuit according to the fourth embodiment of the present invention. Constituent elements similar to those in FIG.

ＦＥＴ２のゲート電極１８ごとにコンデンサ３を設け、両者をエアブリッジ１６で接続している。また、各ＦＥＴセルのＦＥＴ２のゲート電極同士はエアブリッジ１６で接続されおり、一括してＤＣバイアスを印加することができる。また、ソース電極１３はバイアホール３１によりＦＥＴセルごとに裏面接地電極と接続してあり、ソースインダクタンスの軽減を図っている。   A capacitor 3 is provided for each gate electrode 18 of the FET 2, and both are connected by an air bridge 16. Further, the gate electrodes of the FET 2 of each FET cell are connected by an air bridge 16, and a DC bias can be applied collectively. Further, the source electrode 13 is connected to the back ground electrode for each FET cell through a via hole 31 to reduce the source inductance.

図１２は、本発明の実施の形態４に係るカスコード接続回路の集積回路の別の例を示す上面図である。各ＦＥＴセルのフローティング電極１５同士をエアブリッジ１６で接続することにより、各ＦＥＴセルが均一動作するようにしたものである。   FIG. 12 is a top view showing another example of the integrated circuit of the cascode connection circuit according to Embodiment 4 of the present invention. By connecting the floating electrodes 15 of the FET cells to each other by an air bridge 16, the FET cells are uniformly operated.

図１３は、本発明の実施の形態４に係るカスコード接続回路の集積回路の更に別の例を示す上面図である。各ＦＥＴセルのソース電極１３どうしをエアブリッジ１６で接続し、一括してカスコード接続回路の両端のバイアホール３１により裏面接地電極と接続している。これにより、ソース電極１３ごとにバイアホールを設ける構造に比べて小型化が可能であり、より安価な半導体装置を実現することができる。   FIG. 13 is a top view showing still another example of the integrated circuit of the cascode connection circuit according to the fourth embodiment of the present invention. The source electrodes 13 of the FET cells are connected to each other by an air bridge 16 and are collectively connected to the back ground electrode by via holes 31 at both ends of the cascode connection circuit. Thereby, it is possible to reduce the size as compared with a structure in which a via hole is provided for each source electrode 13, and it is possible to realize a cheaper semiconductor device.

本発明の実施の形態１に係るカスコード接続回路を示す回路図である。It is a circuit diagram which shows the cascode connection circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係るカスコード接続回路の集積回路を示す上面図である。It is a top view which shows the integrated circuit of the cascode connection circuit which concerns on Embodiment 1 of this invention. カスコード接続回路のＳパラメータのシミュレーション結果を示す図である。It is a figure which shows the simulation result of S parameter of a cascode connection circuit. カスコード接続回路の２つのＦＥＴのドレイン・ソース間電圧の時間波形のシミュレーション結果を示す図である。It is a figure which shows the simulation result of the time waveform of the drain-source voltage of two FET of a cascode connection circuit. 本発明の実施の形態１に係るカスコード接続回路の別の例を示す回路図である。It is a circuit diagram which shows another example of the cascode connection circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係るカスコード接続回路を示す回路図である。It is a circuit diagram which shows the cascode connection circuit which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係るカスコード接続回路の別の例を示す回路図である。It is a circuit diagram which shows another example of the cascode connection circuit which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係るカスコード接続回路の更に別の例を示す回路図である。It is a circuit diagram which shows another example of the cascode connection circuit which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係るカスコード接続回路を示す回路図である。It is a circuit diagram which shows the cascode connection circuit which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係るカスコード接続回路を示す回路図である。It is a circuit diagram which shows the cascode connection circuit based on Embodiment 4 of this invention. 本発明の実施の形態４に係るカスコード接続回路の集積回路を示す上面図である。It is a top view which shows the integrated circuit of the cascode connection circuit which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係るカスコード接続回路の集積回路の別の例を示す上面図である。It is a top view which shows another example of the integrated circuit of the cascode connection circuit based on Embodiment 4 of this invention. 本発明の実施の形態４に係るカスコード接続回路の集積回路の更に別の例を示す上面図である。It is a top view which shows another example of the integrated circuit of the cascode connection circuit which concerns on Embodiment 4 of this invention. 従来のカスコード接続回路を示す回路図である。It is a circuit diagram which shows the conventional cascode connection circuit.

符号の説明Explanation of symbols

１ 第１の電解効果型トランジスタ（第１のＦＥＴ）
２ 第２の電解効果型トランジスタ（第２のＦＥＴ）
３ コンデンサ（第１のコンデンサ）
４ 抵抗（第２の抵抗）
５ 抵抗（第３の抵抗）
６ 抵抗（第１の抵抗）
２１ マイクロストリップ線路（第１のマイクロストリップ線路）
２２ コンデンサ（第２のコンデンサ）
２５ マイクロストリップ線路（第２のマイクロストリップ線路）
２７ コンデンサ（第３のコンデンサ） 1 First field effect transistor (first FET)
2 Second field effect transistor (second FET)
3 Capacitor (first capacitor)
4 Resistance (second resistance)
5 Resistance (third resistance)
6 Resistance (first resistance)
21 Microstrip line (first microstrip line)
22 Capacitor (second capacitor)
25 Microstrip line (second microstrip line)
27 Capacitor (third capacitor)

Claims (7)

２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備えるカスコード接続回路を複数個並列接続し、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であることを特徴とするカスコード接続回路。 A cascode connection circuit in which two field effect transistors (hereinafter referred to as “FETs”) are cascode-connected,
A first FET whose source terminal is grounded;
A second FET having a source terminal connected to the drain terminal of the first FET;
The cascode connection circuit plurality parallel connection Ru and a first resistor and a first capacitor connected in series between a gate terminal of said source terminals of the first FET second FET,
A cascode connection circuit, wherein a product of a resistance value of the first resistor and a capacitance value of the first capacitor is 0.1 times or less of a period corresponding to an operating frequency. 前記第２のＦＥＴのドレイン端子と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に、前記第１の抵抗及び前記第１のコンデンサとは並列に接続された第３の抵抗とを更に有することを特徴とする請求項１に記載のカスコード接続回路。 A second resistor connected between the drain terminal of the second FET and the gate terminal of the second FET;
And a third resistor connected in parallel with the first resistor and the first capacitor between the source terminal of the first FET and the gate terminal of the second FET. The cascode connection circuit according to claim 1, wherein: 前記第２のＦＥＴのドレイン端子と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのゲート端子と前記第２のＦＥＴのゲート端子との間に接続された第３の抵抗とを更に有することを特徴とする請求項１に記載のカスコード接続回路。 A second resistor connected between the drain terminal of the second FET and the gate terminal of the second FET;
The cascode connection circuit according to claim 1, further comprising a third resistor connected between the gate terminal of the first FET and the gate terminal of the second FET. ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であり、
一端が前記第２のＦＥＴのドレイン端子に接続されたマイクロストリップ線路と、
前記マイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第２のコンデンサと、
前記マイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に、前記第１の抵抗及び前記第１のコンデンサとは並列に接続された第３の抵抗とを更に有することを特徴とするカスコード接続回路。 A cascode connection circuit in which two field effect transistors (hereinafter referred to as “FETs”) are cascode-connected,
A first FET whose source terminal is grounded;
A second FET having a source terminal connected to the drain terminal of the first FET;
A first resistor and a first capacitor connected in series between a source terminal of the first FET and a gate terminal of the second FET;
The product of the resistance value of the first resistor and the capacitance value of the first capacitor is 0.1 times or less of the period corresponding to the operating frequency;
A microstrip line having one end connected to the drain terminal of the second FET;
A second capacitor connected between the other end of the microstrip line and a source terminal of the first FET;
A second resistor connected between the other end of the microstrip line and the gate terminal of the second FET;
And a third resistor connected in parallel with the first resistor and the first capacitor between the source terminal of the first FET and the gate terminal of the second FET. features and be Luke Sukodo connection circuit. ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であり、
一端が前記第２のＦＥＴのドレイン端子に接続されたマイクロストリップ線路と、
前記マイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第２のコンデンサと、
前記マイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
前記第１のＦＥＴのゲート端子と前記第２のＦＥＴのゲート端子との間に接続された第３の抵抗とを更に有することを特徴とするカスコード接続回路。 A cascode connection circuit in which two field effect transistors (hereinafter referred to as “FETs”) are cascode-connected,
A first FET whose source terminal is grounded;
A second FET having a source terminal connected to the drain terminal of the first FET;
A first resistor and a first capacitor connected in series between a source terminal of the first FET and a gate terminal of the second FET;
The product of the resistance value of the first resistor and the capacitance value of the first capacitor is 0.1 times or less of the period corresponding to the operating frequency;
A microstrip line having one end connected to the drain terminal of the second FET;
A second capacitor connected between the other end of the microstrip line and a source terminal of the first FET;
A second resistor connected between the other end of the microstrip line and the gate terminal of the second FET;
The first third further features and to Luke Sukodo connection circuit having a resistor connected between the gate terminal of the gate terminal and the second FET of the FET. ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソース端子が接地された第１のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
前記第１のＦＥＴのソース端子と前記第２のＦＥＴのゲート端子との間に直列接続された第１の抵抗及び第１のコンデンサとを備え、
前記第１の抵抗の抵抗値と前記第１のコンデンサの容量値との積が、動作周波数に対応する周期の０．１倍以下であり、
一端が前記第２のＦＥＴのドレイン端子に接続された第１のマイクロストリップ線路と、
前記第１のマイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第２のコンデンサと、
前記第１のマイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第２の抵抗と、
一端が前記第１のＦＥＴのゲート端子に接続された第２のマイクロストリップ線路と、
前記第２のマイクロストリップ線路の他端と前記第１のＦＥＴのソース端子との間に接続された第３のコンデンサと、
前記第２のマイクロストリップ線路の他端と前記第２のＦＥＴのゲート端子との間に接続された第３の抵抗とを更に有することを特徴とするカスコード接続回路。 A cascode connection circuit in which two field effect transistors (hereinafter referred to as “FETs”) are cascode-connected,
A first FET whose source terminal is grounded;
A second FET having a source terminal connected to the drain terminal of the first FET;
A first resistor and a first capacitor connected in series between a source terminal of the first FET and a gate terminal of the second FET;
The product of the resistance value of the first resistor and the capacitance value of the first capacitor is 0.1 times or less of the period corresponding to the operating frequency;
A first microstrip line having one end connected to the drain terminal of the second FET;
A second capacitor connected between the other end of the first microstrip line and a source terminal of the first FET;
A second resistor connected between the other end of the first microstrip line and the gate terminal of the second FET;
A second microstrip line having one end connected to the gate terminal of the first FET;
A third capacitor connected between the other end of the second microstrip line and a source terminal of the first FET;
The other end and the second third further features and to Luke Sukodo connection circuit having a resistor connected between the gate terminal of the FET of the second microstrip line. 請求項４〜６の何れか１項に記載のカスコード接続回路を複数個並列接続したことを特徴とするカスコード接続回路。 A cascode connection circuit comprising a plurality of the cascode connection circuits according to claim 4 connected in parallel.
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