JP4817813B2 - ダイヤモンド半導体素子及びその製造方法 - Google Patents

Description

本発明は、ダイヤモンド薄膜を使用した電界効果トランジスタ等のダイヤモンド半導体素子に関する。

ダイヤモンドは、その熱伝導率（２０Ｗ／ｃｍ・Ｋ）、バンドギャップ（５．４７ｅＶ）、飽和電子及びホール移動度（電子：２０００ｃｍ^２／Ｖ・ｓ、正孔：２１００ｃｍ^２／Ｖ・ｓ）といったデバイス特性が優れているため、高温及び放射線下で動作する電子デバイス、ハイパワーデバイス及び高周波デバイス等への応用が期待されている。

ダイヤモンド薄膜を用いた電界効果トランジスタ（ＦＥＴ）の１構造として、ゲート電極と動作層、即ちチャネル層との間に、絶縁層を挿入したＭＩＳＦＥＴが提案されている（特許文献１）。この特許文献１に記載されたＭＩＳＦＥＴは、ノーマリーオン形である。即ち、ゲート電位がソース電位に対して正になることによって、ドレイン電流が抑制されるしくみとなっている。小さなゲート電位の入力で、ドレイン電流を大きく変化させるためには、即ち、相互コンダクタンスを大きくするためには、ゲート電位の影響をチャネル中の深い領域まで及ぼさせ、キャリアの空乏領域を大きく広げる必要がある。このためには、ドナ又はアクセプタ濃度をある程度低く抑え、かつチャネル層の厚さはゲート電位の影響が及ぶ範囲以内に薄くしなければならない。一方、ドレイン電流を確保するためには、ドナ又はアクセプタ不純物の濃度を高くし、キャリア濃度を上げなければならないという相反する要求がある。

また、特許文献２においても、この特許文献２の図１に示すように、金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造をゲート部に持つ電界効果トランジスタが提案されている。この特許文献２における絶縁性ダイヤモンドは、チャネル層である半導体ダイヤモンド層とゲート金属との間を絶縁する役割を担っている。トランジスタの動作機構は、特許文献１の場合とほぼ同様である。

ダイヤモンドが本来持つ高い移動度は、不純物及び結晶欠陥を極力なくして、初めて発現するものである。しかしながら、上述の従来のＭＩＳＦＥＴのように、チャネル層のキャリア源を確保するために、ドナ又はアクセプタをある程度の濃度でドーピングを行う必要がある構造では、不純物濃度の増加と共に、キャリア移動度が低くなるため、高周波応答性等が悪化することは免れない。

これに対し、チャネル層の不純物濃度を極力抑え、高周波用トランジスタへの応用を可能にした構造として、チャネル層として高抵抗ダイヤモンド層を使用した構造の電界効果トランジスタが開示されている（特許文献３）。即ち、この特許文献３には、ソース電極４に接触した第１の半導体ダイヤモンド層１と、ドレイン電池６に接触し、第１の半導体ダイヤモンド層１と同一導電形の第２の半導体ダイヤモンド層３とを有し、高抵抗ダイヤモンド層２が、第１及び第２の半導体ダイヤモンド層１、３の間に設けられ、ゲート電極５の作用を受ける電界効果トランジスタが開示されている。この高低抗ダイヤモンド層２の比抵抗は１００Ω・ｃｍ以上である。

このトランジスタの場合、特許文献３の図１に示されているように、ソース電極４からドレイン電極６に到達するキャリアは半導体ダイヤモンド層１、高抵抗ダイヤモンド層２及び半導体ダイヤモンド層３をこの順に流れる。そして、ゲート電極５に印加する電圧ＶＧを変化させることにより、高低抗ダイヤモンド層２のポテンシャルを変化させ、ソース電極４が接触する半導体ダイヤモンド層１から高抵抗ダイヤモンド層２へのキャリアの注入量を制御するようになっている。従って、前記ＭＩＳＦＥＴ等とは異なり、チャネル層７に空乏層を拡げてドレイン電流を制御する機構を有しないので、低ドーピング濃度で薄いダイヤモンドチャネル層を形成する必要はない。

以上の従来の半導体素子は、電界効果トランジスタの構造を基本としている。即ち、チャネル領域を挟んでソース電極及びドレイン電極があり、チャネル領域に接してゲート電極が設けられている。金属のソース電極及びドレイン電極とチャネル領域との接触抵抗は電力損失の原因となるため、接触領域には高濃度ドープ半導体を設けることによりオーミック接合を形成することが一般的に行われている。一方、チャネルとゲート電極との間に漏れ電流があると、増幅率低下等の性能低下を引き起こす。これを防ぐために、チャネルとゲート電極との間には、絶縁層を挿入するか、又はショットキー接合界面を形成することが一般的に行われている。

また、特許文献４には、絶縁性ダイヤモンド単結晶基板上にソースドレインとなる半導体ダイヤモンド層を形成し、これらの上にチャネル層となる低濃度Ｂドープｐ形半導体ダイヤモンド薄膜を形成し、チャネル層の上に絶縁膜を形成した後、ソースドレイン間にゲート電極を形成する半導体素子の製造方法が開示されている。

更に、特許文献５には、第１ダイヤモンド層上に、ソースドレイン電極形状の選択成長用マスク材料層を形成し、第２ダイヤモンド層を成長初期よりも成長終期において幅が太くなるように形成した後、前記マスク材料層を除去し、ソース電極、ドレイン電極及びゲート電極を形成する方法が記載されている。

更にまた、特許文献６には、基板上にｐ形ドーパントを含むダイヤモンド層が形成されており、このダイヤモンド層上にソース電極、ドレイン電極及びゲート電極が形成された半導体素子において、前記ダイヤモンド層における前記ゲート電極と接触する表面領域に、ｎ形ドーパントが含まれる介在領域が設けられている半導体素子が開示されている。

特開平１−１５８７７４号公報 特開平３−２６３８７２号公報 特開平６−２３２３８８号公報 特開２００２−５７１６７号公報（図２） 特開平５−２９６０９号公報（図１） 特許第３２６９５１０号公報（図１，３，５，６）

ところで、電界効果トランジスタの性能を向上させるには、チャネル領域を短くする必要がある。トランジスタの性能指標として、流れる電流量があり、高い性能を有するトランジスタを実現するためにはより高い電流量を得ることが求められる。電流量は単位時間あたりに流れる電荷数であるので、高い電流量を得るためには電荷の流れる領域、即ちチャネル領域を極力短くすることが効果的である。

しかし、チャネル領域を短くしていくにつれ、その加工精度への要求がますます厳しくなる。電界効果トランジスタのような素子は、成膜及びエッチング等の複数の工程を経て作製される。これらの各工程毎に夫々必要な形状のパターンを加工し、お互いのパターン位置を合わせる（アライメントする）ことで、素子が形成される。従って、単一工程の加工精度の向上は勿論のこと、各工程間での位置合わせ（アライメント）精度の制御も重要なポイントである。

この位置合わせ加工精度を克服するために、シリコン半導体においては、前記電界効果トランジスタのゲート電極、ソース電極及びドレイン電極等は自己整合的に形成する方法を使用する。即ち、ゲート電極を形成した後、これをマスクとしてイオン注入により高濃度ドープすることで、ゲート電極とアライメントされたソース電極及びドレイン電極を形成することが可能である。

しかし、ダイヤモンドの場合、この方法をそのまま適用することはできない。即ち、高濃度ドープ層を得るためにダイヤモンド中へ不純物イオンを注入すると、注入された領域は結晶構造が破壊され、ダイヤモンドからグラファイトへと変化してしまう。これは続く熱処理工程等では回復させることができない。従って、シリコン半導体のようなプロセスをそのまま半導体ダイヤモンドに適用することは不可能である。

また、特許文献４に記載の半導体素子においては、ゲートとソース・ドレインとの間隔を小さくすることが困難である。

特許文献５に記載の半導体素子においては、ひさしとなるダイヤモンド層の下にも蒸着金属が回り込み、ゲートとソース・ドレインとの間隔制御が困難である。

更に、特許文献６に記載の半導体素子においては、チャネル領域に不純物をドープしたダイヤモンド層を使用するので、キャリアの移動度を高めることができない。更に、不純物をドープするためにイオン注入及びＮＨ_３プラズマを照射しているが、この方法ではダイヤモンド層へのダメージの問題がある。イオン注入後に熱処理を施すことにより、ダメージの改善の傾向は見られるが、イオン注入で、一度結晶構造が破壊されると、実質的にこれを回復することは不可能である。また、ソース・ドレインに対して介在領域をセルフアラインで形成できるものの、その後にゲート電極を形成するため、ゲートと、ソース・ドレインとの間隔を高精度にアライメントすることは困難である。

本発明はかかる問題点に鑑みてなされたものであって、ゲート電極を自己整合的に（セルフアラインで）形成することにより、加工精度を改善し、性能が高いダイヤモンド電界効果トランジスタ等の半導体素子を提供することを目的とし、更に、耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供することを目的とする。

本発明に係るダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と電極金属層とを積層した上に、更に第１の犠牲層を積層する工程と、前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記第１の犠牲層、前記電極金属層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と電極金属層と第１の犠牲層とからなる積層体をパターン形成する工程と、前記積層体の側面に第２の犠牲層を形成する工程と、全面に不純物がドープされた不純物層を形成する工程と、前記第１及び第２の犠牲層をエッチングにより除去することによるリフトオフにより前記積層体及び前記第２の犠牲層の上の不純物層を除去して、前記第１のダイヤモンド半導体領域の上に残存した不純物層により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に電極金属を形成する工程と、を有することを特徴とする。

このダイヤモンド半導体素子の製造方法において、例えば前記不純物層の形成工程は、前記不純物層を６００℃以下の温度でマイクロ波ＣＶＤ法により形成するものである。

この場合に、前記第２の犠牲層の形成工程は、例えば全面に第２の犠牲層を形成した後エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものである。

本発明に係る他のダイヤモンド半導体素子の製造方法は、第１のダイヤモンド半導体領域の表面上に、絶縁膜と少なくとも半導体元素を含有した半導体元素層を具備する緩衝層と電極金属層とをこの順に積層した上に、更に第１の犠牲層を積層する工程と、前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、前記レジストをマスクとして、前記第１の犠牲層、前記電極金属層、前記緩衝層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と緩衝層と電極金属層と第１の犠牲層とからなる積層体をパターン形成する工程と、前記第１のダイヤモンド半導体領域の表面上のみに前記電極金属層に接触しないように、不純物がドープされた不純物層を形成し、この不純物層により第２及び第３のダイヤモンド半導体領域を形成する工程と、前記第１の犠牲層をエッチングにより除去する工程と、前記第２及び第３のダイヤモンド半導体領域の表面上に電極金属を形成する工程と、を有することを特徴とする。この場合に、前記第２及び第３のダイヤモンド半導体領域は、６００℃を超え１２００℃以下の温度で、マイクロ波ＣＶＤ法により形成することができ、前記温度での加熱時に、前記電極金属層と前記半導体元素層とが反応してそれらの界面にシリサイド層が形成される。また、この場合に、前記緩衝層は、例えば、前記電極金属層側の前記半導体元素層と前記絶縁膜側の前記半導体元素の酸化物層との２層構造を有するものである。また、例えば、前記半導体元素は、シリコン又はゲルマニウムであり、前記電極金属層はＡｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｐｔ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ及びＺｒからなる群から選択された少なくとも１種により形成されている。なお、半導体元素層は、半導体層の他、不純物を多量にドープして金属的性質としたものも含む概念である。よって、この点で半導体元素層は半導体層とは区別される。

これらのダイヤモンド半導体素子の製造方法において、前記不純物層を形成する工程の前に、前記積層体の両側面に第２の犠牲層を形成する工程を有し、前記不純物層を形成する工程の後に、前記第２の犠牲層をエッチングにより除去する工程を有するものとすることができる。

また、これらのダイヤモンド半導体素子の製造方法において、前記積層体をパターン形成した後に、前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことができる。

また、前記積層体を形成した後、前記積層体の側面に第２の絶縁膜を形成する工程を設けることができる。

本発明に係るダイヤモンド半導体素子は、第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜とその上の緩衝層と更にその上の電極金属層からなる積層体と、前記第１のダイヤモンド半導体領域上で、前記積層体の前記絶縁膜と同一平面上に配置され、その厚さを前記絶縁膜より薄く形成するか、前記第１のダイヤモンド半導体領域の表面より深く掘り込んでその表面上に形成するか、又は前記積層体の両側面に薄膜を設けた後に前記第１のダイヤモンド半導体領域上に形成してその後前記薄膜を除去することにより、前記電極金属層に接触しないように前記積層体の両側に隣接して設けられた第２及び第３のダイヤモンド半導体領域と、第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、を有し、前記緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することを特徴とする。

このダイヤモンド半導体素子においては、前記第２のダイヤモンド半導体領域及び前記第３のダイヤモンド半導体領域と、前記積層体とは、接触しても良いし、接触しなくても良い。但し、両者が接触する場合、第２のダイヤモンド半導体領域及び第３のダイヤモンド半導体領域は、前記積層体の電極とは接触せず絶縁部分とのみ接触する。

また、前記ダイヤモンド半導体素子は、前記第２及び第３のダイヤモンド半導体領域が、ダイヤモンドの粒径が１乃至１００ｎｍの微結晶のダイヤモンドからなることが好ましい。

又は、前記ダイヤモンド半導体素子は、前記絶縁膜と前記電極金属層との間に緩衝層が配置されており、この緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することが好ましい。

これらのダイヤモンド半導体素子において、前記第２及び第３のダイヤモンド半導体領域は、前記第１のダイヤモンド半導体領域よりも高濃度ドープされていることが好ましい。

更に、前記積層体の両側面に第２の絶縁膜が形成されていることが好ましい。

更にまた、前記第２及び第３のダイヤモンド半導体領域と、前記積層体の前記絶縁膜とが、前記第１のダイヤモンド半導体領域と同一平面上に配置され、前記絶縁膜の厚さは、前記第２及び第３のダイヤモンド半導体領域の厚さよりも大きいことが好ましい。

更にまた、チャネル領域となる前記積層体の長さ（幅）が、１０ｎｍ以上１μｍ以下であることが好ましい。

なお、前記絶縁膜は、例えば、金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物及び窒素ドープダイヤモンドからなる群から選択された１種以上の材料からなる。また、前記絶縁膜及び第２及び第３のダイヤモンド半導体領域が同一平面上にある場合、各厚さは、前記絶縁膜の厚さが、前記第２及び第３のダイヤモンド半導体領域の厚さよりも厚いことが好ましい。

本発明によれば、耐電圧、耐熱性、耐放射線性、及び高速性が優れており、チャネル領域を短くできるので、素子の応答性が高いダイヤモンド半導体素子を高精度で製造することができる。また、本発明においては、ダイヤモンドをチャネル領域に使用することにより、ＳｉＣ及びＧａＮ等の窒化物半導体よりも高い絶縁耐圧を有し、更にダイヤモンドは熱伝導率が物質中最高であることから、高電圧及び大電力での利用が可能である。従って、チャネルサイズを短くし、高電界としても材料自体が絶縁破壊されることはない。これにより、高速応答、オン抵抗の低減、オフ時漏れ電流の低減、高い逆電圧耐性、及び素子サイズの小型化によるコスト低減等、利点が多い。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１（ａ）乃至（ｊ）は本発明の第１実施形態の半導体素子の製造方法を工程順に示す断面図である。図１（ａ）は、チャネル層としての第１のダイヤモンド半導体領域１を示す。この第１のダイヤモンド半導体領域１は、ノンドープ又は第２及び第３のダイヤモンド領域より低濃度にドープされたものである。図１（ｂ）に示すように、この第１のダイヤモンド半導体領域１の上に、絶縁膜２を形成し、絶縁膜２の上に、ゲート電極層（電極金属層）３を形成し、更にこのゲート電極層３の上に、犠牲層４を形成する。その後、図１（ｃ）に示すように、犠牲層４の上に、レジスト５を電極パターンに形成する。次いで、図１（ｄ）に示すように、このレジスト５のパターンをマスクとして、犠牲層４，ゲート電極層３及び絶縁膜２をエッチングする。これにより、犠牲層４，ゲート電極層３及び絶縁膜２からなる電極パターンの積層体が形成される。そして、レジスト５を除去すると、この犠牲層４，ゲート電極層３及び絶縁膜２からなる電極パターンの積層体が第１のダイヤモンド半導体領域１の上に形成される。

次いで、図１（ｆ）に示すように、全面に第２の犠牲層６を堆積する。これにより、第１の半導体領域１の表面、前記積層体の側面及び前記積層体の表面の上に、第２の犠牲層６が形成される。その後、図１（ｇ）に示すように、エッチバックすることにより、前記積層体の側面にのみ、第２の犠牲層６を残存させる。次いで、図１（ｈ）に示すように、全面に第２及び第３のダイヤモンド半導体領域となる高濃度ドープ層７を形成する。即ち、この高濃度ドープ層７は、不純物を高濃度にドープしたダイヤモンド膜である。これにより、第１のダイヤモンド半導体層１の表面上、前記積層体の側面の第２の犠牲層６の上、及び前記積層体の表面上に、高濃度ドープ層７が形成される。その後、犠牲層４及び第２の犠牲層６を溶解除去することにより、リフトオフ法によって、積層体側面及び積層体表面上の高濃度ドープ層７を除去する。これにより、第１のダイヤモンド半導体領域１の表面上の前記積層体の近傍に、第２の犠牲層６の厚さだけ前記積層体から離隔した高濃度ドープ層７が形成される。その後、図１（ｊ）に示すように、各高濃度ドープ層７上に、金属電極８を形成する。

このようにして形成された半導体素子は、１対の電極８がソース電極及びドレイン電極となり、電極８に印加された電流は、電極８から高濃度ドープ層７を介して第１のダイヤモンド半導体領域１により構成されるチャネル層に入り、相手方の高濃度ドープ層７を経て相手方の電極８に抜ける。そして、ゲート電極層３に印加された電圧により、チャネル層を流れる電流が制御される。

この場合に、前記積層体のチャネル領域の長さ、即ち、高濃度ドープ層７同士を結ぶ方向における前記積層体の長さ（幅）が１０ｎｍ〜１μｍ、好ましくは、２０ｎｍ〜０．５μｍである。そして、高濃度ドープ層７は、前記積層体の側面から、第２の犠牲層６の厚さ分だけ離隔しているにすぎず、極めて近接している。従って、本実施形態においては、チャネル領域の長さを極めて短くすることができる。そして、このチャネル領域の長さが短いと、電子が流れる時間が短く、素子の応答性が速くなる。

絶縁膜２の厚さは１〜１００ｎｍであることが好ましい。絶縁膜２の厚さが薄い方が素子のスイッチング性能が高く、ゲートの絶縁性からは絶縁膜２の厚さが厚い方が好ましい。よって、スイッチング性能及びゲート絶縁性から絶縁膜２の厚さは１〜１００ｎｍにすることが好ましい。ゲート電極層３の厚さは５０ｎｍ〜１μｍであることが好ましい。ゲート電極層３の厚さが５０ｎｍ未満であると、電気抵抗が高くなりすぎ、ゲート電極層３の厚さが１μｍを超えると、加工性が悪化する。更に、犠牲層４の厚さは５０〜５００ｎｍであることが好ましい。犠牲層４の厚さが５０ｎｍ未満であると、ダイヤモンド成膜時のマスクとして不向きである。一方、犠牲層４の厚さが５００ｎｍを超えると、厚くなりすぎて加工性が悪化する。

このように、本実施形態においては、高濃度ドープ層７が第２の犠牲層６の厚さ分だけ離隔して積層体に近接して設けられているので、ゲート電極層３とは接触しない状態で、前記積層体に極めて近接して設けることができるので、電荷が流れるチャネル領域を小さくすることができる。

第２及び第３の半導体領域としての高濃度ドープ層７が、第１のダイヤモンド半導体領域１よりも高濃度にドープされたダイヤモンド半導体である半導体素子とすることにより、第２又は第３の半導体領域から高密度の電荷を第１の半導体領域に注入させることができる。また、第１の半導体領域１には電荷の移動を妨げる欠陥及び不純物が少ないものを使用することができるので、第１半導体領域の電荷移動速度を高くすることができ、素子性能をより高性能にできる。

絶縁膜２としては、絶縁性能の面から、金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物及び窒素ドープダイヤモンドからなる群から選択することが好ましい。金属酸化物、金属窒化物、金属酸窒化物に用いられる金属としては、シリコン、アルミニウム、マグネシウム、チタニウム、ジルコニウム、ハフニウム、スカンジウム、イットリウム、ランタン、バナジウム、ニオブ、及びタンタルが挙げられる。中でもシリコン、アルミニウム、ハフニウム、ジルコニウムが好ましい。これらの金属は単独で金属酸化物、金属窒化物、金属酸窒化物として用いてもよく、また２種類以上の金属からなる金属酸化物、金属窒化物又は金属酸窒化物としても良い。金属フッ化物に用いられる金属としては、カルシウム、バリウム、マグネシウム、及びストロンチウムが挙げられる。窒素ドープダイヤモンドは、窒素による深い準位が存在し、高抵抗である。

第１乃至３のダイヤモンド半導体領域は、ダイヤモンドで形成されているので、高耐電圧、耐熱性、耐放射線性、及び高速性等に優れた半導体素子が得られる。

また、図１（ｊ）に示すように、絶縁膜２及び第２及び第３の半導体領域（高濃度ドープ層７）がダイヤモンド半導体領域１の同一表面上にあり、同一平面上にある場合は、絶縁膜２の厚さが第２及び第３の半導体領域（高濃度ドープ層７）の厚さより厚くなるようにすることにより、ゲート電極層３との好ましくない接触をより効果的に防止することができる。

第２及び第３の半導体領域となる高濃度ドープ層７が７００℃以下の温度で形成されることで、絶縁膜／電極金属の積層体が熱膨張などにより剥離したり、ダメージを受けることを防ぐことができる。より好ましくは６００℃以下。また温度下限としては２００℃以上での形成がより好ましい。２００℃を下回るとダイヤモンドの形成が困難になるからである。

第２及び第３の半導体領域には微結晶のダイヤモンドを用いることが効果的である。６００℃以下の低温で容易に形成可能なためである。また、微結晶ダイヤモンドを用いることで、高濃度なＮ型、Ｐ型いずれの半導体特性も得ることが可能である。これにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）タイプのトランジスタを形成することも可能となる。

微結晶のダイヤモンドの粒経としては１ｎｍ〜１００ｎｍが好ましい。１ｎｍ以下の粒径を得ようとした場合、ダイヤモンドとしての特性を示さなくなる。また、ダイヤモンド粒径が１００ｎｍ以上の場合、素子寸法のずれの原因となるからである。

絶縁膜／電極金属の積層体を形成した後に第２及び第３の半導体領域を形成することにより、絶縁膜／電極金属の積層体に対して自己整合的に第２及び第３の半導体領域の位置を決めることができる。

絶縁膜／電極金属の積層体の上面及び側面に犠牲層を有した積層体を形成した後に、第２及び第３の半導体領域を形成することで、不要な部分に形成された第２及び第３の半導体領域を後工程にて除去することが可能となる。犠牲層としては、絶縁膜、電極金属と選択的にエッチング除去できるものであればよい。

即ち、素子用の絶縁膜以外の絶縁材料で、前記金属酸化物、金属窒化物、金属酸窒化物、金属フッ化物等の絶縁材料が利用可能である。また、素子の電極金属以外の金属も利用することができる。

図２（ａ）乃至（ｊ）は本発明の第２実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図２において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図１に示す実施形態と異なる点は、図２（ｄ）に示す工程において、レジスト５をマスクとして、犠牲層４，ゲート電極層３及び絶縁膜２の積層体をエッチングする際に、この積層体が除去された後においてもエッチングを継続し、ダイヤモンド半導体領域１の表面を若干堀込む。

これにより、得られた半導体素子は、図２（ｊ）に示すように、高濃度ドープ層７が形成されたダイヤモンド半導体領域１の表面が、絶縁膜２が形成されたダイヤモンド半導体領域１の表面よりも低くなり、高濃度ドープ層７と、ゲート電極層３との接触を確実に防止することができる。

図３（ａ）乃至（ｊ）は本発明の第３実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図３において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図１に示す実施形態と異なる点は、図３（ｆ）に示す第２の絶縁膜９を形成することである。図３（ｅ）に示すように、積層体（絶縁膜２，ゲート電極層３及び犠牲層４）をパターン形成した後、図３（ｆ）に示すように、全面に第２の絶縁膜９を形成し、更に第２の絶縁膜９の上に第２の犠牲層６を形成する。その後、図３（ｇ）に示すように、第２の絶縁膜９及び第２の犠牲層６をエッチバックして、前記積層体の側面にのみ、第２の絶縁膜９及び第２の犠牲層６を残す。その後、図３（ｈ）に示すように、全面に高濃度ドープ層７を形成する。次いで、図３（ｉ）に示すように、犠牲層４及び第２の犠牲層６を溶解して、リフトオフ法によりこれらの犠牲層４及び第２の犠牲層６上の高濃度ドープ層７を除去すると、積層体の側面を第２の絶縁膜９が覆う構造が形成される。その後、図３（ｊ）に示すように、ダイヤモンド半導体領域１上の高濃度ドープ層７上に、金属電極８を形成して、ダイヤモンド電界効果トランジスタが形成される。

本実施形態においては、前記積層体の両側面に、第２の絶縁膜９を設けるので、ゲート電極層３との好ましくない接触をより効果的に防止することができる。

図４（ａ）乃至（ｇ）は本発明の第４実施形態に係るダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図４（ａ）に示すように、チャネル層としての第１のダイヤモンド半導体領域１を用意し、図４（ｂ）に示すように、この第１のダイヤモンド半導体領域１の上に、絶縁膜２と、第１の緩衝層１１と、第２の緩衝層１２と、ゲート金属電極層３と、犠牲層４とをこの順に形成する。第１の緩衝層１１は、例えば、半導体の酸化物であり、第２の緩衝層１２は、例えば、半導体である。

その後、図４（ｃ）に示すように、犠牲層４上に電極パターンのレジスト５を形成し、図４（ｄ）に示すように、レジスト５をマスクとして、絶縁膜２、第１の緩衝層１１、第２の緩衝層１２、ゲート金属電極層３、及び犠牲層４の積層体をエッチングする。次いで、図４（ｅ）に示すように、レジスト５を除去し、図４（ｆ）に示すように、ダイヤモンド半導体領域１が露出している表面にのみ選択的に、高濃度ドープ層７ａを堆積する。これにより、第２の緩衝層１２はゲート電極層３との間でシリサイド化し、シリサイド層１３が形成される。その後、図４（ｇ）に示すように、１対の高濃度ドープ層７ａ上に夫々金属電極８を形成する。

このように、本実施形態においては、チャネル層としての第１のダイヤモンド半導体領域１の上に、絶縁膜２、第１の緩衝層１１及びシリサイド層１３を介して、ゲート電極層３が形成され、高濃度ドープ層７ａが前記積層体の側面に接触するように形成され、ソースドレイン電極８が高濃度ドープ層７ａに接触する構造の電界効果トランジスタが形成される。このトランジスタにおいては、高濃度ドープ層７ａが絶縁膜２に接触しているので、前記積層体の直下にチャネル領域が形成され、このチャネル領域の長さが前記積層体の幅と一致するため、より一層チャネル領域を短くすることができる。

第２の緩衝層１２は、半導体元素を主成分とする層である。この半導体元素を主成分とする層は高温で安定であるとともに、ドーピングにより抵抗値を制御することが可能である。また、第１の緩衝層１１は、半導体元素の酸化物層である。但し、第１の緩衝層１１は必ずしも設ける必要はない。緩衝層として、半導体元素を主成分とする層（第２の緩衝層１２）と、半導体元素の酸化物層（第１の緩衝層１１）とからなることが好ましい。半導体元素を主成分とする第２の緩衝層１２は、ドーピングにより金属的となるので、ゲート電極３の金属層と良好な電気的接触を実現できる。半導体元素の酸化物層からなる第１の緩衝層１１は良好な絶縁材料となり、絶縁膜２とともに絶縁層を形成することができる。加えて、半導体元素とこの半導体元素の酸化物層とを組み合わせることで、お互いに密着性が良いため、安定な界面が形成できる。

前記半導体元素は例えばシリコン又はゲルマニウムである。そして、ゲート電極層３は例えば高融点金属である。これにより、ゲート電極層３が高温の処理に十分耐えられるようになる。

また、ゲート電極層３として、高融点金属の替わりに、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｐｔ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ、及びＺｒからなる群から選択される少なくとも１種の金属を使用することができる。これらの金属は安定なシリサイドを形成する材料である。

この第２の緩衝層１２がシリコン層である場合、図４（ｆ）に示す高濃度ドープ層７ａの形成工程において、第２の緩衝層１２が加熱されてゲート電極層３のＡｕ等をシリサイド化し、シリサイド層１３が形成される。第２の緩衝層１２がシリコンの場合、高温での処理を行った際にゲート電極層３の金属層と第２の緩衝層１２との間で反応が進み、シリサイド層１３が形成される。シリサイド層１３が形成されると、界面に安定な結合が形成されるため、緩衝層／金属界面の密着性を向上できる。また、シリサイドは低抵抗性を示すので、そのまま金属電極として利用できる。一般的には絶縁膜をできるだけ薄くし、半導体層と金属との距離を小さくすることが好ましい。緩衝層がシリサイドを形成し、金属として作用することで、半導体層と金属との距離が不必要に大きくなることを防止できる。なお、この半導体層は、半導体領域のチャネル部を意味する。また、第２の緩衝層１２は、高温での処理時間及び処理温度により全てシリサイド層１３になる場合と、一部がシリサイド層にならずに残る場合とがある。好ましくは、第２の緩衝層１２は全てシリサイド化する。

本実施形態においては、半導体領域上に絶縁膜／緩衝層／金属の積層体を配することにより、半導体が絶縁膜を介して金属と接触したキャパシタを安定に形成することができる。

図５（ａ）乃至（ｊ）は本発明の第５実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図５（ｅ）に示す工程までは、図４（ａ）乃至（ｅ）に示す工程と同一である。次に、図５（ｆ）に示すように、全面に第２の犠牲層６を形成する。その後、図５（ｇ）に示すように、第２の犠牲層６をエッチバックすることにより、積層体の側面にのみ、第２の犠牲層６が形成される。次いで、図５（ｈ）に示すように、第１のダイヤモンド半導体領域１の露出表面に選択的に高濃度ドープ層７ａを形成する。

次いで、図５（ｉ）に示すように、全面に金属電極層１４を形成し、図５（ｊ）に示すように、犠牲層４及び第２の犠牲層６を溶解することにより、リフトオフ法により、前記積層体上の金属電極層１４を除去する。これにより、第１のダイヤモンド半導体領域１上に絶縁膜２、第１の緩衝層１１、シリサイド層１３及びゲート電極層３からなる積層体が形成され、この積層体の近傍に、金属電極層１４及び高濃度ドープ層７ａが前記積層体から第２の犠牲層６の厚さ分だけ離隔して第１のダイヤモンド半導体領域１上に形成される。

図６（ａ）乃至（ｇ）は、本発明の第６実施形態に係るダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図６において、図４と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図４に示す実施形態と異なる点は、図６（ｄ）に示すように、レジスト５をマスクとして、絶縁膜２、第１の緩衝層１１、第２の緩衝層１２、ゲート電極層３及び犠牲層４をエッチングする際に、ダイヤモンド半導体領域１の表面を堀込み、ダイヤモンド半導体領域１の表面に段差を形成することにある。

これにより、図６（ｇ）に示すように、高濃度ドープ層７ａがゲート電極層４に接触することが確実に防止される。

図７（ａ）乃至（ｊ）は本発明の第７実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。図７において、図４と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図４に示す実施形態と異なる点は、図７（ｆ）に示す第２の絶縁膜９を形成することである。図７（ｅ）に示すように、積層体（絶縁膜２，第１の緩衝層１１，第２の緩衝層１２，ゲート電極層３及び犠牲層４）をパターン形成した後、図７（ｆ）に示すように、全面に第２の絶縁膜９を形成する。その後、図７（ｇ）に示すように、第２の絶縁膜９をエッチバックして、前記積層体の側面にのみ、第２の絶縁膜９を残す。その後、図７（ｈ）に示すように、第１のダイヤモンド半導体領域１の露出表面にのみ選択的に高濃度ドープ層７ａを形成する。次いで、図７（ｉ）に示すように、犠牲層４を溶解すると、積層体の側面を第２の絶縁膜９が覆う構造が形成される。その後、図７（ｊ）に示すように、ダイヤモンド半導体領域１上の高濃度ドープ層７ａ上に、金属電極８を形成して、ダイヤモンド電界効果トランジスタが形成される。

本実施形態においては、前記積層体の両側面に、第２の絶縁膜９を設けるので、ゲート電極層３との好ましくない接触をより効果的に防止することができる。

上述の各実施形態により把握される本発明においては、特許文献４に記載された発明に対し、ソース・ドレインのダイヤモンド層と、ゲート電極との間隔を小さくすることができる。これにより、静電容量の寄生成分を小さくすることができ、高周波特性を向上させることができる。また、ソース・ドレインの金属電極とチャネルとの間隔（オフセット）を小さくすることができる。これにより、ソース・ドレインのダイヤモンド層（金属に比べて抵抗が高い）に起因する抵抗の寄生成分を小さくすることができ、電流増大を実現できる。このように、本発明は、寄生容量を低減できる結果、本来制御すべき電流量が増大するので、応答性が向上する。

また、特許文献５に記載された発明においては、ダイヤモンド層の上部を太くすることにより加工精度の向上を図っているが、これは、実質的には困難である。即ち、ソース・ドレイン電極を形成するために、蒸着法を使用するが、ダイヤモンド層の上部が完全なひさしにならず、ダイヤモンド層の底部にも金属電極が回り込む。その結果、金属電極が接触し、ダイヤモンド層の絶縁がとれなくなるおそれがある。これに対し、本発明においては、犠牲層を使用するため、確実な絶縁が可能である。

また、特許文献６に記載された半導体素子では、不純物をドープしたダイヤモンド層（１×１０^１９ｃｍ^−３程度）をチャネルとしてキャリアを流す。本発明においても、わずかにドープすることはあるが、そのドープ量は極めて低い（１×１０^１７ｃｍ^−３程度）。１×１０^１９ｃｍ^−３程度までドープした場合、ドープされた不純物により伝導キャリアが散乱され、移動度が著しく低下してしまう。このため、十分な電流量が得られない。本発明においてドープするレベル（１×１０^１７ｃｍ^−３程度）では、不純物による散乱はほとんど生じず、このような散乱が生じないダイヤモンド層をチャネルとして使用するため、高移動度を実現でき、大電流を得ることができる。

上述の如く、本発明においては、従来の技術に対し、本来制御すべき電流量が増大するので、応答性が向上する。

次に、本発明の効果を実証するための実施例について説明する。実施例１は、図１に示す製造方法によりダイヤモンド半導体素子を形成したものである。ノンドープのダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤモンドを形成し、チャネル層とした。素子用の絶縁膜２として酸化アルミニウムを５０ｎｍ、ゲート金属層３としてタングステンを２００ｎｍ、犠牲層４として酸化シリコンを５０ｎｍ連続して堆積した。この上に電子ビームリソグラフィによりレジスト５をパターニングした。そして、このレジスト５をマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜２／ゲート電極金属層３／犠牲層４の積層体を得た。レジスト５を除去した後、第２の犠牲層６として再度酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の犠牲層６が残存する。これに高濃度ドープ層７として、微結晶ダイヤモンドを２０ｎｍ堆積した。堆積は６００℃にて（〜時間）マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのためにジボランを添加した。微結晶ダイヤモンドの粒径は２〜３ｎｍであった。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層７をリフトオフ除去した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層７への電極８を形成した。電極金属としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を使用した。

以上により、図１に示す素子構造の半導体素子が作製された。電気的特性評価を行った。ゲート金属層３と高濃度ドープ層７との間の絶縁性は充分に保たれており、Ｐ型高濃度ドープ層からチャネル層への正孔注入によるトランジスタ動作を確認することができた。

この実施例２は図２に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ、ゲート金属としてタングステンを２００ｎｍ、犠牲層として酸化シリコンを５０ｎｍを、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜／電極金属／犠牲層の積層体を得た。さらにダイヤモンドの表面２０ｎｍもエッチングした。以後は実施例１と同様の手法により高濃度ドープ層、電極金属を形成した。

以上により、図２に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と高濃度ドープ層との間の絶縁性は十分に保たれており、Ｐ型の高濃度ドープ層からチャネル層への正孔注入によるトランジスタ動作を確認した。

この実施例３は図３に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ、ゲート金属としてタングステンを２００ｎｍ、犠牲層として酸化シリコンを５０ｎｍ、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜／電極金属／犠牲層の積層体を得た。レジストを除去した後、第２の絶縁膜として、再度酸化アルミニウムを５０ｎｍ、そして第２の犠牲層として酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜、第２の犠牲層が残存する。これに高濃度ドープ層として、微結晶ダイヤモンドを２０ｎｍ堆積した。堆積は６００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのためにジボランを添加した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層をリフトオフ除去した。リフトオフ後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート金属に折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層への電極を形成した。電極金属としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。

以上により、図３に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と高濃度ドープ層との間の絶縁性は十分に保たれており、Ｐ型の高濃度からチャネル層への正孔注入によるトランジスタ動作を確認した。

この実施例４は図３に示す工程によりダイヤモンド半導体素子を形成したものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤを形成しチャネル層とした。素子用の絶縁膜として酸化アルミニウムを５０ｎｍ、ゲート金属としてタングステンを２００ｎｍ、犠牲層として酸化シリコンを５０ｎｍ、連続して堆積した。この上に電子ビームリソグラフィによりレジストをパターニングした。そして、このレジストをマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜／電極金属／犠牲層の積層体を得た。レジストを除去した後、第２の絶縁膜として、再度酸化アルミニウムを５０ｎｍ、そして第２の幟牲層として酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜、第２の犠牲層が残存する。これに高濃度ドープ層として、微結晶ダイヤモンドを２０ｎｍ堆積。堆積は６００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタン、二酸化炭素を用い、ドーピングのために窒素を添加した。微結晶ダイヤモンドの粒経は２〜５ｎｍであった。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、続いて純水中にて超音波を印加することでチャネル層に接触していない部分の高濃度ドープ層をリフトオフ除去した。リフトオフ後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート金属に折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフより高渡度ドープ層への電極を形成した。電極金属としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。

以上により、図３に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と高濃度ドープ層との間の絶縁性は十分に保たれており、Ｎ型の高濃度ドープ層からチャネル層への電子注入によるトランジスタ動作を確認した。

また、これ以外にダイヤモンドで高濃度ドープ層を形成する方法としては、ダイヤモンドを化学気相合成する際にドーピングガスを導入する方法がある。このようなダイヤモンドの化学気相合成は、一般的に７００℃以上での高温で行われる。高温でのプロセスとなるため、トランジスタの金属電極があるような状態で処理を行った場合、金属電極が凝集したり、剥離したりする問題が発生する。即ち、ゲート電極などを形成した後に利用することはできず、上述した加工精度向上の要求に対応することができない。

次に、実施例５について説明する。この実施例５は図４に示すダイヤモンド半導体素子の製造方法により製造されたものである。ダイヤモンド単結晶を基材として、表面にホモエピタキシャルダイヤモンドを形成し、チャネル層とした。素子用の絶縁膜２として酸化アルミニウム４５ｎｍ、第１の緩衝層１１の半導体元素の酸化物として酸化シリコンを５ｎｍ、第２の緩衝層１２の半導体元素としてポリシリコンを５０ｎｍ、ゲート金属層３としてタングステンを２００ｎｍ、犠牲層４として酸化シリコンを５０ｎｍを、連続して堆積した。この上に電子ビームリソグラフィによりレジスト５をパターニングした。そしてこのレジスト５をマスクとして、ドライエッチングにより酸化シリコン、タングステン、酸化アルミニウムのエッチングを行い、絶縁膜２（酸化アルミニウム）／緩衝層１１，１２（酸化シリコン・ポリシリコン）／ゲート金属電極層３(タングステン)／犠牲層４（酸化シリコン）の積層体を得た。レジスト５を除去した後、高濃度ドープ層７ａとして、ダイヤモンドを２０ｎｍ堆積した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このときダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、これを除去した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層７ａへの電極８を形成した。電極金属としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。

以上により、図４に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属層３と高濃度ドープ層７ａとの間の絶縁性は十分に保たれており、Ｐ型の高濃度ドープ層７ａからチャネル層（第１のダイヤモンド半導体層１）への正孔注入によるトランジスタ動作を確認した。犠牲層４はダイヤモンド形成の段階でゲート金属電極３の表面を保護し、ゲート金属の変質防止に効果的である。

この実施例６は図５に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスで行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／金属（タングステン）／犠牲層（酸化シリコン）の積層体を形成した。レジストを除去した後、第２の犠牲層６として再度酸化シリコンを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の犠牲層６が残存する。これに高濃度ドープ層として、ダイヤモンドを２０ｎｍ堆積した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このとき、ダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。高濃度ドープ層用の電極金属をスパッタ法により堆積させた。電極金属としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。堆積後、希フッ酸を用いて第２の犠牲層である酸化シリコンのエッチングを行い、第２の犠牲層と第２の犠牲層上に形成された電極金属を除去した。

以上により、図５に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と高濃度ドープ層との間の絶縁性は十分に保たれており、Ｐ型の高濃度ドープ層７ａからチャネル層への正孔注入によるトランジスタ動作を確認した。また、第２の犠牲層６を用いることにより、高濃度ドープダイヤモンドと積層体との不用意な電気的接触を防止できる効果を付加できる。また、高濃度ドープ層用電極金属を積層体の直近に配置することが可能になる。これにより素子の寄生抵抗を低減することができる。

この実施例７は図６に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスで行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／金属（タングステン）／犠牲層（酸化シリコン）の積層体を形成した。更に、ダイヤモンドの表面２０ｎｍもエッチングした。以後は実施例１と同様の手法により高濃度ドープ層、電極金属を形成した。

以上により、図６に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と高濃度ドープ層との間の絶縁性は十分に保たれており、Ｐ型の高濃度ドープ層からチャネル層への正孔注入によるトランジスタ動作を確認した。このように、ダイヤモンド基板をエッチングしておくことにより、高濃度ドープダイヤモンド層７ａと積層体との不用意な電気的接触を確実に防止できる。

この実施例８は図７に示す工程によりダイヤモンド半導体素子を製造したものである。積層体形成までは実施例５と同様のプロセスを行い、絶縁膜（酸化アルミニウム）／緩衝層（酸化シリコン／ポリシリコン）／金属（タングステン）／犠牲層（酸化シリコン）の積層体を形成した。レジストを除去した後、第２の絶縁膜９として、再度酸化アルミニウムを５０ｎｍ堆積した。続いてドライエッチングによりエッチバックを行った。ドライエッチングは異方性エッチングであるため、積層体側壁に第２の絶縁膜９が残存する。これに高濃度ドープ層７ａとして、ダイヤモンドを２０ｎｍ堆積した。堆積は８００℃にて、マイクロ波プラズマＣＶＤ法により行い、原料ガスとして水素、メタンを用い、ドーピングのためにジボランを添加した。このときダイヤモンドは、ダイヤモンド形成前の段階において基材表面のダイヤモンドが露出していた部分にのみ選択的に成長した。堆積後、希フッ酸にて酸化シリコンのエッチングを行い、これを除去した。酸化シリコンのエッチング後、積層体部分の電子顕微鏡観察を行った。第２の絶縁膜の先端部はほとんどがゲート電極層３に沿って折れ曲がって付着しており、素子作製への影響がないことを確認した。その後、フォトリソグラフィ、リフトオフにより高濃度ドープ層への電極を形成した。電極金属としては、例えばＰｔ、Ａｕ、Ｔｉ、Ｗなどのオーム性接合特性を示す金属を用いた。

以上により、図７に示す素子構造のダイヤモンド半導体素子が作製された。電気的特性評価を行った結果、ゲート金属と高濃度ドープ層との間の絶縁性は十分に保たれており、Ｐ型の高濃度ドープ層からチャネル層への正孔注入によるトランジスタ動作を確認した。

このように、第２の絶縁膜９を設けることにより、高濃度ドープ層７ａのダイヤモンドと積層体との不用意な電気的接触を確実に防止できる。

本発明の第１実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。 本発明の第２実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。 本発明の第３実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。 本発明の第４実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。 本発明の第５実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。 本発明の第６実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。 本発明の第７実施形態のダイヤモンド半導体素子の製造方法を工程順に示す断面図である。

符号の説明

１：第１のダイヤモンド半導体領域
２：絶縁膜
３：ゲート電極層
４：犠牲層
５：レジスト
６：第２の犠牲層
7，７ａ：高濃度ドープ層
８：電極
９：第２の絶縁膜
１１：第１の緩衝層
１２：第２の緩衝層
１３：シリサイド層

Claims (17)

1. 第１のダイヤモンド半導体領域の表面上に、絶縁膜と電極金属層とを積層した上に、更に第１の犠牲層を積層する工程と、
   前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、
   前記レジストをマスクとして、前記第１の犠牲層、前記電極金属層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と電極金属層と第１の犠牲層とからなる積層体をパターン形成する工程と、
   前記積層体の側面に第２の犠牲層を形成する工程と、
   全面に不純物がドープされた不純物層を形成する工程と、
   前記第１及び第２の犠牲層をエッチングにより除去することによるリフトオフにより前記積層体及び前記第２の犠牲層の上の不純物層を除去して、前記第１のダイヤモンド半導体領域の上に残存した不純物層により第２及び第３のダイヤモンド半導体領域を形成する工程と、
   前記第２及び第３のダイヤモンド半導体領域の表面上に電極金属を形成する工程と、
   を有することを特徴とするダイヤモンド半導体素子の製造方法。
2. 前記不純物層の形成工程は、前記不純物層を６００℃以下の温度でマイクロ波ＣＶＤ法により形成するものであることを特徴とする請求項１に記載のダイヤモンド半導体素子の製造方法。
3. 前記第２の犠牲層の形成工程は、全面に第２の犠牲層を形成した後エッチバックすることにより、前記積層体の側面に前記第２の犠牲層を残すものであることを特徴とする請求項２に記載のダイヤモンド半導体素子の製造方法。
4. 第１のダイヤモンド半導体領域の表面上に、絶縁膜と少なくとも半導体元素を含有した半導体元素層を具備する緩衝層と電極金属層とをこの順に積層した上に、更に第１の犠牲層を積層する工程と、
   前記第１の犠牲層の表面上に、局所的にレジストをパターン形成する工程と、
   前記レジストをマスクとして、前記第１の犠牲層、前記電極金属層、前記緩衝層及び前記絶縁膜をエッチングした後、前記レジストを除去することにより、前記第１のダイヤモンド半導体領域の表面上に、絶縁膜と緩衝層と電極金属層と第１の犠牲層とからなる積層体をパターン形成する工程と、
   前記第１のダイヤモンド半導体領域の表面上のみに前記電極金属層に接触しないように、不純物がドープされた不純物層を形成し、この不純物層により第２及び第３のダイヤモンド半導体領域を形成する工程と、
   前記第１の犠牲層をエッチングにより除去する工程と、
   前記第２及び第３のダイヤモンド半導体領域の表面上に電極金属を形成する工程と、
   を有することを特徴とするダイヤモンド半導体素子の製造方法。
5. 前記第２及び第３のダイヤモンド半導体領域は、６００℃を超え１２００℃以下の温度で、マイクロ波ＣＶＤ法により形成し、前記温度での加熱時に、前記電極金属層と前記半導体元素層とが反応してそれらの界面にシリサイド層が形成されることを特徴とする請求項４に記載のダイヤモンド半導体素子の製造方法。
6. 前記緩衝層は、前記電極金属層側の前記半導体元素層と前記絶縁膜側の前記半導体元素の酸化物層との２層構造を有することを特徴とする請求項５に記載のダイヤモンド半導体素子の製造方法。
7. 前記半導体元素は、シリコン又はゲルマニウムであり、前記電極金属層はＡｕ、Ａｇ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｎｂ、Ｐｔ、Ｃｅ、Ｃｏ、Ｃｒ、Ｄｙ、Ｆｅ、Ｇｄ、Ｈｆ、Ｍｎ、Ｎｄ、Ｐｄ、Ｐｒ、Ｒｕ、Ｓｒ、Ｔｂ、Ｖ、Ｙ及びＺｒからなる群から選択された少なくとも１種により形成されていることを特徴とする請求項６に記載のダイヤモンド半導体素子の製造方法。
8. 前記第２及び第３のダイヤモンド半導体領域を形成する工程の前に、前記積層体の両側面に第２の犠牲層を形成する工程を有し、前記第２及び第３のダイヤモンド半導体領域を形成する工程の後に、前記第２の犠牲層をエッチングにより除去する工程を有することを特徴とする請求項４乃至７のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
9. 前記積層体をパターン形成した後に、前記第１のダイヤモンド半導体領域の表面を更にエッチングして第１のダイヤモンド半導体領域の表面を掘り込むことを特徴とする請求項１乃至８のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
10. 前記積層体を形成した後、前記積層体の側面に第２の絶縁膜を形成する工程を有することを特徴とする請求項１乃至９のいずれか１項に記載のダイヤモンド半導体素子の製造方法。
11. 第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜とその上の緩衝層と更にその上の電極金属層からなる積層体と、
    前記第１のダイヤモンド半導体領域上で、前記積層体の前記絶縁膜と同一平面上に配置され、その厚さを前記絶縁膜より薄く形成することにより、前記電極金属層に接触しないように前記積層体の両側に隣接して設けられた第２及び第３のダイヤモンド半導体領域と、
    第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、
    を有し、
    前記緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することを特徴とするダイヤモンド半導体素子。
12. 第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜とその上の緩衝層と更にその上の電極金属層からなる積層体と、
    前記第１のダイヤモンド半導体領域上で、前記第１のダイヤモンド半導体領域の表面より深く掘り込んでその表面上に形成することにより、前記電極金属層に接触しないように前記積層体の両側に隣接して設けられた第２及び第３のダイヤモンド半導体領域と、
    第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、
    を有し、
    前記緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することを特徴とするダイヤモンド半導体素子。
13. 第１のダイヤモンド半導体領域上に局所的に形成され、下層の絶縁膜とその上の緩衝層と更にその上の電極金属層からなる積層体と、
    前記第１のダイヤモンド半導体領域上で、前記積層体の両側面に薄膜を設けた後に前記第１のダイヤモンド半導体領域上に形成してその後前記薄膜を除去することにより、前記電極金属層に接触しないように前記積層体の両側に隣接して設けられた第２及び第３のダイヤモンド半導体領域と、
    第２及び第３のダイヤモンド半導体領域上に夫々形成された電極と、
    を有し、
    前記緩衝層は、少なくとも半導体元素を含有する半導体元素層を具備することを特徴とするダイヤモンド半導体素子。
14. 前記第２及び第３のダイヤモンド半導体領域は、ダイヤモンドの粒径が１乃至１００ｎｍの微結晶のダイヤモンドからなることを特徴とする請求項１１乃至１３のいずれか１項に記載のダイヤモンド半導体素子。
15. 前記第２及び第３のダイヤモンド半導体領域は、前記第１のダイヤモンド半導体領域よりも高濃度ドープされていることを特徴とする請求項１１乃至１４のいずれか１項に記載のダイヤモンド半導体素子。
16. 前記積層体の両側面に第２の絶縁膜が形成されていることを特徴とする請求項１１乃至１５のいずれか１項に記載のダイヤモンド半導体素子。
17. チャネル領域となる前記積層体の長さ（幅）が、１０ｎｍ以上１μｍ以下であることを特徴とする請求項１１乃至１５のいずれか１項に記載のダイヤモンド半導体素子。

Images