KR101053523B1 - 반도체 집적 회로의 지연 장치 및 그 제어 방법 - Google Patents

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Abstract

반도체 집적 회로의 지연 장치는, 지연 제어 신호에 응답하여 블록 제어 신호와 단위 제어 신호를 생성하는 제어 신호 생성부, 입력 클럭을 지연시켜 지연 클럭을 생성하되, 기 설정된 개수의 단위 지연기를 각각 구비하고, 상기 블록 제어 신호에 응답하여 선택적으로 활성화되는 직렬 연결된 복수 개의 지연 블록, 및 기 설정된 개수의 단위 지연기를 구비하고, 상기 단위 제어 신호에 응답하여 구비된 단위 지연기의 활성화 개수를 조정하여 상기 지연 클럭을 지연시켜 출력 클럭을 생성하는 미세 지연부를 포함한다.
Figure R1020090040079
반도체 집적 회로, 클럭, 지연

Description

반도체 집적 회로의 지연 장치 및 그 제어 방법{Delay Apparatus in Semiconductor Integrated Circuit and Method of Controlling the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로의 지연 장치 및 그 제어 방법에 관한 것이다.
일반적으로 반도체 집적 회로는 논리 회로로서 구현되며, 데이터, 클럭 및 커맨드와 같은 디지털 신호들을 처리하는 수많은 회로 영역을 포함한다. 반도체 집적 회로가 정상적인 동작을 수행하기 위해서는, 각 디지털 신호들의 입출력 타이밍이 정밀하게 제어되어야만 한다. 이와 같이 신호들의 타이밍을 정밀하게 제어하기 위해, 반도체 집적 회로는 제어 신호에 응답하여 입력 신호에 가변적인 지연 시간을 부여하는 지연 장치를 구비한다. 특히, 클럭의 타이밍을 제어하기 위해 DLL(Delay Locked Loop) 회로와 같은 장치들이 구비되는데, DLL 회로는 내부에 가변적인 지연 시간을 부여하기 위한 지연 장치를 포함하여 구성된다.
DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 이를 위해, DLL 회로는 피드백 루프 구조로 구성되며, 그 내부에 제어 신호에 응답하여 클럭 입력 버퍼로부터 전달되는 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인을 구비한다.
일반적으로, DLL 회로에 구비되는 지연 라인과 같은 지연 장치는 직렬 연결된 복수 개의 단위 지연기의 조합으로서 구현된다. 그리고, 디지털 신호로서 구현되는 제어 신호가 갖는 값에 따라 활성화되는 단위 지연기의 개수가 결정되도록 하여, 전체적인 지연량을 조정한다. 그런데, 이와 같은 형태의 지연 장치는 단위 지연기의 활성화 여부를 한 개씩 제어하는 형태로 동작하였고, 이에 따라 지연량을 조정하는 시간이 길어진다는 문제점이 있었다. 또한, 복수 비트의 제어 신호를 전송하기 위해, 복수 개의 라인들이 구비됨에 따라 점유 면적이 증가하게 되는 문제점 또한 존재하였다. 이와 같은 요인들은 종래의 반도체 집적 회로의 고속화 및 고집적화 구현을 저해하는 요소로서 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 집적 회로의 고속화 및 고집적화 구현을 지원하는 반도체 집적 회로의 지연 장치 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치는, 지연 제어 신호에 응답하여 블록 제어 신호와 단위 제어 신호를 생성하는 제어 신호 생성부; 입력 클럭을 지연시켜 지연 클럭을 생성하되, 기 설정된 개수의 단위 지연기를 각각 구비하고, 상기 블록 제어 신호에 응답하여 선택적으로 활성화되는 직렬 연결된 복수 개의 지연 블록; 및 기 설정된 개수의 단위 지연기를 구비하고, 상기 단위 제어 신호에 응답하여 구비된 단위 지연기의 활성화 개수를 조정하여 상기 지연 클럭을 지연시켜 출력 클럭을 생성하는 미세 지연부;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로의 지연 장치는, 복수 개의 단위 지연기가 구비되고, 상기 복수 개의 단위 지연기가 일괄 제어되는 적어도 하나의 지연 블록; 및 상기 지연 블록과 직렬 연결되고, 복수 개의 단위 지연기가 구비되며, 상기 복수 개의 단위 지연기가 개별 제어되는 미세 지연부;를 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로의 지연 장치의 제어 방법은, 직렬 연결된 복수 개의 지연 블록과 미세 지연부를 구비하는 반도체 집적 회로의 지연 장치의 제어 방법으로서, a) 지연 제어 신호를 디코딩하여 블록 제어 신호와 단위 제어 신호를 생성하는 단계; b) 상기 블록 제어 신호에 응답하여 상기 복수 개의 지연 블록의 활성화 개수를 결정하고, 활성화된 지연 블록을 이용하여 입력 클럭을 지연시켜 지연 클럭을 생성하는 단계; 및 c) 상기 단위 제어 신호에 응답하여 상기 미세 지연부 내부에 구비되는 복수 개의 단위 지연기의 활성화 개수를 결정하고, 활성화된 단위 지연기를 이용하여 상기 지연 클럭을 지연시켜 출력 클럭을 생성하는 단계;를 포함한다.
본 발명의 반도체 집적 회로의 지연 장치는, 구비되는 단위 지연기들이 모두 각각의 제어 신호를 입력 받지 않고, 블록 단위로 제어 신호를 입력 받도록 구성됨으로써, 신호 전송 라인의 개수를 감소시켜 면적 마진을 증가시키는 효과를 창출한다.
아울러, 본 발명의 반도체 집적 회로의 지연 장치의 지연 방법은, 지연 제어 신호를 디코딩하여 블록 제어 신호를 생성하고, 이를 이용하여 복수 개의 단위 지연기들을 구비하는 지연 블록들의 활성화 개수를 결정함으로써, 전체적인 지연값을 설정하는 속도를 빠르게 하여 고속 동작을 구현하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치는, 지연 제어 신호(DLCTRL)에 응답하여 블록 제어 신호(BKCTRL)와 단위 제어 신호(UTCTRL)를 생성하는 제어 신호 생성부(10); 상기 블록 제어 신호(BKCTRL)에 응답하여 입력 클럭(CLK_IN)을 지연시켜 지연 클럭(CLK_DLY)을 생성하는 제 1 내지 제 3 지연 블록(21 ~ 23); 및 상기 단위 제어 신호(UTCTRL)에 응답하여 상기 지연 클럭(CLK_DLY)을 지연시켜 출력 클럭(CLK_OUT)을 생성하는 미세 지연부(30);를 포함한다.
여기에서는 지연 블록(21 ~ 23)이 총 3개 구비되는 것을 예로써 나타내었으나, 2개 혹은 4개 이상의 지연 블록이 구비되는 것도 본 발명의 범주에 포함되는 것으로 이해되어야만 한다.
상기 제 1 내지 제 3 지연 블록(21 ~ 23)은 각각 동일한 수의 단위 지연기를 구비한다. 또한, 상기 미세 지연부(30)도 복수 개의 단위 지연기를 구비하는데, 상기 미세 지연부(30)에 구비되는 단위 지연기의 개수는 상기 제 1 내지 제 3 지연 블록(21 ~ 23)에 각각 구비되는 단위 지연기의 개수와 같은 것이 바람직하다. 여기에서, 상기 각각의 단위 지연기는 두 개의 낸드게이트의 직렬 조합에 의해 이루어지는 회로 구성인 것으로 이해하기로 한다.
상기 지연 제어 신호(DLCTRL)는 일반적으로 DLL 회로의 쉬프트 레지스터와 같은 지연 제어 장치로부터 전달되는 신호일 수 있다. 이 때, 상기 지연 제어 신 호(DLCTRL)는 복수 비트의 디지털 코드로서 구현되어 임의의 값을 가지며, 이를 통해 상기 지연 장치에 구비되는 전체의 단위 지연기 중 몇 개를 활성화시킬지에 대한 정보를 담는다.
상기 제어 신호 생성부(10)는 디코더로서 구현됨이 바람직하다. 즉, 상기 제어 신호 생성부(10)는 상기 복수 비트의 지연 제어 신호(DLCTRL)를 디코딩하여 상기 블록 제어 신호(BKCTRL)와 상기 단위 제어 신호(UTCTRL)를 생성하는데, 이 때 상기 블록 제어 신호(BKCTRL)와 상기 단위 제어 신호(UTCTRL)는 각각 복수 개의 신호의 조합으로서 구현된다. 상기 제어 신호 생성부(10)는 상기 지연 제어 신호(DLCTRL)가 갖는 값에 따라 상기 블록 제어 신호(BKCTRL)에 포함되는 신호들 중 인에이블 되는 신호와 상기 지연 제어 신호(DLCTRL)에 포함되는 신호들 중 인에이블 되는 신호를 선택한다.
예를 들어, 상기 지연 제어 신호(DLCTRL)가 갖는 값이 1 내지 32를 나타내고, 상기 제 1 내지 제 3 지연 블록(21 ~ 23)과 상기 미세 지연부(30)에 각각 8개의 단위 지연기가 구비된다고 가정하면, 상기 블록 제어 신호(BKCTRL)는 3개의 신호의 조합으로서 구현되고, 상기 단위 제어 신호(UTCTRL)는 8개의 신호의 조합으로서 구현된다.
이 때, 상기 지연 제어 신호(DLCTRL)가 갖는 값이 8 이하이면, 상기 블록 제어 신호(BKCTRL)에 포함되는 신호들은 모두 디스에이블 되고, 상기 단위 제어 신호(UTCTRL)에 포함되는 신호들은 상기 지연 제어 신호(DLCTRL)가 갖는 값에 따라 그 상태가 결정된다. 또한, 상기 지연 제어 신호(DLCTRL)가 갖는 값이 9 내지 16이 면, 상기 블록 제어 신호(BKCTRL)에 포함되는 신호들 중 상기 제 3 지연 블록(23)에 전달되는 신호가 인에이블 되고, 상기 단위 제어 신호(UTCTRL)에 포함되는 신호들은 상기 지연 제어 신호(DLCTRL)의 값에서 8을 뺀 나머지 값에 대응하여 그 상태가 결정된다. 마찬가지로, 상기 지연 제어 신호(DLCTRL)가 갖는 값이 17 내지 24이면, 상기 블록 제어 신호(BKCTRL)에 포함되는 신호들 중 상기 제 2 지연 블록(22)에 전달되는 신호가 인에이블 되고, 상기 단위 제어 신호(UTCTRL)에 포함되는 신호들은 상기 지연 제어 신호(DLCTRL)의 값에서 16을 뺀 나머지 값에 대응하여 그 상태가 결정된다. 같은 원리로, 상기 지연 제어 신호(DLCTRL)가 갖는 값이 25 내지 32인 경우의 상기 블록 제어 신호(BKCTRL)와 상기 단위 제어 신호(UTCTRL)의 상태 또한 용이하게 이해할 수 있다.
한편, 상기 제 1 내지 제 3 지연 블록(21 ~ 23)은 도면과 같이 직렬 연결된 구조를 가지며, 상기 블록 제어 신호(BKCTRL)에 응답하여 활성화되도록 구성된다. 이 때, 상기 제 1 내지 제 3 지연 블록(21 ~ 23)은 상기 제 2 지연 블록(22)이 활성화되면 상기 제 3 지연 블록(23) 또한 활성화되고, 상기 제 1 지연 블록(21)이 활성화되면 상기 제 2 지연 블록(22) 또한 활성화된다. 상기 제 1 내지 제 3 지연 블록(21 ~ 23) 각각은, 활성화되는 경우 입력되는 클럭에 대해 내부의 모든 단위 지연기에 의한 지연량을 부여한다. 즉, 상기 제 1 내지 제 3 지연 블록(21 ~ 23)은, 각각 내부의 단위 지연기들을 일괄 제어한다. 여기에서, 상기 제 1 내지 제 3 지연 블록(21 ~ 23) 각각에 입력되는 클럭은 상기 입력 클럭(CLK_IN) 또는 앞단의 지연 블록으로부터 출력되는 클럭일 수 있다. 따라서, 상기 지연 제어 신 호(DLCTRL)가 갖는 값에 대응되는 상기 블록 제어 신호(BKCTRL)의 상태에 따라, 상기 제 1 내지 제 3 지연 블록(21 ~ 23)의 활성화 개수가 결정되며, 결과적으로 상기 제 1 내지 제 3 지연 블록(21 ~ 23)의 전체적인 지연량이 설정된다.
상기 미세 지연부(30)는 상기 입력 클럭(CLK_IN) 또는 상기 지연 클럭(CLK_DLY)에 대한 지연 동작을 수행하는데, 상기 단위 제어 신호(UTCTRL)에 응답하여 내부에 구비되는 단위 지연기들의 활성화 개수를 조정한다. 즉, 상기 미세 지연부(30)는 내부에 구비되는 단위 지연기들을 개별 제어한다. 이처럼, 미세 지연부(30)는 상기 지연 제어 신호(DLCTRL)를 디코딩함에 의해 생성된 상기 단위 제어 신호(UTCTRL)의 상태에 따라 그 지연량이 조정되며, 복수 개의 단위 지연기가 모두 활성화되는지 여부에 따라 지연량이 제어되는 상기 제 1 내지 제 3 지연 블록(21 ~ 23)에 비해, 상대적으로 미세하게 지연량을 조정하는 기능을 수행한다.
이처럼, 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치는 각 단위 지연기에 각각의 제어 신호의 비트를 전달하지 않으므로, 제어 신호의 전송 라인의 수를 감소시킬 수 있다. 앞서 언급한, 지연 제어 신호(DLCTRL)가 갖는 값이 1 내지 32를 나타내는 예에 따르면, 종래의 반도체 집적 회로의 지연 장치는 총 32개의 단위 지연기를 구비하였고, 이에 따라 총 32개의 신호 전송 라인을 구비하여야만 하였다. 그러나, 본 발명의 반도체 집적 회로의 지연 장치는 총 11개의 신호 전송 라인만을 구비할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치는 그 점유 면적을 감소시킬 수 있으며, 이에 따라 반도체 집적 회로의 고집적화 구현을 지원할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치는, 전체적인 지연량을 변화시키는 경우, 복수 개의 단위 지연기를 그룹핑하여 그룹 단위로 제어함으로써, 한 번에 변화시킬 수 있는 지연량을 보다 크게 할 수 있다. 따라서, 상기 반도체 집적 회로의 지연 장치의 총 지연량을 설정하는 시간을 감소시킬 수 있고, 이에 따라 반도체 집적 회로의 고속화 구현을 지원할 수 있다.
도 2는 도 1에 도시한 제 3 지연 블록의 상세 구성도로서, 상기 제 1 내지 제 3 지연 블록(21 ~ 23)는 모두 같은 형태로 구성되므로 설명의 편의를 위해 상기 제 3 지연 블록(23)만을 나타낸 것이다.
도시한 바와 같이, 상기 제 3 지연 블록(23)은, 제 3 블록 제어 신호(BKCTRL3)에 응답하여 상기 입력 클럭(CLK_IN)을 통과 또는 차단하여 상기 제 3 지연 블록(23)의 활성화 여부를 결정하는 활성화부(232); 및 상기 활성화부(232)로부터 출력되는 클럭 또는 상기 제 2 지연 블록(22)의 출력 클럭(CLK_BK2)을 지연시켜 상기 지연 클럭(CLK_DLY)을 출력하는 직렬 연결된 8개의 단위 지연기(UD<1:8>);를 포함한다.
여기에서, 상기 제 3 블록 제어 신호(BKCTRL3)는 앞서 언급한 블록 제어 신호(BKCTRL)에 포함되는 신호들 중 하나를 가리킨다.
상기 제 1 내지 제 3 지연 블록(21 ~ 23)은 모두 같은 형태로 구성되나, 상기 제 1 지연 블록(21)은 앞단의 지연 블록의 출력 신호 대신 외부 공급전원(VDD)을 입력 받는다.
상기 활성화부(232)는 상기 제 입력 클럭(CLK_IN)을 입력 받는 제 1 인버 터(IV1); 및 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 3 블록 제어 신호(BKCTRL3)를 입력 받는 제 1 낸드게이트(ND1);를 포함한다.
이와 같이 구성된 상기 제 3 지연 블록(23)에서, 상기 제 3 블록 제어 신호(BKCTRL3)가 디스에이블 되면, 상기 활성화부(232)의 출력 신호는 하이 레벨(High Level)이 된다. 각각의 단위 지연기는 낸드게이트의 조합으로 구현되므로, 이 경우 가장 앞단에 구비되는 단위 지연기(UD1)는 상기 제 2 지연 블록(22)의 출력 클럭(CLK_BK2)을 지연시키는 동작을 수행한다. 상기 제 2 지연 블록(22)의 출력 클럭(CLK_BK2)이 활성화되어 토글(Toggle)하는 신호인 경우, 이는 상기 8개의 단위 지연기(UD<1:8>)에 의해 지연되어 상기 지연 클럭(CLK_DLY)로서 출력된다. 반면에, 상기 제 2 지연 블록(22)의 출력 클럭(CLK_BK2)이 비활성화되어 하이 레벨의 전위를 갖는 신호이면, 상기 지연 클럭(CLK_DLY) 또한 무의미한 하이 레벨의 전위를 갖게 된다.
한편, 상기 제 3 블록 제어 신호(BKCTRL3)가 인에이블 되면, 상기 활성화부(232)는 상기 입력 클럭(CLK_IN)을 구동하여 출력한다. 이 경우에는, 상기 제 2 지연 블록(22)이 비활성화되고, 이에 따라 상기 제 2 지연 블록(22)의 출력 클럭(CLK_BK2)은 무의미한 하이 레벨의 전위를 갖는다. 따라서, 상기 제 3 지연 블록(23)은 상기 입력 클럭(CLK_IN)에 대한 지연 동작을 수행하여 상기 지연 클럭(CLK_DLY)을 생성하게 된다.
여기에서는 상기 단위 지연기(UD<1:8>)가 8개 구비되는 것을 예로써 나타내었다. 이처럼, 상기 제 3 지연 블록(23)은 8개의 단위 지연기(UD<1:8>)에 의한 지 연량을 하나의 단위로 하여 상기 입력 클럭(CLK_IN) 또는 상기 제 2 지연 블록(22)의 출력 클럭(CLK_BK2)을 지연시키는 동작을 수행한다. 상기 제 1 및 제 2 지연 블록(21, 22) 또한 이와 같은 동작을 수행하며, 따라서 상기 입력 클럭(CLK_IN)의 지연량은 보다 큰 단위로 가감될 수 있다.
도 3은 도 1에 도시한 미세 지연부의 상세 구성도이다.
도시한 바와 같이, 상기 미세 지연부(30)는, 제 1 내지 제 3 블록 제어 신호(BKCTRL1 ~ BKCTRL3)에 응답하여 상기 입력 클럭(CLK_IN) 또는 상기 지연 클럭(CLK_DLY)을 선택적으로 출력하는 클럭 선택부(310); 제 1 내지 제 8 단위 제어 신호(UTCTRL1 ~ UTCTRL8)에 응답하여 상기 클럭 선택부(310)로부터 출력되는 클럭의 지연 경로를 설정하는 경로 설정부(320); 및 상기 경로 설정부(320)로부터 전달되는 클럭을 지연시켜 상기 출력 클럭(CLK_OUT)을 출력하는 직렬 연결된 8개의 단위 지연기(UD<9:16>);를 포함한다.
상기 제 1 내지 제 3 블록 제어 신호(BKCTRL1 ~ BKCTRL3)는 앞서 언급한 블록 제어 신호(BKCTRL)에 포함되는 신호들을 각각 가리킨다. 또한, 상기 제 1 내지 제 8 단위 제어 신호(UTCTRL1 ~ UTCTRL8)는 앞서 언급한 단위 제어 신호(UTCTRL)에 포함되는 신호들을 각각 지칭한다.
상기 클럭 선택부(310)는 상기 제 1 내지 제 3 블록 제어 신호(BKCTRL1 ~ BKCTRL3)를 입력 받는 제 1 노어게이트(NR1); 상기 제 1 노어게이트(NR1)의 출력 신호를 입력 받는 제 2 인버터(IV2); 상기 제 1 노어게이트(NR1)의 출력 신호와 상기 제 2 인버터(IV2)의 출력 신호에 응답하여 상기 입력 클럭(CLK_IN)을 통과시키 는 제 1 패스게이트(PG1); 및 상기 제 1 패스게이트(PG1)의 출력 신호와 상기 지연 클럭(CLK_DLY)을 입력 받는 제 2 낸드게이트(ND2);를 포함한다.
이와 같이 구성된 상기 클럭 선택부(310)에서, 상기 제 1 내지 제 3 블록 제어 신호(BKCTRL1 ~ BKCTRL3) 중 어느 하나의 신호가 인에이블 되면, 상기 제 1 노어게이트(NR1)는 로우 레벨(Low Level)의 신호를 출력하고, 이에 따라 상기 제 1 패스게이트(PG1)는 턴 오프(Turn Off) 된다. 따라서, 상기 클럭 선택부(310)는 상기 지연 클럭(CLK_DLY)을 반전 구동하여 출력한다. 이 경우, 상기 제 1 내지 제 3 지연 블록(21 ~ 23) 중 어느 하나가 활성화되고, 이에 따라 상기 지연 클럭(CLK_DLY)이 정상적으로 토글하게 되므로, 상기 미세 지연부(30)는 이에 대한 지연 동작을 수행하는 것이다.
반면에, 상기 제 1 내지 제 3 블록 제어 신호(BKCTRL1 ~ BKCTRL3)가 모두 디스에이블 되면, 상기 제 1 노어게이트(NR1)는 하이 레벨의 신호를 출력하고, 이에 따라 상기 제 1 패스게이트(PG1)는 턴 온(Turn On) 되어 상기 입력 클럭(CLK_IN)을 통과시킨다. 이 경우는 상기 제 1 내지 제 3 지연 블록(21 ~ 23)이 모두 비활성화된 경우이고, 따라서 상기 지연 클럭(CLK_DLY)이 무의미한 하이 레벨의 신호로서 전달되므로, 상기 제 2 낸드게이트(ND2)는 상기 입력 클럭(CLK_IN)을 반전 구동하여 출력한다. 즉, 상기 미세 지연부(30)는 상기 입력 클럭(CLK_IN)에 대한 지연 동작을 수행하는 것이다.
상기 경로 설정부(320)는 제 1 입력단에 상기 클럭 선택부(310)로부터 출력되는 신호가 입력되고, 제 2 입력단에 상기 제 1 내지 제 8 단위 제어 신 호(UTCTRL1 ~ UTCTRL8)가 각각 입력되는 제 3 내지 제 10 낸드게이트(ND3 ~ ND10)를 포함한다.
이와 같은 구성에 의해, 상기 경로 설정부(320)는 상기 제 1 내지 제 8 단위 제어 신호(UTCTRL1 ~ UTCTRL8) 중 인에이블 되는 하나의 신호가 입력되는 낸드게이트를 활성화시키며, 활성화된 낸드게이트를 통해 상기 클럭 선택부(310)로부터 출력되는 신호를 반전 구동하여 출력한다.
이 때, 상기 제 3 내지 제 10 낸드게이트(ND3 ~ ND10) 중 어느 낸드게이트가 활성화되는지에 따라, 8개의 단위 지연기(UD<9:16>) 중 활성화되는 단위 지연기의 개수가 설정된다. 예컨대, 상기 제 1 내지 제 8 단위 제어 신호(UTCTRL1 ~ UTCTRL8) 중 상기 제 8 단위 제어 신호(UTCTRL8)가 인에이블 되는 경우에는 한 개의 단위 지연기(UD<16>)만이 활성화되고, 상기 미세 지연부(30)가 갖는 지연값은 최소화된다. 반면에, 상기 제 1 단위 제어 신호(UTCTRL1)가 인에이블 되면, 상기 8개의 단위 지연기(UD<9:16>)가 모두 활성화되며, 이 때 상기 미세 지연부(30)가 갖는 지연값은 최대화된다.
상술한 바와 같이, 본 발명의 반도체 집적 회로의 지연 장치는, 직렬 연결된 복수 개의 지연 블록과 미세 지연부 및 제어 신호 생성부를 구비한다. 그리고, 제어 신호 생성부를 이용하여 지연 제어 신호를 디코딩하여 블록 제어 신호와 단위 제어 신호를 생성한다. 이후, 상기 블록 제어 신호를 이용하여 상기 복수 개의 지연 블록의 활성화 개수를 결정하고, 활성화된 지연 블록을 이용하여 입력 클럭을 지연시켜 지연 클럭을 생성한다. 그리고, 상기 단위 제어 신호에 응답하여 상기 미세 지연부 내부에 구비되는 복수 개의 단위 지연기의 활성화 개수를 결정하고, 활성화된 단위 지연기를 이용하여 상기 지연 클럭을 지연시켜 출력 클럭을 생성한다.
이와 같은 동작을 수행하는 본 발명의 반도체 집적 회로의 지연 장치는 모든 단위 지연기에 제어 신호의 각 비트를 전달하지 않으므로, 제어 신호의 전송 라인의 수를 감소시킬 수 있다. 따라서, 점유 면적을 감소시킬 수 있으며, 반도체 집적 회로의 고집적화 구현을 지원할 수 있다. 또한, 복수 개의 단위 지연기를 하나의 단위로 하여 이 단위만큼 지연량을 변화시킴으로써, 한 번에 변화시킬 수 있는 지연량을 보다 크게 할 수 있다. 따라서, 상기 반도체 집적 회로의 지연 장치의 총 지연량을 설정하는 시간이 감소되고, 이에 따라 반도체 집적 회로의 고속화 구현을 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 지연 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 3 지연 블록의 상세 구성도,
도 3은 도 1에 도시한 미세 지연부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제어 신호 생성부 21 ~ 23 : 제 1 내지 제 3 지연 블록
30 : 미세 지연부

Claims (19)

  1. 지연 제어 신호에 응답하여 블록 제어 신호와 단위 제어 신호를 생성하는 제어 신호 생성부;
    입력 클럭을 지연시켜 지연 클럭을 생성하되, 기 설정된 개수의 단위 지연기를 각각 구비하고, 상기 블록 제어 신호에 응답하여 선택적으로 활성화되는 직렬 연결된 복수 개의 지연 블록; 및
    기 설정된 개수의 단위 지연기를 구비하고, 상기 단위 제어 신호에 응답하여 구비된 단위 지연기의 활성화 개수를 조정하여 상기 지연 클럭을 지연시켜 출력 클럭을 생성하는 미세 지연부;
    를 포함하는 반도체 집적 회로의 지연 장치.
  2. 제 1 항에 있어서,
    상기 복수 개의 지연 블록과 상기 미세 지연부에 구비되는 단위 지연기 각각은, 두 개의 낸드게이트의 직렬 조합에 의해 이루어지는 회로 구성임을 특징으로 하는 반도체 집적 회로의 지연 장치.
  3. 제 1 항에 있어서,
    상기 지연 제어 신호는 DLL(Delay Locked Loop) 회로의 쉬프트 레지스터로부터 전달되는 신호임을 특징으로 하는 반도체 집적 회로의 지연 장치.
  4. 제 1 항에 있어서,
    상기 제어 신호 생성부는 디코더로서 구현되고, 상기 블록 제어 신호와 상기 단위 제어 신호는 각각 복수 개의 신호의 조합으로서 구현되며,
    상기 제어 신호 생성부는, 상기 지연 제어 신호가 갖는 값에 따라 상기 블록 제어 신호에 포함되는 신호들 중 인에이블 되는 신호와 상기 지연 제어 신호에 포함되는 신호들 중 인에이블 되는 신호를 선택하도록 구성됨을 특징으로 하는 반도체 집적 회로의 지연 장치.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 복수 개의 지연 블록 각각은, 활성화되는 경우 입력되는 클럭에 대해 내부에 구비된 모든 단위 지연기에 의한 지연량을 부여하도록 구성됨을 특징으로 하는 반도체 집적 회로의 지연 장치.
  6. 제 5 항에 있어서,
    상기 복수 개의 지연 블록 각각은,
    상기 블록 제어 신호에 포함되는 신호 중 기 설정된 어느 하나에 응답하여 상기 입력 클럭을 통과 또는 차단하여 해당 지연 블록의 활성화 여부를 결정하는 활성화부; 및
    상기 활성화부로부터 출력되는 클럭 또는 앞단의 지연 블록의 출력 클럭을 지연시켜 상기 지연 클럭을 출력하는 직렬 연결된 복수 개의 단위 지연기;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 지연 장치.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 미세 지연부는,
    상기 블록 제어 신호에 응답하여 상기 입력 클럭 또는 상기 지연 클럭을 선택적으로 출력하는 클럭 선택부;
    상기 단위 제어 신호에 응답하여 상기 클럭 선택부로부터 출력되는 클럭의 지연 경로를 설정하는 경로 설정부; 및
    상기 경로 설정부로부터 전달되는 클럭을 지연시켜 상기 출력 클럭을 출력하는 직렬 연결된 복수 개의 단위 지연기;
    를 포함하며,
    상기 경로 설정부로부터 설정된 클럭의 지연 경로에 따라 상기 복수 개의 단위 지연기의 활성화 개수가 결정되는 것을 특징으로 하는 반도체 집적 회로의 지연 장치.
  8. DLL(Delay Locked Loop) 회로의 쉬프트 레지스터로부터 전달되는 지연 제어 신호를 디코딩하여 블록 제어 신호와 단위 제어 신호를 생성하는 제어 신호 생성부;
    복수 개의 단위 지연기가 구비되고, 상기 블록 제어 신호에 응답하여 상기 복수 개의 단위 지연기가 일괄 제어되는 적어도 하나의 지연 블록; 및
    상기 지연 블록과 직렬 연결되고, 복수 개의 단위 지연기가 구비되며, 상기 단위 제어 신호에 응답하여 상기 복수 개의 단위 지연기가 개별 제어되는 미세 지연부;
    를 포함하는 반도체 집적 회로의 지연 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 8 항에 있어서,
    상기 지연 블록과 상기 미세 지연부에 구비되는 단위 지연기들 각각은 두 개의 낸드게이트의 직렬 조합에 의해 이루어지는 회로 구성임을 특징으로 하는 반도체 집적 회로의 지연 장치.
  13. 제 8 항에 있어서,
    상기 지연 블록은,
    상기 블록 제어 신호에 응답하여 입력 클럭을 통과 또는 차단하여 상기 지연 블록의 활성화 여부를 결정하는 활성화부; 및
    상기 활성화부로부터 출력되는 클럭 또는 앞단의 지연 블록의 출력 클럭을 지연시켜 출력하는 직렬 연결된 복수 개의 단위 지연기;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 지연 장치.
  14. 제 8 항에 있어서,
    상기 미세 지연부는,
    상기 블록 제어 신호에 응답하여 입력 클럭 또는 지연 클럭을 선택적으로 출력하는 클럭 선택부;
    상기 단위 제어 신호에 응답하여 상기 클럭 선택부로부터 출력되는 클럭의 지연 경로를 설정하는 경로 설정부; 및
    상기 경로 설정부로부터 전달되는 클럭을 지연시켜 출력 클럭을 출력하는 직렬 연결된 복수 개의 단위 지연기;
    를 포함하며,
    상기 경로 설정부로부터 설정된 클럭의 지연 경로에 따라 상기 복수 개의 단위 지연기의 활성화 개수가 결정되는 것을 특징으로 하는 반도체 집적 회로의 지연 장치.
  15. 직렬 연결된 복수 개의 지연 블록과 미세 지연부를 구비하는 반도체 집적 회로의 지연 장치의 제어 방법으로서,
    a) 지연 제어 신호를 디코딩하여 블록 제어 신호와 단위 제어 신호를 생성하는 단계;
    b) 상기 블록 제어 신호에 응답하여 상기 복수 개의 지연 블록의 활성화 개수를 결정하고, 활성화된 지연 블록을 이용하여 입력 클럭을 지연시켜 지연 클럭을 생성하는 단계; 및
    c) 상기 단위 제어 신호에 응답하여 상기 미세 지연부 내부에 구비되는 복수 개의 단위 지연기의 활성화 개수를 결정하고, 활성화된 단위 지연기를 이용하여 상기 지연 클럭을 지연시켜 출력 클럭을 생성하는 단계;
    를 포함하는 반도체 집적 회로의 지연 장치의 제어 방법.
  16. 제 15 항에 있어서,
    상기 복수 개의 지연 블록은 각각 복수 개의 단위 지연기를 포함하며,
    상기 복수 개의 지연 블록과 상기 미세 지연부에 구비되는 단위 지연기 각각은 두 개의 낸드게이트의 직렬 조합에 의해 이루어지는 회로 구성임을 특징으로 하는 반도체 집적 회로의 지연 장치의 제어 방법.
  17. 제 15 항에 있어서,
    상기 지연 제어 신호는 DLL(Delay Locked Loop) 회로의 쉬프트 레지스터로부터 전달되는 신호임을 특징으로 하는 반도체 집적 회로의 지연 장치의 제어 방법.
  18. 제 15 항에 있어서,
    상기 블록 제어 신호와 상기 단위 제어 신호는 각각 복수 개의 신호의 조합으로서 구현되며,
    상기 a) 단계는, 상기 지연 제어 신호가 갖는 값에 따라 상기 블록 제어 신호에 포함되는 신호들 중 인에이블 되는 신호와 상기 지연 제어 신호에 포함되는 신호들 중 인에이블 되는 신호를 선택하는 단계인 것을 특징으로 하는 반도체 집적 회로의 지연 장치의 제어 방법.
  19. 제 15 항에 있어서,
    상기 b) 단계는, 상기 블록 제어 신호에 의해 선택된 지연 블록의 내부에 구비되는 모든 단위 지연기를 활성화시키는 단계인 것을 특징으로 하는 반도체 집적 회로의 지연 장치의 제어 방법.
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