JP4813794B2 - 半導体素子装置及び半導体素子装置を製造する方法 - Google Patents
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Description
これに対して請求項1に記載の本発明による半導体素子および請求項11記載の本発明の方法は特にかなり簡単で速くそれにもかかわらず安全な半導体素子の製造を可能にする利点を有する。この場合に半導体チップの表側に絶縁層および付加的な金属層もしくは金属平面を形成することによりはんだ突起の被覆の付加的な工程を省くことができる。従属請求項は有利な構成を記載する。請求項4により特に少なくとも1つの本発明による半導体素子および少なくとも1つのこれとはんだ付けされた接続装置からなる半導体素子装置が提供される。
図1は本発明による半導体素子に使用されるパワートランジスターの断面図であり、図2は図1によるパワートランジスターの平面図であり、図3ははんだ付けする前の素子の断面図であり、図4ははんだ付け後の図3による素子の断面図である。
Claims (10)
- 半導体チップ(2,12)、
半導体チップ(2,12)の第1の面(2a)上に形成された下側第1主電極層(3,13)、
第1の面(2a)上に形成された下側制御電極層(4,14)、
第1の面(2a)上に、下側第1主電極層(3,13)と下側制御電極層(4,14)の間に形成された、下側第1主電極層(3,13)を部分的に覆う絶縁層(5,15)、
下側第1主電極層(3,13)上に形成されている上側第1主電極層(6,16)、
下側制御電極層(4,14)および絶縁層(5,15)の上に形成され、絶縁層(5,15)の上に部分的に下側第1主電極層(3,13)の上方に伸びている上側制御電極層(7,17)、および
半導体チップ(2,12)の第2の面(2b)上に形成される第2主電極層(9,19)を有する、特に出力の使用のための半導体素子を有し、
第1接続装置(30)が第1導電性接続領域(32)および第3導電性接続領域(33)を有し、第1導電性接続領域が第1はんだ付け層(35)により半導体素子(11)の上側の第1主電極層とはんだ付けされ、第3導電性接続領域が第3はんだ付け層(36)により半導体素子(11)の上側制御電極層とはんだ付けされていて、
第2接続装置(40)に第2導電性接続領域(43)が設けられ、前記接続領域は第2はんだ付け層(47)により半導体素子(11)の第2主電極層(19)とはんだ付けされていて、
第1接続装置(30)および第2接続装置(40)が前記導電性接続領域としての両面の金属層(32,33,34,42,43,44)を有するセラミック基板(31,41)である、半導体素子装置。 - 第1主電極層(13,16)がソース電極を形成し、制御電極層(14,17)がゲート電極を形成し、第2主電極層(19)がドレイン電極を形成する請求項1記載の半導体素子装置。
- 下側第1主電極層と下側制御電極層の間に中間酸化物層が高さを平均化するために設けられている請求項1または2記載の半導体素子装置。
- 少なくとも2個の半導体素子(11,21)が第1接続装置(30)と第2接続装置(40)の間に逆の配列で用意され、その際第1半導体素子(11)の第2主電極層(19)および第2半導体素子(21)の上側制御電極層(27)および上側の第1主電極層(26)がはんだ付け層(47,46、45)により第2接続装置(40)の接続領域(43,42)とはんだ付けされ、第1半導体素子(11)の上側第1主電極層(16)および上側制御電極層(17)および第2半導体素子(21)の第2主電極層(29)がはんだ付け層(35、36,37)により第1接続装置(30)の接続領域(32、33)とはんだ付けされている請求項1から3までのいずれか1項記載の半導体素子装置。
- 第1半導体素子(11)の第2主電極層(19)および第2半導体素子(21)の上側制御電極層(27)がはんだ付け層(47、46)により第2接続装置(40)の同じ接続領域(43)とはんだ付けされ、第1半導体素子(11)の上側制御電極層(17)および第2半導体素子(21)の第2主電極層(29)がはんだ付け層(36,37)により第1接続装置(30)の同じ接続領域(33)とはんだ付けされている請求項4記載の半導体素子装置。
- 第1接続装置(30)と第2接続装置(40)との一方または両方がDBC基板である請求項1から5までのいずれか1項記載の半導体素子装置。
- はんだ付け層の少なくとも一部、有利に全部のはんだ付け層(35,36,37,46,47)がはんだ付けフィルムまたははんだ付けペースト印刷である請求項1から6までのいずれか1項記載の半導体素子装置
- 少なくとも以下の工程:
a)請求項1から3までのいずれか1項記載の半導体素子(11,21)を製造する
b)第1導電性接続領域(32)および第3導電性接続領域(33)を有する第1接続装置(30)を準備し、更に半導体素子(11)のための第2導電性接続領域(43)を有する第2接続装置(40)を準備し、
c)上側の第1主電極層(16)と第1導電性接続領域(32)の間に第1はんだ付け層(35)を備え、上側制御電極層(17)と第3接続領域(33)の間に第3はんだ付け層(36)を備え、その際はんだ付け層(35,36)をはんだ付けフィルムとして中間に配置するかまたははんだ付けペーストとして導電性接続領域(32,33)と電極層との一方または両方に平坦に被覆し、更に第2はんだ付け層(47)をはんだ付けペースト印刷として第2導電性接続領域(43)または第2主電極層(9,19)上に被覆するかまたははんだ付けフィルムとして第2導電性接続領域(43)と第2主電極層(9,19)の間に配置し
d)接続装置(30)と半導体素子(11)を接合する、および
e)上側の第1主電極層(16)を第1接続領域と加熱によりはんだ付けし、および上側制御電極を第3接続領域と加熱によりはんだ付けし、更に第2主電極層(9,19)を第2接続領域(43)とはんだ付けすることを有し、
接続装置(30,40)が導電性接続層(32,33,43)で被覆されたセラミック基板(31,41)である、半導体素子装置を製造する方法。 - 少なくとも2個の半導体素子(11,21)を逆の配列で第1接続装置(30)と第2接続装置(40)の間に配置し、その際工程c)ではんだ付け層(35,36,37,45,46,47)をそれぞれ上側第1主電極層と第1導電性接続領域(32,42)の間に、上側第2主電極層と第2導電性接続領域の間におよび上側制御電極層(17,27)と第3導電性接続領域(33,43)の間に配置し、工程d)で半導体素子(11.21)を接続装置(30,40)とはんだ付けする請求項8記載の方法。
- 第1主電極層(13,16,23,26)が半導体チップ(12,22)のソース領域の接触のためのソース電極を形成し、制御電極層(15,17,25,27)がゲート電極を形成し、第2主電極層(19,29)が半導体チップ(12,22)のドレイン領域の接触のためのドレイン電極を形成する請求項8又は9記載の方法。
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