JP4807075B2 - 撮像装置およびその欠陥画素補正方法 - Google Patents

Description

本発明は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ），ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサなどの固体撮像素子を備え、画素加算により感度の向上を図る撮像装置に関し、特に、欠陥画素を補償する機能を有する撮像装置およびその欠陥画素補正方法に関するものである。

一般にＣＣＤやＣＭＯＳなどの固体撮像素子には、半導体の局部的な結晶欠陥などによる異常な撮像信号を出力する欠陥画素を生じ、これに起因する画質劣化を生じることが知られている。
これらには、たとえば黒傷欠陥画素や白傷欠陥画素などがあるが、どちらも孤立点である。

従来、これら欠陥画素を信号処理によって補正するための方式や回路構成が各種提案されているが、基本的には欠陥画素の位置データを記憶する記憶手段（メモリやバッファ）を持ち、欠陥画素に係るデータを一つ前のデータや近傍画素の平均値データなどで置換して補正する欠陥補正手段が一般的である。従来はたとえば特許第３５４４３０４号などがある。
特許第３５４４３０４号公報

さて、固体撮像素子には、画像サイズを落としてフレームレートを上げるモードが用意されていることがある。
このモードは、たとえば上下左右２画素ずつの合計４画素を加算して１画素として扱い、画像サイズとしては１／４になるが、１画面を出力する時間も１／４になるものである。
このモードを使うとき、加算する４画素の中の１画素でも欠陥画素が含まれていた場合、加算後の画素も欠陥画素として扱われる。
また、加算数が多くなるほどに、加算画素の中に含まれる欠陥画素の数が多くなる可能性も高くなる。さらに加算前は孤立点欠陥であったものが、加算により連続欠陥となってしまう可能性も高くなる。

ここで従来の欠陥補正では、欠陥画素の位置情報は加算前の最大画像サイズでのアドレス情報だけが格納されている。
そのため画素加算モード時は、それ用のアドレス情報を格納する記憶装置を別に用意するか、最大画像サイズのアドレス情報から演算して求めるしかない。
記憶装置を別に用意すれば回路規模の増大になる。最大サイズでのアドレスから求める場合には、加算後の画素に複数の欠陥が含まれていた場合の処理が複雑になる（アドレス情報は位置順に格納され順次処理される）。
加算画素に複数の欠陥が含まれていた場合、同じ加算画素に対して複数のアドレス情報を持つ事になるが、処理上は最初のアドレス以外は無視する構造を持たなければならない。そのため画素加算モードでは欠陥補正しないのが殆どである。

また、近年、固体撮像素子の感度を低下させることなく高画素化や小型化をするため、信号検出トランジスタを複数画素で共有する構成をとるようになってきた。
この構成において、この複数画素で共有された信号検出トランジスタが欠陥となった場合、共有されている全画素が欠陥画素となってしまい、この原因による欠陥画素の発生の場合、孤立点での欠陥ではなく、共有形式の画素配置パターンでの欠陥が発生することになる。
ここで、従来通りの欠陥補正方式を用いても問題なく補正できる。

しかし、共有形式の画素配置パターンでの欠陥であるので、共有画素のうち１画素の位置が判れば、他の画素の位置は明白であるにもかかわらず、全ての共有画素について位置情報を格納してしまうため、欠陥情報を格納するメモリ容量を無駄に消費することになる。
また、補正を行う場合、共有での画素配列パターンによっては、補間に使用する画素も欠陥である可能性があるため、使用する画素の欠陥判別機能も必要になる。

本発明は、位置情報算出を単純化でき、また、欠陥補正系の回路規模の増大を抑えることが可能な撮像装置およびその欠陥画素補正方法を提供することにある。

本発明の第１の観点は、撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置であって、欠陥画素情報を格納し、かつ、当該欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を記憶する欠陥情報記憶部と、上記欠陥情報記憶部に記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行う欠陥補正部と、を有し、撮像素子の各画素の画像情報を複数個加算しつつ読み出し可能な画素加算読み出しモード、および画素加算を行わずに画素情報の読み出しを行う通常画素読み出しモードを含み、上記欠陥情報記憶部のフラグ情報には、上記撮像素子からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とするフラグ情報を含み、上記欠陥補正部は、通常画素読み出しモードの場合は、上記欠陥情報記憶部に記憶されている位置情報に基づいて欠陥補正を行う。

好適には、上記欠陥補正部は、上記欠陥情報記憶部の上記フラグ情報を基に画素加算後の欠陥画素を判断する判定部と、加算画素の位置情報を生成する位置情報生成部と、生成された位置情報を基に欠陥補正を行う欠陥補正回路と、を含む。

また、本発明は、撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置であって、欠陥画素情報を格納し、かつ、当該欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を記憶する欠陥情報記憶部と、上記欠陥情報記憶部に記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行う欠陥補正部と、を有し、上記複数画素単位の情報は、信号検出素子を共有する複数の画素情報を含み、上記欠陥情報記憶部のフラグ情報には、撮像素子の信号検出素子が複数画素で共有された状態での欠陥である旨を示すフラグ情報を含み、上記欠陥補正部は、生成された位置情報を基に欠陥画素と判断された共有画素の全てを補正する。
好適には、上記欠陥補正部は、上記画素共有状態での欠陥を示すフラグ情報を基に共有されている画素全てを欠陥と判定する共有判定部と、上記共有判定部の判定結果に応じて共有画素の位置情報を生成する位置情報生成部と、生成された位置情報を基に欠陥画素と判断された共有画素の全てを補正する欠陥補正回路と、を含む。

好適には、上記位置情報生成部で生成された位置情報を上記欠陥補正回路で参照するためのバッファを有する。

好適には、上記欠陥補正部は、画素共有での欠陥の場合で、かつ補正に使用する近傍画素も欠陥である場合は、欠陥である近傍画素を使用しない補間処理を行う。

本発明の第２の観点は、撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置の欠陥画素補正方法であって、欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を欠陥情報記憶部に記憶し、上記欠陥情報記憶部に記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行い、撮像素子の各画素の画像情報を複数個加算しつつ読み出し可能な画素加算読み出しモード、および画素加算を行わずに画素情報の読み出しを行う通常画素読み出しモードを含み、上記フラグ情報には、上記撮像素子からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とするフラグ情報を含み、上記欠陥補正を行うに際し、通常画素読み出しモードの場合は、上記欠陥情報記憶部に記憶されている位置情報に基づいて欠陥補正を行う。
また、本発明は、撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置の欠陥画素補正方法であって、欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を記憶し、上記記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行い、上記複数画素単位の情報は、信号検出素子を共有する複数の画素情報を含み、上記フラグ情報には、上記撮像素子の信号検出素子が複数画素で共有された状態での欠陥である旨を示すフラグ情報を含み、上記欠陥補正を行うに際し、生成された位置情報を基に欠陥画素と判断された共有画素の全てを補正する。

本発明によれば、メモリの増大を抑えつつ画素加算時の欠陥補正に対応することが可能となる。
また、欠陥情報記憶メモリの容量を大幅に削減することができる。
さらにまた、補正で使用する近傍画素も画素共有での欠陥になってしまっても対応することができる。

以下、本発明の実施形態を図面に関連付けて説明する。

＜第１実施形態＞
図１は、本発明の第１の実施形態に係る撮像装置の構成例を示すブロック図である。

本撮像装置１０は、図１に示すように、レンズ系１１、たとえばＣＭＯＳセンサにより形成された撮像素子１２、プリ処理部１３、画素欠陥検出部１４、欠陥情報記憶メモリ１５、欠陥補正部１６、およびカメラ信号処理部１７を有する。

撮像素子１２は、複数の単位画素がマトリクス状に配列されており、本実施形態においては、撮像素子１２の駆動部により単位画素の画素情報を複数個加算しつつ読み出し可能に構成されている。
本実施形態の撮像装置１０は、このように単位画素の画素情報を複数個加算しつつ読み出しを行う画素加算読み出しモードＭＯＤ1と、画素加算を行わずに画素情報の読み出しを行う通常画素読み出しモードＭＯＤ２と、を有し、選択的に設定可能に構成される。

図２は、本実施形態に係る撮像素子１２の単位画素の第１の構成例を示す回路図である。
各画素１２０は、図２に示すように、基本的に、光を受けて信号電荷を蓄積する光電変換素子１２１、蓄積された信号電荷を増幅する増幅トランジスタ１２２、光電変換素子１２１に蓄積された信号電荷を増幅トランジスタ１２２のゲート電極に転送する転送トランジスタ１２３、および増幅トランジスタ１２２のゲート電位をリセットするためのリセットトランジスタ１２４を有する。
増幅トランジスタ１２２とリセットトランジスタのドレインは選択信号配線１２５に接続され、増幅トランジスタ１２２のソースは信号線１２６に接続され、転送トランジスタ１２３のゲート電極が転送信号配線１２７に接続されている。
選択信号配線１２５および転送信号配線１２７と、信号線１２６は直交するように、マトリクス状に複数配線され、選択信号配線１２５および転送信号配線１２７は図示しない垂直選択回路により選択的に駆動され、信号線１２６は、ＣＤＳ回路（相関二重サンプリング回路）等に接続される。

プリ処理部１３は、撮像素子１２から読み出されたアナログ画素情報に対して標本化処理、量子化処理等を行い、アナログ信号からデジタル信号に変換（Ａ／Ｄ変換）して欠陥補正回路１６、および画素欠陥検出部１４に出力する。

画素欠陥検出部１４は、プリ処理部１３により供給されたデジタル画素情報に基づいて欠陥画素を検出する。

欠陥情報記憶メモリ１５は、画素欠陥検出部１４で検出された画素欠陥位置情報（アドレス情報）を記憶し、かつ、撮像素子１２からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とする（補正（ケア）しない）ことを示すフラグ情報も記憶する。

図３（Ａ）〜（Ｃ）は、第１の実施形態の欠陥情報記憶メモリ１５における画素加算状態の欠陥アドレスを格納した場合の例を示す図であって、欠陥画素とメモリに格納されるアドレスとフラグとの関係を示す図である。

図３（Ａ）の例は、全画素読み出しの場合であって、４×４の画素マトリクスを抽出して示している。
第１行目がＲ、Ｇ、Ｒ、Ｇの画素配列であり、第２行目がＧＢ、Ｒ、ＧＢ、Ｂの画素配列であり、第３行目がＲ、Ｇ、Ｒ、Ｇの画素配列であり、第４行目がＧＢ、Ｂ、ＧＢ、Ｂの画素配列である。

図３（Ｂ）は、欠陥情報記憶メモリ１５に格納されるアドレスＡＤＲ１５とフラグＦＬＧ１５との関係を示している。
この例においては、図３（Ａ）において太線で示す３×３の画素加算において、１行１列目Ｒ画素のアドレスをＮとして、この１行１列目のＲ画素とアドレス（Ｎ＋３ライン＋２）のＲ画素、すなわち、３行３列目のＲ画素に欠陥がある場合である場合、撮像素子１２からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とする（補正（ケア）しない）ことを示すフラグ情報を「１」として記憶する。
この場合、画素加算のアドレス指定は、３×３の画素配列の１行１列目のＲ画素のアドレスＮを記憶する。
このように、本実施形態においては、画素加算用に欠陥情報記憶メモリを追加することなく、フラグを追加するだけで対応できていることがわかる。

図３（Ｃ）は、欠陥補正部１６が画素加算読み出しモードＭＯＤ１においてフラグＦＬＧ１５の情報を見てアドレス変換して使用する場合を示している。

欠陥補正部１６は、プリ処理部１３によりデジタル画像信号に対して、欠陥情報記憶メモリ１５に格納されたフラグ情報と、画素加算読み出しモードＭＯＤ１または通常画素読み出しモードＭＯＤ２に応じたアドレス情報（位置情報）に基づいて欠陥補正を行う。

カメラ信号処理部１７は、欠陥補正部１６の出力画像信号に対してカラー補間、ホワイトバランス、圧縮等の処理を行う。

図４は、第１の実施形態に係る欠陥補正部１６の構成例を示すブロック図である。

図４の欠陥補正部１６は、欠陥情報記憶メモリ１５のフラグＦＬＧ１５を基に画素加算後の欠陥画素を判断する判定部１６１と、欠陥情報記憶メモリ１５のアドレスＡＤＲ１５の情報を判定部１６１の判定結果に基づいて選択して出力するセレクタ１６２と、セレクタ１６２により選択されたアドレス情報に基づくアドレス変換により加算画素の位置情報であるアドレスを生成するアドレス変換部１６３と、画素加算読み出しモードＭＯＤ１または通常画素読み出しモードＭＯＤ２を示す信号に応じて欠陥情報記憶メモリ１５によるアドレス情報ＡＤＲ１５またはアドレス変換部１６３による加算画素のアドレス情報ＡＤＲ１６３を選択して出力するセレクタ１６４と、セレクタ１６４で選択されたアドレス情報に基づいて欠陥補正を行う欠陥補正回路１６５と、を有する。

セレクタ１６４は、画素加算読み出しモードＭＯＤ１の場合にはアドレス変換部１６３による加算画素のアドレス情報ＡＤＲ１６３を選択して欠陥補正回路１６５に出力する。
一方、セレクタは、通常画素読み出しモードＭＯＤ２の場合には、欠陥情報記憶メモリ１５によるアドレス情報ＡＤＲ１５を選択して欠陥補正回路１６５に出力する

アドレス変換部１６３のアドレス変換は、次のようにして容易に求めることができる。したがって、小規模なハードウェアで実現することができる。

（数１）
変換後の垂直アドレス ＝ 変換前の垂直アドレス ／ 加算する垂直画素数
変換後の水平アドレス ＝ 変換前の水平アドレス ／ 加算する水平画素数

図５は、第１の実施形態に係る欠陥補正部１６の動作を説明するための図である。

撮像素子１２の撮像画像は、プリ処理部１３で所定の処理を受けてデジタル画像信号として欠陥補正部１６に入力される。
欠陥補正部１６においては、判定部１６１で欠陥情報記憶メモリ１５のフラグＦＬＧ１５を読み出す（ＳＴ１）。
そして、画素加算読み出しモードの場合（ＳＴ２）、欠陥情報記憶メモリ１５のアドレスＡＤＲ１５の情報がセレクタ１６２を通してアドレス変換部１６３に読み出される（ＳＴ３）。
アドレス変換部１６３においては、セレクタ１６２により選択されたアドレス情報に基づくアドレス変換により加算画素の位置情報であるアドレスが生成される（ＳＴ４）。
このアドレス変換により得られた加算画素のアドレス情報ＡＤＲ１６３がセレクタ１６４を通して、欠陥画素回路１６５に供給される。
そして、欠陥画素回路１６５において、加算画素のアドレス情報ＡＤＲ１６３に基づいて入力画像に対する欠陥補正が行われる。

一方、通常画素読み出しモードＭＯＤ２の場合には、欠陥情報記憶メモリ１５によるアドレス情報ＡＤＲ１５がセレクタ１６４を通して欠陥補正回路１６５に供給され、入力画像に対する欠陥補正が行われる。

以上説明したように、本第１の実施形態によれば、画素欠陥検出部１４で検出された画素欠陥情報を記憶し、かつ、撮像素子１２からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とする（補正（ケア）しない）ことを示すフラグ情報も記憶する欠陥情報記憶メモリ１５と、プリ処理部１３によりデジタル画像信号に対して、画素加算読み出しモードＭＯＤ１または通常画素読み出しモードＭＯＤ２に応じたアドレス情報（位置情報）に基づいて欠陥補正を行う欠陥補正部１６と、を有し、この欠陥補正部１６は、欠陥情報記憶メモリ１５のフラグＦＬＧ１５を基に画素加算後の欠陥画素を判断する判定部１６１と、欠陥情報記憶メモリ１５のアドレスＡＤＲ１５の情報を判定部１６１の判定結果に基づいて選択して出力するセレクタ１６２と、セレクタ１６２により選択されたアドレス情報に基づくアドレス変換により加算画素の位置情報であるアドレスを生成するアドレス変換部１６３と、画素加算読み出しモードＭＯＤ１または通常画素読み出しモードＭＯＤ２を示す信号に応じて欠陥情報記憶メモリ１５によるアドレス情報ＡＤＲ１５またはアドレス変換部１６３による加算画素のアドレス情報ＡＤＲ１６３を選択して出力するセレクタ１６４と、セレクタ１６４で選択されたアドレス情報に基づいて欠陥補正を行う欠陥補正回路１６５と、を有することから、以下の効果を得ることができる。

固体撮像素子が画素加算されて出力される時の欠陥画素の補正において、加算された画素の中に複数の欠陥が存在する場合、加算後の位置情報算出は一つの位置が判れば良いので、それ以外の位置情報（アドレス情報）を無効とするフラグを設けていることから、加算後の位置情報算出を単純化し、回路規模の増大を抑えた欠陥補正部を実現することが可能となる。
換言すれば、メモリの増大を抑えつつ画素加算時の欠陥補正に対応することが可能となり、また、欠陥情報記憶メモリの容量を大幅に削減することができる。

＜第２実施形態＞
図６は、本発明の第２の実施形態に係る撮像装置の構成例を示すブロック図である。

本第２の実施形態が第１の実施形態と異なる点は、撮像素子１２Ａにおいて、複数の画素で信号検出トランジスタ（増幅トランジスタ）を共有する場合に対応した回路とした点にある。
その他の構成は第１の実施形態の同様であり、図６においては同一構成部分には図１と同一符号を付している。

以下では、撮像素子１２Ａの共有画素の構成例、欠陥情報記憶メモリ１５Ａの記憶情報、および欠陥補正部１６Ａの構成および機能について説明する。

図７は、複数の画素で信号検出トランジスタ（増幅トランジスタ）を共有する具体的な構成例を示す回路図である。

この共有画素セル（単位セル）２００は、図７に示すように、２つの画素２０１、２０２を含み、図中の上下２つの光電変換素子２０３、２０４と、それぞれに転送トランジスタ２０５５、２０６と、１つのリセットトランジスタ２０７と、１つの増幅トランジスタ２０８で２つの画素２０１、２０２２が構成されている。
そして、全面選択信号配線２０９は、各リセットトランジスタ２０７と増幅トランジスタ２０８のドレインに接続されており、この全面選択信号配線２０９を転送信号配線２１０、２１１、リセット信号配線２１２とともに制御して、信号の読み出し動作を行うことにより、画素配線の簡素化、画素の縮小等を実現している。

この共有画素２００は、２画素共有の場合を例示しているが、さらに複数の画素、たとえば４画素の場合も同様に構成可能である。

本第２の実施形態の欠陥情報記憶メモリ１５Ａは、画素の欠陥位置情報に加えて、撮像素子１２Ａの信号検出トランジスタ（図７の例では増幅トランジスタとリセットトランジスタ）が複数画素で共有された状態での欠陥である旨を示すフラグも記憶する。

図８（Ａ）〜（Ｃ）は、画素共有状態の欠陥アドレスを格納した場合の第１例を示す図である。

図８（Ａ）は、共有画素の第１例を示している。この例は、２×２のマトリクス配列の４画素共有の場合を示している。
図８（Ｂ）は、図８（Ａ）の共有画素に欠陥がある場合の欠陥情報記憶メモリ１５Ａの記憶情報を示している。
この場合、共有画素の欠陥がある場合、２×２の共有画素において、１行１列目の画素のアドレスをＮとして記憶する。これに加えて、共有画素の欠陥である旨を示すフラグ情報を「１」として記憶する。

図８（Ｃ）は、欠陥補正部１６で共有画素の欠陥がある旨をフラグ情報で認識した場合に、欠陥アドレス記憶バッファに展開するアドレス情報を示している。
この例の場合、アドレスＮに加えて、アドレス（Ｎ＋１）、アドレス（Ｎ＋１ライン）、アドレス（Ｎ＋１ライン＋１）を展開する。
このときアドレスＮには共有画素の元々のアドレスであることを示すフラグ「０」を設定し、以降、展開したアドレス（Ｎ＋１）、アドレス（Ｎ＋１ライン）、アドレス（Ｎ＋１ライン＋１）には、アドレス展開後のアドレスであることを示すフラグ「１」を設定する。
これは、欠陥補正処理において、画素共有同士の欠陥を補間に使用しないためである。

図９（Ａ）〜（Ｃ）は、画素共有状態の欠陥アドレスを格納した場合の第２例を示す図である。

図９（Ａ）は、共有画素の第２例を示している。この例は、２×２のマトリクス配列ではなく、２列で交互に配列された４画素共有の場合を示している。
図９（Ｂ）は、図９（Ａ）の共有画素に欠陥がある場合の欠陥情報記憶メモリ１５Ａの記憶情報を示している。
この場合、共有画素の欠陥がある場合、共有画素において、１行１列目の画素のアドレスをＮとして記憶する。これに加えて、共有画素の欠陥である旨を示すフラグ情報を「１」として記憶する。

図９（Ｃ）は、欠陥補正部１６で共有画素の欠陥がある旨をフラグ情報で認識した場合に、欠陥アドレス記憶バッファに展開するアドレス情報を示している。
この例の場合、アドレスＮに加えて、アドレス（Ｎ＋１）、アドレス（Ｎ＋１ライン）、アドレス（Ｎ＋１ライン＋１）を展開する。
このときアドレスＮには共有画素の元々のアドレスであることを示すフラグ「０」を設定し、以降、展開したアドレス（Ｎ＋１ライン＋１）、アドレス（Ｎ＋２ライン）、アドレス（Ｎ＋３ライン＋１）には、アドレス展開後のアドレスであることを示すフラグ「１」を設定する。
これは、欠陥補正処理において、画素共有同士の欠陥を補間に使用しないためである。

本第２の実施形態に係る欠陥補正部１６Ａは、欠陥情報記憶メモリ１５Ａの記憶情報に基づいて画素共有であると判定すると、欠陥情報記憶メモリ１５Ａのアドレス情報ＡＤＴ１５Ａに基づいて共有画素のアドレスを生成して、生成したアドレスにより欠陥補正を行う。

図１０は、第２の実施形態に係る欠陥補正部１６Ａの構成例を示すブロック図である。

図１０の欠陥補正部１６Ａは、欠陥情報記憶メモリ１５ＡのフラグＦＬＧ１５Ａを基に補正対象が共有画素であるか判定する共有判定部１６６と、共有判定部１６６で共有と判定された場合に、欠陥情報記憶メモリ１５Ａのアドレス情報ＡＤＴ１５Ａに基づいて共有画素のアドレスを生成するアドレス生成部１６７と、現画素のアドレスと生成されたアドレス（位置）情報を補正回路で参照するための欠陥アドレス記憶バッファ１６８と、バッファ１６８にバッファリングされたアドレス情報により欠陥画素と判断された共有画素の全てを補正する欠陥補正回路１６９と、を有する。

そして、本第２の実施形態においては、画素共有での欠陥の場合は、補正に使用する近傍画素も欠陥になる可能性があることから、これに対応する補正方法として、従来の近傍画素の平均値で補間する方式に加え、画素共有での欠陥の場合で、かつ補正に使用する近傍画素も欠陥である場合は、欠陥である近傍画素を使用しない補間方法をとる。

図１１は、本第２の実施形態の欠陥補正方法の第１例を示す図である。
図１１に示すような画素共有状態の場合、補間に使用する画素（この場合はＲ８）も欠陥になってしまっているため、補間画素としては使用できない。このため、Ｒ８は使用しないで、それ以外の正常画素だけを使用して補間画素を生成する。

図１２は、本第２の実施形態の欠陥補正方法の第２例を示す図である。
図１２の例は、図１１の方式で注目画素がアドレス展開により生成された画素の場合の処理である。
この例では、展開されたアドレスの画素の上側の画素（この場合はＲ５）も、画素共有での欠陥画素となるため、補間に使用できない。このためＲ５は使用しないで、それ以外の正常画素だけを使用して補間画素を生成する。
この処理は、バッファ１６８を持たせたことにより判定することができる。

図１３は、第２の実施形態に係る欠陥補正部１６Ａの動作を説明するための図である。

撮像素子１２Ａの撮像画像は、プリ処理部１３で所定の処理を受けてデジタル画像信号として欠陥補正部１６Ａに入力される。
欠陥補正部１６Ａにおいては、欠陥情報記憶メモリ１５ＡからアドレスＡＤＲ１５Ａが読み出され（ＳＴ１１）、現画素のアドレスがバッファ１６８に格納される（ＳＴ１２）。
そして、共有判定部１６６で欠陥情報記憶メモリ１５ＡのフラグＦＬＧ１５Ａが読み出され、画素共有できるか判定される（ＳＴ１３）。
そして、画素共有の場合、アドレス生成部１６７において、共有画素のアドレスが生成され（ＳＴ１４）、生成されたアドレスがバッファ１６８に格納される（ＳＴ１５）。
そして、アドレスのソートが行われる。そして、欠陥補正回路１６９において、バッファ１６８にバッファリングされたアドレス情報により欠陥画素と判断された共有画素の全てが補正される。

以上説明したように、本第２の実施形態によれば、撮像素子１２Ａの信号検出トランジスタが複数画素で共有されたものにおける欠陥画素の補正において、共有する画素の中に複数の欠陥が存在する場合、共有状態での欠陥であることを記憶するように構成したことから、回路規模の増大を抑えた補正回路を実現することができる。
換言すれば、欠陥情報記憶メモリを大幅に削減することができることはもとより、補正で使用する近傍画素も画素共有での欠陥になってしまっても対応できる利点がある。

本発明の第１の実施形態に係る撮像装置の構成例を示すブロック図である。 本実施形態に係る撮像素子の単位画素の第１の構成例を示す回路図である。 第１の実施形態の欠陥情報記憶メモリにおける画素加算状態の欠陥アドレスを格納した場合の例を示す図であって、欠陥画素とメモリに格納されるアドレスとフラグとの関係を示す図である。 第１の実施形態に係る欠陥補正部の構成例を示すブロック図である。 第１の実施形態に係る欠陥補正部の動作を説明するための図である。 本発明の第２の実施形態に係る撮像装置の構成例を示すブロック図である。 複数の画素で信号検出トランジスタ（増幅トランジスタ）を共有する具体的な構成例を示す回路図である。 画素共有状態の欠陥アドレスを格納した場合の第１例を示す図である。 画素共有状態の欠陥アドレスを格納した場合の第２例を示す図である。 第２の実施形態に係る欠陥補正部の構成例を示すブロック図である。 第２の実施形態の欠陥補正方法の第１例を示す図である。 第２の実施形態の欠陥補正方法の第２例を示す図である。 第２の実施形態に係る欠陥補正部の動作を説明するための図である。

符号の説明

１０，１０Ａ・・・撮像装置、１１・・・レンズ系、１２，１２Ａ・・・撮像素子、１３・・・プリ処理部、１４・・・画素欠陥検出部、１５，１５Ａ・・・欠陥情報記憶メモリ、１６，１６Ａ・・・欠陥補正回路、１７・・・カメラ信号処理部。

Claims (8)

1. 撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置であって、
   欠陥画素情報を格納し、かつ、当該欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を記憶する欠陥情報記憶部と、
   上記欠陥情報記憶部に記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行う欠陥補正部と、を有し、
   撮像素子の各画素の画像情報を複数個加算しつつ読み出し可能な画素加算読み出しモード、および画素加算を行わずに画素情報の読み出しを行う通常画素読み出しモードを含み、
   上記欠陥情報記憶部のフラグ情報には、上記撮像素子からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とするフラグ情報を含み、
   上記欠陥補正部は、
   通常画素読み出しモードの場合は、上記欠陥情報記憶部に記憶されている位置情報に基づいて欠陥補正を行う
   撮像装置。
2. 上記欠陥補正部は、
   上記欠陥情報記憶部の上記フラグ情報を基に画素加算後の欠陥画素を判断する判定部と、
   加算画素の位置情報を生成する位置情報生成部と、
   生成された位置情報を基に欠陥補正を行う欠陥補正回路と、を含む
   請求項１記載の撮像装置。
3. 撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置であって、
   欠陥画素情報を格納し、かつ、当該欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を記憶する欠陥情報記憶部と、
   上記欠陥情報記憶部に記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行う欠陥補正部と、を有し、
   上記複数画素単位の情報は、信号検出素子を共有する複数の画素情報を含み、
   上記欠陥情報記憶部のフラグ情報には、撮像素子の信号検出素子が複数画素で共有された状態での欠陥である旨を示すフラグ情報を含み、
   上記欠陥補正部は、
   生成された位置情報を基に欠陥画素と判断された共有画素の全てを補正する
   撮像装置。
4. 上記欠陥補正部は、
   上記画素共有状態での欠陥を示すフラグ情報を基に共有されている画素全てを欠陥と判定する共有判定部と、
   上記共有判定部の判定結果に応じて共有画素の位置情報を生成する位置情報生成部と、
   生成された位置情報を基に欠陥画素と判断された共有画素の全てを補正する欠陥補正回路と、を含む
   請求項３記載の撮像装置。
5. 上記位置情報生成部で生成された位置情報を上記欠陥補正回路で参照するためのバッファを有する
   請求項４記載の撮像装置。
6. 上記欠陥補正部は、画素共有での欠陥の場合で、かつ補正に使用する近傍画素も欠陥である場合は、欠陥である近傍画素を使用しない補間処理を行う
   請求項３から５のいずれか一に記載の撮像装置。
7. 撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置の欠陥画素補正方法であって、
   欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を欠陥情報記憶部に記憶し、
   上記欠陥情報記憶部に記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、
   生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行い、
   撮像素子の各画素の画像情報を複数個加算しつつ読み出し可能な画素加算読み出しモード、および画素加算を行わずに画素情報の読み出しを行う通常画素読み出しモードを含み、
   上記フラグ情報には、上記撮像素子からの出力が画素加算されている状態での加算後の画素が、加算される前の状態で欠陥画素を２画素以上含んでいる場合、２つ目以降の欠陥画素は位置情報を無効とするフラグ情報を含み、
   上記欠陥補正を行うに際し、
   通常画素読み出しモードの場合は、上記欠陥情報記憶部に記憶されている位置情報に基づいて欠陥補正を行う
   撮像装置の欠陥画素補正方法。
8. 撮像素子の複数画素単位の情報を読み出すことが可能な撮像装置の欠陥画素補正方法であって、
   欠陥画素情報に加えて、上記撮像素子の複数画素単位の情報に対する欠陥状況を示す情報を記憶し、
   上記記憶された欠陥画素情報およびフラグ情報に基づいて上記複数画素単位の位置情報を生成し、
   生成した位置情報を基に上記撮像素子の読み出し画像信号に対して欠陥補正を行い、
   上記複数画素単位の情報は、信号検出素子を共有する複数の画素情報を含み、
   上記フラグ情報には、上記撮像素子の信号検出素子が複数画素で共有された状態での欠陥である旨を示すフラグ情報を含み、
   上記欠陥補正を行うに際し、
   生成された位置情報を基に欠陥画素と判断された共有画素の全てを補正する
   撮像装置の欠陥画素補正方法。

Images