JP4296633B2 - 炭化珪素半導体装置の製造方法 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 33
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims description 132
- 238000010438 heat treatment Methods 0.000 claims description 46
- 238000007254 oxidation reaction Methods 0.000 claims description 43
- 230000003647 oxidation Effects 0.000 claims description 31
- 238000010405 reoxidation reaction Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 27
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 40
- 229910052757 nitrogen Inorganic materials 0.000 description 22
- 238000010893 electron trap Methods 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 229910007991 Si-N Inorganic materials 0.000 description 12
- 229910006294 Si—N Inorganic materials 0.000 description 12
- 239000012535 impurity Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000002484 cyclic voltammetry Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000005524 hole trap Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000001698 pyrogenic effect Effects 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001443 photoexcitation Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Manufacturing & Machinery (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーMOSFETの製造方法に関するものである。
【0002】
【従来の技術】
本出願人は、プレーナ型MOSFETにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平9−259076号で出願している。
このプレーナ型MOSFETの断面図を図13に示し、この図に基づいてプレーナ型MOSFETの構造について説明する。
【0003】
炭化珪素からなるn+ 型半導体基板1は上面を主表面1aとし、主表面の反対面である下面を裏面1bとしている。このn+ 型半導体基板1の主表面1a上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn- 型エピタキシャル層(以下、n- 型エピ層という)2が積層されている。
n- 型エピ層2の表層部における所定領域には、所定深さを有するp- 型ベース領域3aおよびp- 型ベース領域3bが離間して形成されている。また、p- 型ベース領域3a、3bの表層部の所定領域には、該ベース領域3a、3bよりも浅いn+ 型ソース領域4a、4bが形成されている。
【0004】
さらに、n+ 型ソース領域4aとn+ 型ソース領域4bとの間におけるn- 型エピ層2およびp- 型ベース領域3a、3bの表面部にはn- 型SiC層5が延設されている。つまり、p- 型ベース領域3a、3bの表面部においてソース領域4a、4bとn- 型エピ層2とを繋ぐようにn- 型SiC層5が配置されている。このn- 型SiC層5は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が4H、6H、3Cのものを用いる。尚、このn- 型SiC層5はデバイスの動作時にチャネル形成層として機能する。以下、n- 型SiC層5を表面チャネル層という。
【0005】
表面チャネル層5はN(窒素)をドーパントに用いて形成されており、そのドーパント濃度は、例えば1×1015cm-3〜1×1017cm-3程度の低濃度で、かつ、n- 型エピ層2及びp- 型ベース領域3a、3bのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層5の上面およびn+ 型ソース領域4a、4bの上面には熱酸化にてゲート酸化膜7が形成されている。さらに、ゲート酸化膜7の上にはゲート電極8が形成されている。ゲート電極8は絶縁膜9にて覆われている。絶縁膜9としてLTO(Low Temperature Oxide)膜が用いられている。その上にはソース電極10が形成され、ソース電極10はn+ 型ソース領域4a、4bおよびp- 型ベース領域3a、3bと接している。また、n+ 型半導体基板1の裏面1bには、ドレイン電極層11が形成されている。
【0006】
このように構成されたプレーナ型MOSFETは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのMOSFETに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【0007】
【発明が解決しようとする課題】
上記構成を有するプレーナ型パワーMOSFETを製作し、ゲート酸化膜7を光照射C−V測定により評価したところ、図14のC−V特性図に示されるように、光照射後のC−V特性が大きく変化し、その特性が瞬時に回復しないという、いわゆるヒステリシス特性を有することが判った。また、光照射後のフラットバンドシフトが正に移動することから、電子トラップが生じていることが予測される。
【0008】
この現象は、ゲート酸化膜中又はゲート酸化膜と炭化珪素(表面チャネル層5)との界面にキャリアトラップが存在することを示しており、FET特性を不安定にするばかりでなく、ゲート酸化膜7の信頼性の低下を招く可能性がある。
本発明は上記点に鑑みて成され、蓄積モードに動作するMOSFETにおいて、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界面におけるキャリアトラップを低減し、FET特性を安定にすると共にゲート酸化膜の信頼性を向上させることを目的とする。
【0009】
【課題を解決するための手段】
上記問題について本発明者らが検討を行ったところ、図15に示すように、検出器を角度5°とした場合のXPS測定により、SiO2 /SiC界面にSi−N結合が存在していることが判った。すなわち、図13に示す表面チャネル層5に用いられるN(窒素)が、ゲート酸化膜7を形成するための熱酸化工程中に炭化珪素と反応して窒化珪素を生成し、この窒化珪素がキャリアトラップ(電子又は正孔トラップ)として作用していることが原因で発生することが判った。
【0017】
そこで、上記目的を達成するため、以下の技術的手段を採用する。請求項1に記載の発明においては、ゲート酸化膜を形成する工程は、表面チャネル層の表層部を熱酸化する工程と、酸化雰囲気中において先に行った熱酸化の温度よりも低温な状態で再酸化処理を行う工程と、再酸化処理後に、該再酸化処理時の酸化レートよりも遅い酸化レートとなる熱処理を行う工程と、を含んでいることを特徴としている。
【0018】
このように、再酸化処理の後に、再酸化処理時の酸化レートよりも遅い酸化レートとなる熱処理を行うことにより、再酸化処理での酸化レートの際にはゲート酸化膜内に取り込まれてしまうSi−N結合が、活性な酸素と反応して分解される。このため、Si−N結合を起因とするキャリア(電子)トラップが低減され、ゲート酸化膜中、若しくはゲート酸化膜と表面チャネル層の界面におけるキャリアトラップによる影響を低減でき、FET特性を安定にできると共にゲート酸化膜の信頼性を向上させることができる。
【0019】
この再酸化処理後の熱処理工程は、請求項2に示すように、酸素雰囲気若しくは酸素を含む不活性ガス雰囲気中で行うことができる。具体的には、請求項3に示すように、再酸化処理後の熱処理工程における酸化レートが0.8nm/h以下となるようにすることにより、Si−N結合が活性な酸素と反応して分解されるようにできる。
【0020】
請求項4に記載の発明においては、再酸化処理の温度と、再酸化処理後の熱処理の温度とを同等にしていることを特徴としている。このように、再酸化処理の温度と、その後行う熱処理の温度とを同等にすることにより、再酸化時における温度は変化させず、雰囲気のガスを変化させるのみで再酸化処理からその後の熱処理に移行することができる。これにより製造工程の簡略化を図ることができる。
【0023】
請求項5に記載の発明においては、雰囲気をドライ酸化雰囲気としており、シリコン窒化物と酸素(O2 )との反応によりシリコン酸化膜と窒素酸化物とを生成する反応を、Gibbsの自由エネルギーに基づいた反応の自発性から考えると、Gibbsエネルギーは負となり、反応が自発的であると言える。従って、ドライ酸化雰囲気で熱処理することによりシリコン窒化物からなる電子トラップを低減できることになる。また、このドライ酸化雰囲気であってもホールトラップを形成する炭素を酸化させて除去することができる。
【0024】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
(第1実施形態)
図1に、本実施の形態におけるノーマリオフ型のnチャネルタイププレーナ型MOSFET(縦型パワーMOSFET)の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【0025】
図1に基づいて縦型パワーMOSFETの構造について説明する。但し、本実施形態における縦型パワーMOSFETは、上述した図13に示すMOSFETとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーMOSFETのうち、図13に示すMOSFETと同様の部分については同様の符号を付してある。
【0026】
図1に示す縦型パワーMOSFETと図13に示すMOSFETを比較すると、表面チャネル層5のドーパントとして、N(窒素)を使用している点に関しては同様であるが、図13では表面チャネル層5の不純物濃度が1×1015〜1×1017cm-3程度となっているのに対し、図1では表面チャネル層5の不純物濃度が1×1015cm-3以下となっている点に関して異なる。
【0027】
そして、ゲート酸化膜7の中、又はゲート酸化膜7と表面チャネル層5との界面に介在する窒化珪素が極めて少ない状態となっている。このため、本実施形態に示す縦型パワーMOSFETは、窒化珪素を要因とする電子又は正孔トラップがほとんど作用せず、MOSFET特性が安定となっている。
次に、図1に示す縦型パワーMOSFETの製造工程を、図2〜図4を用いて説明する。
【0028】
〔図2(a)に示す工程〕
まず、n型4Hまたは6Hまたは3C−SiC基板、すなわちn+ 型半導体基板1を用意する。ここで、n+ 型半導体基板1はその厚さが400μmであり、主表面1aが(0001)Si面、又は、(112−0)a面である。この基板1の主表面1aに厚さ5μmのn- 型エピ層2をエピタキシャル成長する。本例では、n- 型エピ層2は下地の基板1と同様の結晶が得られ、n型4Hまたは6Hまたは3C−SiC層となる。
【0029】
〔図2(b)に示す工程〕
n- 型エピ層2の上の所定領域にLTO膜20を配置し、これをマスクとしてB+ (若しくはアルミニウム)をイオン注入して、p- 型ベース領域3a、3bを形成する。このときのイオン注入条件は、温度が700℃で、ドーズ量が1×1016cm-2としている。
【0030】
〔図2(c)に示す工程〕
LTO膜20を除去した後、p- 型ベース領域3a、3bを含むn- 型エピ層2上に表面チャネル層5を化学気相成長法(Chemical Vapor Deposition:CVD)法によりエピタキシャル成長させる。このとき、表面チャネル層5の窒素濃度が1×1015cm-3以下となるようにドーズ量を設定する。このエピタキシャル成長について、図5に示す成長装置を基に具体的に説明する。
【0031】
図5に示すように、成長装置50は、前室51と高真空成長装置(例えばCVD装置)52及びこれら前室51とMBE成長装置52をつなぐ接続部53とを有している。
前室51には、ロータリポンプ(RP)51aとディフュージョンポンプ(DP)51b等のポンプが備えられており、前室51内を10-6〜10-15 Torr程度の高真空状態にできるようになっている。この前室51内に、結晶成長の際の炭化珪素(種結晶)54が配置されるようになっている。
【0032】
高真空成長装置52は、成長させるべき材料(本実施形態では炭化珪素)を超高真空中で加熱して昇華させる、又は原料ガスを導入し、ウェハ一面で化学反応させ、対向するウェハ55上に単結晶層を成長させる装置である。高真空成長装置52には、ロータリポンプ52a、ディフュージョンポンプ52b、ターボポンプ(TB)52c等のポンプが備えられており、高真空成長装置52内が10-6〜10-15 Torr程度の超高真空状態にできるようになっている。
【0033】
前室51と接続部53との間、及び高真空成長装置52と接続部53との間には、気密保持の為のパッキン等を備えた窓部53a、53bが設けられており、それぞれの間を連通・遮断できるようになっている。
このように構成された成長装置50の前室51にエピタキシャル膜を形成させる基板54を配置する。そして、前室51を高真空状態にすることにより、基板54に付着しているNを取り除く。このとき、高真空成長装置52内は常に超高真空状態に保持する。その後、窓部53aを開いて基板54を接続部53に移動させ、さらに窓部53aを閉じたのち、窓部53bを開いて基板54を高真空成長装置52内に移動させる。引き続き、基板54を所定位置に配置したのち、窓部53bを閉じて高真空成長装置52内の気密を確保する。
【0034】
このように、エピタキシャル成長を行う高真空成長装置52内を常に超高真空に保持すると共に、基板54を前室51内にて高真空にしているため、高真空成長装置52内を常に超高真空に維持でき、効果的に高真空成長装置52内の残留窒素を取り除くことができる。その後、前述のように昇華又はCVD法等により表面チャネル層5を形成するため、表面チャネル層5は窒素濃度が1×1015cm-3以下という低濃度で形成される。
【0035】
例えばCVD法にて成長させる場合、SiCを成長させるためのSiH4 ガス及びC3 H8 ガスを装置内に供給すると共にドーパントとなるN2 ガスを極微量だけ供給するようにする。なお、N2 ガスについては装置内の残留窒素がある場合には供給する必要がない。
なお、表面チャネル層5の窒素濃度を変化させて光照射C−V測定によるフラットバンドシフトの変化を評価した。その結果を図6に示す。この図に示されるように、表面チャネル層5の窒素濃度を1×1015cm-3以下という低濃度で形成すると、フラットバンドシフトが非常に低減されていることが判る。このように、表面チャネル層5の窒素濃度を1×1015cm-3以下という低濃度で形成することにより、Si−N結合に起因するキャリアトラップを低減することができる。
【0036】
また、このとき、縦型パワーMOSFETをノーマリオフ型にするために、表面チャネル層5の厚み(膜厚)は、以下の数式に基づいて決定している。縦型パワーMOSFETをノーマリオフ型にするためには、ゲート電圧を印加していない状態の際に、n- 型層に広がる空乏層が電気的伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【0037】
【数1】
【0038】
但し、Tepiはn- 型層に広がる空乏層の高さ、φmsは金属と半導体の仕事関数差、Qsはゲート酸化膜7中の空間電荷、Qfcはゲート酸化膜(SiO2 )とn- 型層との間の界面の固定電荷、Qiは酸化膜中の可動イオン、Qssはゲート酸化膜と表面チャネル層5(SiC)界面の表面電荷である。
この数式1に示される右辺第1項は表面チャネル層5とp- 型ベース領域3a、3bとのPN接合のビルトイン電圧Vbuilt による空乏層の伸び量、すなわちp型ベース領域3a、3bから表面チャネル層5に広がる空乏層の伸び量であり、第2項はゲート絶縁膜7の電荷とφmsによる空乏層の伸び量、すなわちゲート酸化膜7から表面チャネル層5に広がる空乏層の伸び量である。従って、p- 型ベース領域3a、3bから広がる空乏層の伸び量と、ゲート酸化膜7から広がる空乏層の伸び量との和が表面チャネル層5の厚み以上となるようにすれば縦型パワーMOSFETをノーマリオフ型にできるため、このような条件を満たす厚みとしている。
【0039】
このとき、ノーマリオフ型に必要な表面チャネル層5の厚みは、Tepiよりも小さくしなければならないが、数式1から明らかなように、表面チャネル層5を低濃度とすることにより、ND が小さくなってTepiが増大するため、表面チャネル層5の膜厚を大きめに設定できる。このため、表面チャネル層5をエピタキシャル成長する際における膜厚設定の制御性を向上させることができる。
【0040】
なお、このようなノーマリオフ型の縦型パワーMOSFETは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図1に示すように、p- 型ベース領域3a、3bは、ソース電極10と接触していて接地状態となっている。このため、表面チャネル層5とp- 型ベース領域3a、3bとのPN接合のビルトイン電圧Vbuilt を利用して表面チャネル層5をピンチオフすることができる。例えば、p- 型ベース領域3a、3bが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧Vbuilt を利用してp- 型ベース領域3a、3bから空乏層を延ばすということができないため、p- 型ベース領域3a、3bをソース電極10と接触させることは、表面チャネル層5をピンチオフするのに有効な構造であるといえる。
【0041】
なお、本実施形態では、不純物濃度が低いものでp- 型ベース領域3a、3bを形成しているが、不純物濃度を高くすることによりビルトイン電圧Vbuilt をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーMOSFETを製造しているが、これをシリコンを用いて製造しようとすると、p- 型ベース領域3a、3bや表面チャネル層5等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のMOSFETを製造することが困難となる。このため、本実施形態のようにSiCを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーMOSFETを製造することができる。
【0042】
また、ノーマリオフ型の縦型パワーMOSFETにするためには、上記条件を満たすように表面チャネル層5の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層5の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、SiCを用いた場合にはビルトイン電圧がシリコンの約3倍と高く、表面チャネル層5の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型MOSFETを製造することが容易であるといえる。
【0043】
〔図3(a)に示す工程〕
表面チャネル層5の上の所定領域にLTO膜21を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n+ 型ソース領域4a、4bを形成する。このときのイオン注入条件は、700℃、ドーズ量は1×1015cm-2としている。
【0044】
〔図3(b)に示す工程〕
そして、LTO膜21を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜22を配置し、これをマスクとしてRIEによりp- 型ベース領域3a、3b上の表面チャネル層5を部分的にエッチング除去する。
【0045】
〔図3(c)に示す工程〕
さらに、LTO膜22をマスクにしてB+ をイオン注入し、ディープベース層30a、30bを形成する。これにより、ベース領域3a、3bの一部が厚くなったものとなる。このディープベース層30a、30bは、n+ 型ソース領域4a、4bに重ならない部分に形成されると共に、p- 型ベース領域3a、3bのうちディープベース層30a、30bが形成された厚みが厚くなった部分が、ディープベース層30aが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【0046】
〔図4(a)に示す工程〕
LTO膜22を除去した後、基板の上にウェット酸化(H2 +O2 によるパイロジェニック法を含む)によりゲート酸化膜7を形成する。このとき、雰囲気温度は1080℃とする。
ここで、上述したように、ゲート酸化膜7の下部に位置する表面チャネル層5はN(窒素)が1×1015cm-3以下の低濃度なもので構成されているため、熱酸化によってゲート酸化膜7を形成しても窒化珪素(SiN)の生成を抑制することができる。
【0047】
このため、ゲート酸化膜7中又はゲート酸化膜7と表面チャネル層5との界面に介在する窒化珪素が極めて少ない状態となる。従って、窒化珪素が原因となって発生するキャリアトラップ(界面準位)による影響を低減することができる。これにより、ゲートしきい値等の電気特性の影響を無視でき、FET特性を良好にすることができると共に信頼性の高いゲート酸化膜7とすることができる。
【0048】
その後、ゲート絶縁膜7の上にポリシリコンからなるゲート電極8をLPCVDにより堆積する。このときの成膜温度は600℃とする。
〔図4(b)に示す工程〕
引き続き、ゲート絶縁膜7の不要部分を除去した後、LTOよりなる絶縁膜9を形成しゲート絶縁膜7を覆う。より詳しくは、成膜温度は425℃であり、成膜後に1000℃のアニールを行う。
【0049】
〔図4(c)に示す工程〕
そして、室温での金属スパッタリングによりソース電極10及びドレイン電極11を配置する。また、成膜後に1000℃のアニールを行う。
このようにして、図1に示す縦型パワーMOSFETが完成する。
次に、この縦型パワーMOSFETの作用(動作)を説明する。
【0050】
本MOSFETはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極8に電圧を印加しない場合は、表面チャネル層5においてキャリアは、p- 型ベース領域3a、3bと表面チャネル層5との間の静電ポテンシャルの差、及び表面チャネル層5とゲート電極8との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極8に電圧を印加することにより、表面チャネル層5とゲート電極8との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【0051】
つまり、ゲート電極8の仕事関数を第1の仕事関数とし、p- 型ベース領域3a、3bの仕事関数を第2の仕事関数とし、表面チャネル層5の仕事関数を第3の仕事関数としたとき、第1〜第3の仕事関数の差を利用して、表面チャネル層5のn型のキャリアを空乏化する様に第1〜第3の仕事関数と表面チャネル層5の不純物濃度及び膜厚を設定することができる。
【0052】
また、オフ状態において、空乏領域は、p- 型ベース領域3a、3b及びゲート電極8により作られた電界によって、表面チャネル層5内に形成される。この状態からゲート電極8に対して正のバイアスを供給すると、ゲート絶縁膜(SiO2 )7と表面チャネル層5との間の界面においてn+ 型ソース領域4a、4bからn- 型ドリフト領域2方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、n+ 型ソース領域4a、4bから表面チャネル層5を経由し表面チャネル層5からn- 型エピ層2に流れる。そして、n- 型エピ層2(ドリフト領域)に達すると、電子は、n+ 型半導体基板1(n+ ドレイン)へ垂直に流れる。
【0053】
このようにゲート電極8に正の電圧を印加することにより、表面チャネル層5に蓄積型チャネルを誘起させ、ソース電極10とドレイン電極11との間にキャリアが流れる。
(第2実施形態)
第1実施形態では、N(窒素)を低濃度にドーピングした表面チャネル層5とすることにより、ゲート酸化膜7中及びゲート酸化膜7と表面チャネル層5との界面に介在する窒化珪素が極めて少なくなるようにしているが、本実施形態では、第1実施形態とは異なる方法で上記箇所における窒化珪素が極めて少なくなるようにしている。そのため、第1実施形態において図2〜図4で示した製造工程と同様である部分については、これらの図を参照して説明を行う。なお、本実施形態における縦型パワーMOSFETを図1に示すものと比較すると、表面チャネル層5の濃度が1×1015〜1×1017程度の高濃度にしてもよいことが異なるのみであり、その他の構成については同様であるため全体構成についての図は省略する。
【0054】
まず、図2(a)〜図2(c)に示す工程を施す。これにより、表面チャネル層5が形成された状態となる。
次に、図3(a)に示すゲート酸化膜7を形成する工程を以下のように行う。
まず、RCA洗浄を行ったのち、1000℃の水素雰囲気中で熱処理を行う。そして、温度1100℃で5時間パイロジェニック法等によるウェット酸化を行い、さらに950℃に温度を変えて、再びパイロジェニック法等によるウェット酸化を3時間行う。これにより、ゲート酸化膜7が形成される。
【0055】
次に、水素雰囲気中で1250℃の熱処理(高温アニール)を行う。この高温アニールによってゲート酸化膜7中又はゲート酸化膜7と表面チャネル層5との界面に介在する窒化珪素が分解される。これにより、ゲート酸化膜7と表面チャネル層5との界面における界面準位密度を小さくすることができると共に、固定電荷密度を小さくすることができ、第1実施形態と同様の効果が得られる。
【0056】
なお、この後、図3(b)、(c)、図4(a)〜(c)に示す工程を経て本実施形態における縦型パワーMOSFETが完成する。
(第3実施形態)
本実施形態では、第1、第2実施形態とは異なる方法で上記箇所における窒化珪素が極めて少なくなるようにしている。そのため、第1実施形態において図2〜図4で示した製造工程と同様である部分については、これらの図を参照して説明を行う。なお、本実施形態における縦型パワーMOSFETを図1に示すものと比較すると、表面チャネル層5の濃度を1×1015〜1×1017程度の高濃度にしてもよいことが異なるのみであり、その他の構成については同様であるため全体構成についての図は省略する。
【0057】
まず、図2(a)〜図2(c)に示す工程を施す。これにより、表面チャネル層5が形成された状態となる。
次に、図3(a)に示すように、表面チャネル層5の上にゲート酸化膜7を形成する。具体的には、H2 +O2 雰囲気中にて、1080℃の熱処理を施すことでゲート酸化膜7を形成する。この条件によると、ゲート酸化膜7は約50nmの膜厚で形成される。
【0058】
この後、再度、H2 +O2 雰囲気中にて、950℃の低温による熱処理を行う。以下、この酸素を含んだ雰囲気中で行う低温の熱処理を低温再酸化熱処理という。尚、H2 とO2 との比率は任意である。
この低温再酸化熱処理によって、SiO2 /SiC界面に形成されたCarbon Clusterを低減させることができ、Carbon Clusterに起因するホールトラップを低減することができる。
【0059】
しかしながら、この低温再酸化熱処理を行った後において、ゲート酸化膜7の内部、若しくはゲート酸化膜7と表面チャネル層5の界面の電気特性を光照射C−V測定により評価したところ、これらの領域に電子トラップが形成されており、界面準位密度が大きくなっていることが判った。
例えば、図7に示されるように、低温再酸化処理後においてはフラットバンドシフトが大きくなっている。これは負電荷の固定電荷又は深い準位の電子トラップが存在していることを意味している。
【0060】
また、図7に示されるように、C−V特性がヒステリシス特性を有しており、光励起によりトラップ可能な電子トラップ準位が存在している。
このような電子トラップは、ドーパントである窒素と珪素が結合した窒化珪素(Si−N結合)により発生していると考えられる。
このため、引き続き酸素を含む雰囲気にて、1000℃以下、例えば低温再酸化処理と同等の温度である950℃程度の熱処理を行う。この熱処理後におけるゲート酸化膜7の内部、若しくはゲート酸化膜7と表面チャネル層5の界面の電気特性を光照射C−V測定により評価した。その結果を図8に示す。
【0061】
この図に示されるように、フラットバンドシフトが2V以下に低減しており、ヒステリシス特性も消滅している。
このような結果が得られたのは、上記熱処理により、Si−N結合を構成するSiやNと低温でも活性である酸素とが反応してNOx、SiOxになってしまい、電子トラップが低減されたためであると考えられる。
【0062】
ここで、低温再酸化処理の後に行った熱処理の雰囲気及び温度について説明する。電子トラップ低減の為に、最適な温度及び最適な雰囲気についての検討を行った。
具体的には、O2 雰囲気下で温度を一定にした状態で1時間の熱処理を行い界面準位密度と、酸化膜の膜厚の変化を調べた。
【0063】
その結果、図9に示されるように、熱処理温度を950℃程度とした場合において、界面準位密度が最も低くなっていると共に、酸化膜の膜厚も他の熱処理温度の時と比べて薄くなっている。なお、参考として表の左隅の点refにおいて、仮に低温再酸化処理と同条件で今回の熱処理を行った場合の結果を示す。尚、図9中のref点における400Å程度の膜厚は、実際に行う低温度酸化処理後の膜厚を示すものであって、今回の熱処理の条件では図9中の点線で示す膜厚となる。
【0064】
このため、酸化膜が形成される酸化レートと界面準位密度とが密接に関係していると考えられ、酸化レートが早ければ界面準位密度が大きくなり、酸化レートが遅ければ界面準位密度が小さくなると想定される。
つまり、酸化レートが遅くなれば、低温であっても活性な酸素がSi−N結合を構成するSiやNと結合し、Si−N結合が分解されながら酸化膜の形成が進むため電子トラップが形成されないが、酸化レートが速くなると、Si−N結合が存在した状態のまま酸化膜の形成が進んでしまうため、Si−N結合による電子トラップが形成されてしまうと考えられる。
【0065】
例えば、先に行った低温再酸化処理で形成される酸化膜について検討してみると、上述したように、低温再酸化処理の時においてはSi−N結合による電子トラップが形成されていたことから、低温再酸化処理における酸化膜の酸化レートでは電子トラップが形成されると考えられる。この低温再酸化処理で形成される酸化膜の酸化レートは0.8nm/hであり、この酸化レートによる膜厚を図9中に点線で示すと、点線の酸化レートに近づくほど界面準位密度が高くなっていることから、この結果からも酸化レートが速くなれば電子トラップが形成されるといえる。
【0066】
このように、低温再酸化処理の後に行った熱処理により、ゲート酸化膜7の内部、若しくはゲート酸化膜7と表面チャネル層5の界面における界面準位密度を小さくすることができる。
また、図9からも判るように、電子トラップ低減のための熱処理は比較的低温で行うことができるため、第2実施形態と比べて低温の熱処理で済ますことができる。
【0067】
さらに、低温再酸化処理と電子トラップ低減のための熱処理とを共に同程度の温度(本実施形態では950℃程度)で行うことができるため、雰囲気のガスを置換するのみで、低温再酸化処理後、直ちに電子トラップ低減のための熱処理を行うことができ、製造工程の簡略化を図ることができる。そして、低温再酸化処理に比して電子トラップ低減のための熱処理の温度を高くする必要がないため、昇温時に雰囲気ガスによって界面準位密度の特性を変化させることもない。
【0068】
なお、本実施形態では電子トラップ低減のための熱処理を酸素が含まれる雰囲気で行っているが、酸素の含有量は少なくても構わない。例えば、窒素:酸素の比が100:1となる雰囲気下で熱処理を行った場合における酸化膜の膜厚と界面準位密度の関係を図10に示す。
この図に示されるように、酸素の含有量が少なくなっても界面準位密度を低減することができる。ただし、酸素の含有量等によって界面準位密度が低減される最も効果的な熱処理温度が変化する場合があるため、酸素の含有量等に合わせて熱処理温度を設定するのが好ましい。なお、熱処理の雰囲気としては上記した窒素の他、不活性ガス(例えば、アルゴン)が含まれていても良い。
【0069】
以上のことは、低温再酸化処理とその後の熱処理を同じ温度で行うことが可能であることを示している。特に、雰囲気はH2 を無くしたO2 とすることも可能である。すなわち、酸化レートを低く抑えるようにすれば低温再酸化処理と熱処理とを分けることなく同時に行うことができる。
(他の実施形態)
上記第1、第2実施形態に示した縦型パワーMOSFETでは、表面チャネル層5をエピタキシャル成長によって形成したものを示したが、エピタキシャル成長ではなく、p型ベース領域3a、3bに窒素をイオン注入することで形成してもよい。
【0070】
また、上記第1、第2実施形態では、プレーナ型のMOSFETにおいて本発明の一実施形態を適用した場合を示したが、いわゆる溝ゲート型のMOSFETやラテラルMOSFETに適用してもよい。
図11に溝ゲート型のMOSFETを示す。溝ゲート型のMOSFETには、例えばn+ 型半導体基板21上に、n- 型エピ層22とp型ベース層23とが積層されたものが基板24として用いられる。
【0071】
そして、この基板24表面から、p型ベース層23の表層部に位置するソース領域25と共にp型ベース層23を貫通する溝27が形成されており、この溝27の側面27aに表面チャネル層28が形成されている。また、溝27内にゲート酸化膜29を介してゲート電極30が形成されており、ゲート電極30上には、ソース領域25及びp型ベース層23に接続されるソース電極32が層間絶縁膜31を介して形成されている。さらに、基板24の裏面側にはドレイン電極33が備えられている。
【0072】
このような構成を有する溝ゲート型のMOSFETの場合には、第1実施形態と同様に、溝27内に形成されたゲート酸化膜29の下部に配置される表面チャネル層28を低濃度で構成したり、第2実施形態と同様に、ゲート酸化膜29形成後に高温アニール処理を施したりすることで、上記各実施形態と同様の効果が得られる。
【0073】
また、図12にラテラルMOSFETを示す。ラテラルMOSFETには、例えばp型半導体基板101を基板として用いている。この基板101の所定領域には、イオン注入等によって表面チャネル層102が形成されており、この表面チャネル層102の両側にはソース層103、ドレイン層104が形成されている。また、表面チャネル層102上にはゲート酸化膜105を介してゲート電極が備えられている。
【0074】
このように構成されたラテラルMOSFETの場合においても、第1実施形態と同様に、ゲート酸化膜105の下部に配置される表面チャネル層102を低濃度で構成したり、第2実施形態と同様に、ゲート酸化膜105形成後に高温アニール処理を施したりすることで、上記各実施形態と同様の効果が得られる。
また、上記第2実施形態では、炭化窒素を分解するための高温アニール処理を水素雰囲気で行ったが、酸素雰囲気やAr等の不活性ガス雰囲気で行っても同様の効果が得られる。
【0075】
さらに、上記第1、第2実施形態では、表面チャネル層5をチャネル領域とする蓄積型チャネルの炭化珪素半導体装置を例に挙げて説明したが、n型の半導体層をp型に反転させてチャネル領域とする反転型チャネルの炭化珪素半導体装置において、第1実施形態と同様に、チャネル領域を構成するn型の半導体層を低濃度で構成したり、第2実施形態と同様に、ゲート酸化膜形成後に高温アニール処理を施したりすることで、上記各実施形態と同様の効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1実施形態における縦型パワーMOSFETの断面図である。
【図2】図1に示す縦型パワーMOSFETの製造工程を示す図である。
【図3】図2に続く縦型パワーMOSFETの製造工程を示す図である。
【図4】図3に続く縦型パワーMOSFETの製造工程を示す図である。
【図5】エピタキシャル成長を行う時に使用する成長装置の模式図である。
【図6】窒素のドーピング濃度とフラットバンドシフトとの関係を示す図である。
【図7】本発明の第3実施形態において低温再酸化処理後における電子トラップの存在を説明するための図である。
【図8】低温再酸化処理後の熱処理を行った後における光照射C−V測定結果を示す図である。
【図9】酸素雰囲気下で熱処理を行った場合における酸化膜の膜厚と界面準位密度の関係を示す図である。
【図10】酸素と窒素の含有率が1:100となる雰囲気で熱処理を行った場合における酸化膜の膜厚と界面準位密度の関係を示す図である。
【図11】他の実施形態にかかる溝ゲート型MOSFETの断面図である。
【図12】他の実施形態にかかるラテラルMOSFETの断面図である。
【図13】本出願人が先に出願した縦型パワーMOSFETの構成を示す断面図である。
【図14】図13に示す縦型パワーMOSFETのC−V特性を示す図である。
【図15】図13に示す縦型パワーMOSFETのXPS測定結果を示す図である。
【符号の説明】
1…n+ 型半導体基板、2…n- 型エピ層、3a、3b…p- 型ベース領域、
4a、4b…n+ 型ソース領域、5…表面チャネル層(n- 型SiC層)、
5a…n- 型層の部分、5b…n+ 型層の部分、7…ゲート酸化膜、
8…ゲート電極、9…絶縁膜、10…ソース電極、11…ドレイン電極。
Claims (5)
- n型の炭化珪素よりなる半導体基板(1)上に、この半導体基板よりも高抵抗な炭化珪素よりなるn型の半導体層(2)を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有するp型のベース領域(3a、3b)を形成する工程と、
前記半導体層及び前記ベース領域の上部にn型の表面チャネル層(5)を形成する工程と、
前記ベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅いn型のソース領域(4a、4b)を形成する工程と、
少なくとも前記表面チャネル層上にゲート酸化膜(7)を形成する工程と、
前記表面チャネル層上における前記ゲート酸化膜上にゲート電極(8)を形成する工程と、
前記ソース領域及び前記ソース領域に接触するようにソース電極(10)を形成する工程と、
前記半導体基板の裏面側にドレイン電極(11)を形成する工程とを備えた炭化珪素半導体装置の製造方法であって、
前記ゲート酸化膜を形成する工程は、
前記表面チャネル層の表層部を熱酸化して前記ゲート酸化膜を形成する工程と、
酸化雰囲気中において、前記熱酸化の温度よりも低温な状態で再酸化処理を行う工程と、
前記再酸化処理後に、該再酸化処理時の酸化レートよりも遅い酸化レートとなる熱処理を行う工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 - 前記再酸化処理後の熱処理工程は、酸素雰囲気若しくは酸素を含む不活性ガス雰囲気中で行うことを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記再酸化処理後の熱処理工程では、酸化レートが0.8nm/h以下となるようにしていることを特徴とする請求項1又は2に記載の炭化珪素半導体装置の製造方法。
- 前記再酸化処理の温度と、前記再酸化処理後の熱処理の温度とを同等にしていることを特徴とする請求項1乃至3のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記熱処理を行う工程がドライ酸化雰囲気であることを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14068199A JP4296633B2 (ja) | 1998-05-20 | 1999-05-20 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13884898 | 1998-05-20 | ||
JP10-304089 | 1998-10-26 | ||
JP10-138848 | 1998-10-26 | ||
JP30408998 | 1998-10-26 | ||
JP14068199A JP4296633B2 (ja) | 1998-05-20 | 1999-05-20 | 炭化珪素半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000200907A JP2000200907A (ja) | 2000-07-18 |
JP4296633B2 true JP4296633B2 (ja) | 2009-07-15 |
Family
ID=27317753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14068199A Expired - Fee Related JP4296633B2 (ja) | 1998-05-20 | 1999-05-20 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4296633B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6956238B2 (en) * | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
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JP4844609B2 (ja) * | 2008-09-25 | 2011-12-28 | 富士電機株式会社 | 炭化けい素半導体基板の酸化膜形成方法 |
WO2015056318A1 (ja) | 2013-10-17 | 2015-04-23 | 三菱電機株式会社 | 炭化珪素半導体装置 |
JP6844482B2 (ja) * | 2017-09-26 | 2021-03-17 | 株式会社豊田中央研究所 | 窒化物半導体装置とその製造方法 |
-
1999
- 1999-05-20 JP JP14068199A patent/JP4296633B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000200907A (ja) | 2000-07-18 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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