JP4800901B2 - 電圧検出装置及び絶縁インタフェース - Google Patents

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Description

本発明は、電圧検出装置に係り、特に、車載高圧バッテリを構成する互いに直列接続された複数の単位セルの両端電圧を検出する電圧検出装置に関するものである。
近年、エンジンと電動モータとを併用して走行するハイブリッド自動車（以下ＨＥＶ）が普及してきている。このＨＥＶは、上記エンジン始動用の１２Ｖ程度の低圧バッテリと、上記電動モータ駆動用の高圧バッテリとの２種類のバッテリを備えている。上述した高圧バッテリは、ニッケル−水素電池やリチウム電池といった二次電池を単位セルとして、この単位セルを複数直列接続して高電圧を得ている。
上述した高圧バッテリは充放電を繰り返すうちに各単位セルの両端電圧、即ち充電状態（ＳＯＣ）にばらつきが生じる。バッテリの充放電にあたっては、各単位セルの耐久性や安全確保の観点より、ＳＯＣ（又は両端電圧）の最も高い単位セルが設定上限ＳＯＣ（又は上限両端電圧値）に到達した時点で充電を禁止し、ＳＯＣ（又は両端電圧）の最も低い単位セルが設定下限ＳＯＣ（又は下限両端電圧値）に到達した時点で放電を禁止する必要がある。従って、各単位セルにＳＯＣのバラツキが生じると、実質上、バッテリの使用可能容量が減少することになる。このため、ＨＥＶにおいては、登坂時にガソリンに対してバッテリエネルギーを補充したり、降坂時にバッテリにエネルギーを回生したりする、いわゆるアシスト・回生が不十分となり、実車動力性能や燃費を低下させることになる。そこで、各単位セルのＳＯＣを均等化するために、各単位セルの両端電圧を検出する必要がある。
従来、上述した高圧バッテリを構成する各単位セルの両端電圧を検出する電圧検出装置として図７に示すような装置が考えられている（特許文献１）。図中引用符号ＢＬは低圧バッテリである。低圧バッテリＢＬは、図１１に示すように、例えば一つの二次電池から構成されている。
また、図中引用符号ＢＨは高圧バッテリである。上記高圧バッテリＢＨは、エンジンと電動モータＭを走行駆動源として併用するＨＥＶにおいて前記電動モータＭの電源として用いられ、その両端には電動モータＭが必要に応じて負荷として接続されると共にオルタネータ等（図示せず）が必要に応じて充電器として接続される。
高圧バッテリＢＨは、ｍ個（ｍは任意の整数）のブロックＢ１〜Ｂｍに分割されている。各ブロックＢ１〜Ｂｍはそれぞれｎ個（ｎは任意の整数）の単位セルＣ１１〜Ｃｍｎから構成されている。単位セルＣ１１〜Ｃｍｎはそれぞれｘ個（ｘは任意の整数）の二次電池から構成されている。
電圧検出装置は、電圧検出手段としての電圧検出回路１１〜１ｍと電圧検出制御手段としての低圧系ＣＰＵ３０とを備えている。低圧系ＣＰＵ３０は、低圧バッテリＢＬからの電源供給を受けて動作し、電圧検出回路１１〜１ｍを制御する。電圧検出回路１１〜１ｍは、各ブロックＢ１〜Ｂｍ毎に対応して設けられている。電圧検出回路１１〜１ｍは、複数のブロックＢ１〜Ｂｍのうち対応するブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎのみから電源供給を受けて動作する。即ち、上述した電圧検出回路１１〜１ｍは、対応するブロックＢ１〜Ｂｍのマイナス側がグランドレベルになり、互いに異なるグランドレベルとなっている。これにより電圧検出回路１１〜１ｍを構成するデバイスの耐圧を下げることができる。
電圧検出回路１１〜１ｍは、単位セルＣ１１〜Ｃｍｎの両端に切換回路２１を介して接続された差動増幅器ＯＰにより単位セルＣ１１〜Ｃｍｎの両端電圧が検出される。差動増幅器ＯＰによって検出された両端電圧はアナログ／デジタル（Ａ／Ｄ）変換器２２によりデジタル変換され、フォトカプラなどの絶縁インタフェースＩＦ１１〜ＩＦ１ｍ及びバスラインＢＬ１１〜ＢＬ１ｍを介して低圧系ＣＰＵ３０に出力するように構成されている。
切換回路２１は、低圧系ＣＰＵ３０から絶縁インタフェースＩＦ３１〜ＩＦ３ｍ及びバスラインＢＬ３１〜ＢＬ３ｍを介して検出命令としての開閉制御信号が供給されると、単位セルＣ１１〜Ｃｍｎの両端を順番に差動増幅器ＯＰに接続するようになっている。
また、電圧検出回路１１〜１ｍは、対応するブロックＢ１〜Ｂｍの供給電圧から差動増幅器ＯＰ及びＡ／Ｄ変換器２２の動作電源となる定電圧を出力する高圧系電源回路２３と、該高圧系電源回路２３−差動増幅器ＯＰ及びＡ／Ｄ変換器２２間との間に設けた遮断スイッチＳｃ１とを備えている。
低圧系ＣＰＵ３０は、バスラインＢＬ２ｍ及び絶縁インタフェースＩＦ２ｍを介して電圧検出を行う必要のない間、電圧検出回路１１〜１ｍの遮断スイッチＳｃ１に対してオフ信号を出力する。これに応じて遮断スイッチＳｃ１がオフされると差動増幅器ＯＰ及びＡ／Ｄ変換器２２に対するブロックＢ１〜Ｂｍからの電源供給が遮断され、省電力化を図っている。
特開２０００−８８８９８号公報
上述した従来の電圧検出装置は、差動増幅器ＯＰによって検出された各単位セルＣ１１〜Ｃｍｎの両端電圧を順番に低圧系ＣＰＵ３０に供給するために、各電圧検出回路１１〜１ｍ毎に、即ちブロックＢ１〜Ｂｍの数だけ開閉制御信号を出力するための出力端子を低圧系ＣＰＵ３０に設ける必要があった。また、ブロックＢ１〜Ｂｍの数だけ開閉制御信号を送信するためのバスラインＢＬ１１〜ＢＬ１ｍが必要になっていた。このため、部品点数が増え、低圧系ＣＰＵ３０も大型化して、コスト的に問題があった。
また、従来の構成の電圧検出装置は、低圧系ＣＰＵ３０が遮断スイッチＳｃ１に直接、オフ信号を出力していた。このため、各ブロックＢ１〜Ｂｍ毎にオフ信号を出力する出力端子を低圧系ＣＰＵ３０に設けたり、オフ信号を送信するためのバスラインＢＬ２１〜ＢＬ２ｍが必要になっていた。また、開閉制御信号と遮断スイッチＳｃ１のオフ信号とを送信するバスラインＢＬ１１〜ＢＬ１ｍ、ＢＬ２１〜ＢＬ２ｍや絶縁インタフェースＩＦ１１〜ＩＦ１ｍ、ＩＦ２１〜ＩＦ２ｍをそれぞれ別々に設ける必要があり、これも低圧系ＣＰＵ３０の大型化、コスト高の原因となっていた。
そこで、本発明は、上記のような問題点に着目し、通信ラインを共通化することにより、構成が簡単となりコストダウンを図った電圧検出装置を提供することを課題とする。
上記課題を解決するためになされた請求項１記載の発明は、二次電池から成る単位セルが複数直列接続された高圧バッテリを分割した複数のブロックの一つから電源供給を受けてそのブロックを構成する単位セルの両端電圧を検出して得た検出結果を送信する複数の電圧検出手段と、前記高圧バッテリよりも供給電圧が低い低圧バッテリから電源供給を受けて前記複数の電圧検出手段に対して検出命令を送信する電圧検出制御手段と、前記複数の電圧検出手段の各々と前記電圧検出制御手段との間に設けられた通信ラインと、該通信ライン上に設けられ前記複数の電圧検出手段と前記電圧検出制御手段との間を電気的に絶縁した状態で通信可能にする絶縁インタフェースとを備えた電圧検出装置において、
前記通信ラインが、前記検出命令を送信するための第１通信ラインと、前記検出結果を送信するための第２通信ラインと、を有し、前記第１通信ラインが、一端で前記電圧検出制御手段に接続される第１主線と、前記第１主線の他端から分岐される複数の第１分岐線であって、それらの第１分岐線の他端でそれぞれ前記複数の電圧検出手段に接続される、複数の第１分岐線と、で構成され、前記第２通信ラインが、一端で前記電圧検出制御手段に接続される第２主線と、前記第２主線の他端から分岐される複数の第２分岐線であって、それらの第２分岐線の他端でそれぞれ前記複数の電圧検出手段に接続される、複数の第２分岐線と、で構成され、前記電圧検出制御手段が、前記複数のブロックの一つのアドレスを指定した前記検出命令を、前記第１通信ラインを通して、前記複数の電圧検出手段に対して送信するものであり、前記複数の電圧検出手段が、前記第１通信ラインを通して前記電圧検出制御手段から受信した検出命令に指定されたアドレスが自己のアドレスであるとき前記ブロックの両端電圧を検出するものであり、前記絶縁インタフェースが、前記第１主線の他端に設けられ光又は磁気信号を送信する第１送信素子と、前記第１分岐線の一端に設けられ前記光又は磁気信号を受信する複数の第１受信素子と、前記第２主線の他端に設けられ前記光又は磁気信号を受信する第２受信素子と、前記第２分岐線の一端に設けられ前記光又は磁気信号を送信する複数の第２送信素子とを有し、そして、前記第１送信素子、前記第１受信素子、前記第２送信素子及び前記第２受信素子が、前記第１送信素子及び前記第２送信素子の全てからの前記光又は磁気信号を前記第１受信素子及び前記第２受信素子の全てが受信できるように設けられていることを特徴とする電圧検出装置に存する。
請求項１記載の発明によれば、電圧検出制御手段が複数のブロックの一つのアドレスを指定した検出命令を送信する。検出命令は第１主線と第１分岐線とで構成された第１通信ラインによって分岐され、複数の電圧検出手段に対して同時に送信される。複数の電圧検出手段が電圧検出制御手段から受信した検出命令に指定されたアドレスが自己のアドレスであるとき単位セルの両端電圧を検出する。従って、検出命令にアドレスを指定して送信することにより、検出命令を伝送する第１通信ラインを複数の電圧検出手段毎に複数本設けなくても、別々のタイミングで複数の電圧検出手段に検出を行わせることができる。即ち、１本の第１主線を複数の第２分岐線に分岐した第１通信ラインを用いて検出命令を送信しても、別々のタイミングで複数の電圧検出手段に検出を行わせることができる。
また、請求項１記載の発明によれば、複数の電圧検出手段が、第２通信ラインを用いて検出結果を電圧検出制御手段に送信する。第２通信ラインが、第２主線と第２分岐線とで構成されている。従って、検出結果を伝送するための第２通信ラインを複数の電圧検出手段毎に複数本も受ける必要がなく、１本の第２種線を分岐させて設けることができる。
また、請求項１記載の発明によれば、第１送信素子、第１受信素子、第２送信素子及び第２受信素子が、第１送信素子及び第２送信素子の全てからの光又は磁気信号を第１受信素子及び第２受信素子の全てが受信できるように設けられているので、第１分岐線、第２分岐線上に絶縁インタフェースを設ける場合に比べて送信素子、受信素子の数を少なくすることができる。
請求項２記載の発明は、前記複数の電圧検出手段には、それぞれ互いに抵抗値が異なる外付け抵抗が接続され、前記複数の電圧検出手段が、前記外付け抵抗の抵抗値を自己のアドレスとして認識するものであることを特徴とする請求項１に記載の電圧検出装置に存する。
請求項２記載の発明によれば、複数の電圧検出手段が、外付け抵抗の抵抗値を自己のアドレスとして認識する。従って、外付け抵抗の抵抗値を自己のアドレスとして認識することにより、電圧検出手段にアドレスを認識するための記憶手段や抵抗を内蔵させる必要がなく、複数の電圧検出手段の構成を共通化することができる。
請求項３記載の発明は、前記複数の電圧検出手段が、前記ブロックを構成する単位セルの両端電圧を検出して当該検出結果を出力するセンサ部と、前記検出命令の受信に応じて前記センサ部からの検出結果を前記電圧検出制御手段に送信する制御部とを有し、前記電圧検出制御手段が、前記第１通信ラインを介して遮断命令を送信するものであり、前記制御部が、前記遮断命令を受信すると前記センサ部に対する電源供給を遮断するものであることを特徴とする請求項１又は２に記載の電圧検出装置に存する。
請求項３記載の発明によれば、制御部が、検出命令の受信に応じてセンサ部からの検出結果を電圧検出制御手段に送信する。電圧検出制御手段が、前記第１通信ラインを介して遮断命令を送信する。制御部が、遮断命令を受信すると、センサ部に対する電源供給を遮断する。従って、電圧検出制御手段が直接、センサ部に対する電圧供給を遮断せずに、電圧検出手段内の制御部が第１通信ラインを介して遮断命令を受信するとセンサ部に対する電源供給を遮断することにより、遮断命令を伝送するラインとして第１通信ラインを流用することができる。
以上説明したように請求項１記載の発明によれば、検出命令にアドレスを指定して送信することにより、検出命令を伝送する通信ラインを複数の電圧検出手段毎に複数本設けなくても、別々のタイミングで複数の電圧検出手段に検出を行わせることができる。即ち、１本の第１主線を複数の第２分岐線に分岐した第１通信ラインを用いて検出命令を送信しても、別々のタイミングで複数の電圧検出手段に検出を行わせることができるので、構成が簡単となりコストダウンを図ることができる。
また、請求項１記載の発明によれば、検出結果を伝送するための第２通信ラインを複数の電圧検出手段毎に複数本も受ける必要がなく、１本の第２種線を分岐させて設けることができるので、構成が簡単となりコストダウンを図ることができる。
また、請求項１記載の発明によれば、第１分岐線、第２分岐線上に絶縁インタフェースを設ける場合に比べて送信素子、受信素子の数を少なくすることができるので、構成が簡単となりコストダウンを図ることができる。
請求項２記載の発明によれば、外付け抵抗の抵抗値を自己のアドレスとして認識することにより、電圧検出手段にアドレスを認識するための記憶手段や抵抗を内蔵させる必要がなく、複数の電圧検出手段の構成を共通化することができるので、より一層コストダウンを図ることができる。
請求項３記載の発明によれば、電圧検出制御手段が直接、センサ部に対する電圧供給を遮断せずに、電圧検出手段内の制御部が第１通信ラインを介して遮断命令を受信するとセンサ部に対する電源供給を遮断することにより、遮断命令を伝送するラインとして第１通信ラインを流用することができるので、より一層構成が簡単となりコストダウンを図ることができる。
参考例
以下、本発明の参考例を図面に基づいて説明する。図１は、本発明の電圧検出装置の参考例を示す回路図である。図中引用符号ＢLは低圧バッテリ（車載低圧バッテリ）である。低圧バッテリＢLは、図１に示すように、例えば一つの二次電池から構成されている。低圧バッテリＢLは、エンジンを始動するスタータＳｔの動作電源として用いられ、その両端にはオルタネータ等が必要に応じて充電器として接続される。
また、図中引用符号ＢＨは高圧バッテリである。上記高圧バッテリＢＨは、エンジンと電動モータＭを走行駆動源として併用するＨＥＶにおいて前記電動モータＭの電源として用いられ、その両端には電動モータＭが必要に応じて負荷として接続されると共にオルタネータ等（図示せず）が必要に応じて充電器として接続される。
高圧バッテリＢＨは、ｍ個（ｍは任意の整数）のブロックＢ１〜Ｂｍに分けられている。各ブロックＢ１〜Ｂｍはそれぞれｎ個（ｎは任意の整数）の単位セルＣ１１〜Ｃｍｎから構成されている。単位セルＣ１１〜Ｃｍｎはそれぞれｘ個（ｘは任意の整数）の二次電池から構成されている。
電圧検出装置は、電圧検出手段としての電圧検出回路１１〜１ｍと電圧検出制御手段としての低圧系ＣＰＵ３０とを備えている。低圧系ＣＰＵ３０は、低圧バッテリＢＬからの電源供給を受けて動作し、電圧検出回路１１〜１ｍを制御する。電圧検出回路１１〜１ｍは、各ブロックＢ１〜Ｂｍ毎に対応して設けられている。電圧検出回路１１〜１ｍは、複数のブロックＢ１〜Ｂｍのうち対応するブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎのみから電源供給を受けて動作する。即ち、上述した電圧検出回路１１〜１ｍは、対応するブロックＢ１〜Ｂｍのマイナス側がグランドレベルになり、互いに異なるグランドレベルとなっている。これにより電圧検出回路１１〜１ｍを構成するデバイスの耐圧を下げることができる。
電圧検出回路１１〜１ｍはそれぞれ単位セルＣ１１〜Ｃｍｎの両端電圧を検出する差動増幅器ＯＰと、各ブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎの一つの両端を差動増幅器ＯＰに接続する選択スイッチ群２４と、差動増幅器ＯＰが検出した両端電圧をデジタル変換するＡ／Ｄ変換器２２と、上記選択スイッチ群２４を制御する制御部としての高圧系ＣＰＵ２５とを備えている。上記選択スイッチ群２４は単位セルＣ１１〜Ｃｍｎの両端に設けられた常閉のスイッチから構成されている。また、差動増幅器ＯＰ及びＡ／Ｄ変換器２２が請求項中のセンサ部を構成している。
また、電圧検出回路１１〜１ｍは、対応するブロックＢ１〜Ｂｍの供給電圧から上記差動増幅器ＯＰ、Ａ／Ｄ変換器２２及び高圧系ＣＰＵ２５の動作電源となる定電圧を出力する高圧系電源回路２３と、該高圧系電源回路２３−差動増幅器ＯＰ及びＡ／Ｄ変換器２２間との間に設けた遮断スイッチＳｃ１とを備えている。この遮断スイッチＳｃ１は高圧系ＣＰＵ２５によってオンオフが制御される。
また、上述した電圧検出回路１１〜１ｍはそれぞれがワンチップで構成されている。また、電圧検出回路１１〜１ｍには外付け抵抗Ｒ１〜Ｒｍが接続されている。外付け抵抗Ｒ１〜Ｒｍは各ブロックＢ１〜Ｂｍのアドレスに対応するものであり、各々異なる抵抗値となっている。
また、上述した電圧検出回路１１〜１ｍと低圧系ＣＰＵ３０との間には、第１通信ラインとしての送信用バスラインＢＬｔ及び第２通信ラインとしての受信用バスラインＢＬｒが設けられている。送信用バスラインＢＬｔは、一端が低圧系ＣＰＵ３０に接続される第１主線Ｌｔｓと、この第１主線Ｌｔｓの他端から分岐複数の第１分岐線Ｌｔ１〜Ｌｔｍとで構成されている。第１分岐線Ｌｔ１〜Ｌｔｍは、その他端がそれぞれ複数の電圧検出回路１１〜１ｍに接続される。受信用バスラインＢＬｒは、一端が低圧系ＣＰＵ３０に接続される第２主線Ｌｒｓと、この第２主線Ｌｒｓの他端から分岐された複数の第２分岐線Ｌｒ１〜Ｌｒｍとで構成されている。第２分岐線Ｌｒ１〜Ｌｒｍは、その他端がそれぞれ複数の電圧検出回路１１〜１ｍに接続される。また、第１分岐線Ｌｔ１〜Ｌｔｍ上に送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍが、第２分岐線Ｌｒ１〜Ｌｒｍ上に受信用絶縁インタフェースＩＦｒ１〜ＩＦｒｍがそれぞれ設けられている。即ち、送信用バスラインＢＬｔ及び受信用バスラインＢＬｒの分岐点は、送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍ及び受信用絶縁インタフェースＩＦｒ１〜ＩＦｒｍよりも低圧系ＣＰＵ３０側に設けられている。
絶縁インタフェースＩＦｔ１〜ＩＦｔｍ及びＩＦｒ１〜ＩＦｒｍは、電圧検出回路１１〜１ｍと低圧系ＣＰＵ３０とを電気的に絶縁した状態で結合するものである。低圧系ＣＰＵ３０及び電圧検出回路１１〜１ｍは、絶縁インタフェースＩＦｔ１〜ＩＦｔｍ及びＩＦｒ１〜ＩＦｒｍによって互いに絶縁した状態で情報の送受信を行うことができる。これにより、高圧バッテリＢＨと低圧バッテリＢＬとの絶縁を保つことができる。絶縁インタフェースＩＦｔ１〜ＩＦｔｍ及びＩＦｒ１〜ＩＦｒｍとしては、例えば発光素子及び受光素子から成るフォトカプラといった光を媒体にしたものや、磁気カプラといった磁気を媒体にしたものが公知である。
図２に送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍとしてフォトカプラを用いたときの図１に示す電圧検出装置の詳細な電気接続図を示す。同図において、電圧検出回路１１〜１ｍの詳細や、受信用絶縁インタフェースＩＦｒ１〜ＩＦｒｍ、受信用バスラインＢＬｒについては省略してある。同図に示すように、送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍは、低圧側に設けられた発光素子ＬＥと、高圧側に設けられた受光素子ＬＤとを有している。同図に示すように、低圧バッテリＢＬからの電源はトランジスタＴｒ１のコレクタ−エミッタ間を介して各送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍの発光素子ＬＥに供給されている。各発光素子ＬＥは互いに並列に接続されている。上記トランジスタＴｒ１のベースは低圧系ＣＰＵ３０に接続され、低圧系ＣＰＵ３０によってオンオフ制御される。低圧系ＣＰＵ３０がトランジスタＴｒ１をオンすると、発光素子ＬＥに低圧バッテリＢＬからの電源が供給されて、発光素子ＬＥが発光する。
一方、受光素子ＬＤは対応するブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎ間に接続されている。受光素子ＬＤは発光素子ＬＥからの光を受光するとオンして、高圧系ＣＰＵ２５に電気信号を供給する。以上の構成によれば、低圧系ＣＰＵ３０から電気的に絶縁した状態で電気信号を高圧系ＣＰＵ２５に送信することができる。また、上述した低圧系ＣＰＵ３０とトランジスタＴｒ１のベースとの接続ライン、トランジスタＴｒ１のエミッタと各発光素子ＬＥとの接続ライン及び受光素子ＬＤと高圧系ＣＰＵ２５の接続ラインが送信用バスラインＢＬｔを構成していることが明らかである。
図３に受信用絶縁インタフェースＩＦｒ１〜ＩＦｒｍとしてフォトカプラを用いたときの図１に示す電圧検出装置の詳細な電気接続図を示す。同図において、電圧検出回路１１〜１ｍの詳細や、送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍ、送信用バスラインＢＬｔについては省略してある。同図に示すように、受信用絶縁インタフェースＩＦｒ１〜ＩＦｒｍは、低圧側に設けられた受光素子ＬＤと、高圧側に設けられた発光素子ＬＥとを有している。同図に示すように、発光素子ＬＥはそれぞれ、トランジスタＴｒ２のコレクタ−エミッタ間を介して対応するブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎから電源供給を受けている。上記トランジスタＴｒ２のベースは各高圧系ＣＰＵ２５に接続され、高圧系ＣＰＵ２５によってオンオフ制御される。高圧系ＣＰＵ２５がトランジスタＴｒ２をオンすると、発光素子ＬＥに対応する各ブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎからの電源が供給されて、発光素子ＬＥが発光する。
一方、受光素子ＬＤは互いに並列に低圧バッテリＢＬ−グランド間に接続されている。また、低圧系ＣＰＵ３０からの受信用バスラインＢＬｒは低圧系ＣＰＵ３０から複数の電圧検出回路１１〜１ｍに向かって分岐した後、各々が受光素子ＬＤのグランド側に接続されている。受光素子ＬＤは発光素子ＬＥからの光を受光するとオンして、受信用バスラインＢＬｒを介して低圧系ＣＰＵ３０に電気信号を供給する。以上の構成によれば、高圧系ＣＰＵ２５から絶縁した状態で電圧信号を低圧系ＣＰＵ３０に送信することができる。また、高圧系ＣＰＵ２５とトランジスタＴｒ２のベースとの接続ライン、トランジスタＴｒ２のエミッタと発光素子ＬＥとの接続ライン及び低圧系ＣＰＵ３０と各受光素子ＬＤのグランド側との接続ラインが受信用バスラインＢＬｒを構成していることが明らかである。
上述した構成の電圧検出装置の動作を図４に示す低圧系ＣＰＵ３０の低圧系電圧検出処理手順を示すフローチャート、図５に示す高圧系ＣＰＵ２５の初期処理手順を示すフローチャート及び図６に示す高圧系ＣＰＵ２５の高圧系電圧検出処理手順を示すフローチャートを参照して以下説明する。各高圧系ＣＰＵ２５は、各々高圧系電源回路２３からの電源投入に応じて初期処理をスタートして、外付けの抵抗Ｒ１〜Ｒｍの抵抗値を読み取り、自己のアドレスとして図示しない記憶手段に記憶させた（図５のステップＳ３０１）後、スリープモードに移行して（ステップＳ３０２）、初期処理を終了する。ここでスリープモードとは、低圧系ＣＰＵ３０、高圧系ＣＰＵ２５の動作クロックを通常モード時の高周波クロックから低周波クロックに切り替えることを言う。
一方、低圧系ＣＰＵ３０は、図４に示すように、イグニッションスイッチのオフ後、低圧系電圧検出処理を開始する。まず、低圧系ＣＰＵ３０は、イグニッションスイッチオフ後、高圧バッテリＢＨの電圧が安定するまでの一定時間が経過するのを待つ（ステップＳ２０１）。次に、低圧系ＣＰＵ３０は、送信用バスラインＢＬｔに対してウエイクアップ信号を出力した後（ステップＳ２０２）、電源オン信号を出力し（ステップＳ２０３）、さらにその後イネーブル信号を出力する（ステップＳ２０４）。ウエイクアップ信号、電源オン信号及びイネーブル信号は、送信用バスラインＢＬｔによって分岐され、各送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍを介して高圧系ＣＰＵ２５に供給される。ウエイクアップ信号、電源オン信号、イネーブル信号はこの順番で全高圧系ＣＰＵ２５に対して送信される。
上記ウエイクアップ信号の供給により、高圧系ＣＰＵ２５は、図６に示すように、高圧系電圧検出処理を開始し、動作クロックを低周波クロックから高周波クロックに切り換えて、スリープモードから通常モードに移行する（ステップＳ４０１）。その後、高圧系ＣＰＵ２５は低圧系ＣＰＵ３０からの電源オン信号を受信すると（ステップＳ４０２でＹ）、遮断スイッチＳｃ１をオンする（ステップＳ４０３）。これにより各電圧検出回路１１〜１ｍを構成する差動増幅器ＯＰ及びＡ／Ｄ変換器２２に対して対応する各ブロックＢ１〜Ｂｍから電源が供給される。さらに、高圧系ＣＰＵ２５は低圧系ＣＰＵ３０からイネーブル信号を受信すると（ステップＳ４０４でＹ）、受信したタイミングで動作クロックをリセットさせて初期化を行う（ステップＳ４０５）。
一方、低圧系ＣＰＵ３０は、図４に示すように、図示しない記憶手段に設けたアドレスエリアＹに１を代入した後（ステップＳ２０５）、送信用バスラインＢＬｔに対してブロックＢＹのアドレスを指定した検出命令を出力する（ステップＳ２０６）。検出命令は、送信用バスラインＢＬｔによって分岐され、各送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍを介して高圧系ＣＰＵ２５に供給される。即ち、検出命令は全高圧系ＣＰＵ２５に対して送信される。
一方、高圧系ＣＰＵ２５は、図６に示すように、低圧系ＣＰＵ３０から検出命令を受信すると（ステップＳ４０６でＹ）、その検出命令に指定されたアドレスが自己のアドレスであるか否かを判断する（ステップＳ４０７）。自己のアドレスでなかった場合（ステップＳ４０７でＮ）、直ちにステップＳ４０９に進む。一方、自己のアドレスであった場合（ステップＳ４０７でＹ）、電圧検出を実行した後（ステップＳ４０８）、ステップＳ４０９に進む。
電圧検出について詳しく述べると、高圧系ＣＰＵ２５は、選択スイッチ群２４を制御してブロックＢＹを構成する単位セルＣＹ１〜ＣＹｎの両端を順番に差動増幅器ＯＰに接続する。これによりＡ／Ｄ変換器２２から高圧系ＣＰＵ２５に対して単位セルＣＹ１〜ＣＹｎの両端電圧のデジタル値が順番に供給される。これに応じて高圧系ＣＰＵ２５は受信用絶縁インタフェースＩＦｒＹに対して自己のアドレスを指定した単位セルＣＹ１〜ＣＹｎの両端電圧のデジタル値を送信する。受信用絶縁インタフェースＩＦｒＹに対して送信された単位セルＣＹ１〜ＣＹｎの両端電圧のデジタル値は、受信用バスラインＢＬｒを介して低圧系ＣＰＵ３０に受信される。
低圧系ＣＰＵ３０は、ブロックＢＹのアドレスが指定された単位セルＣＹ１〜ＣＹｎの両端電圧のデジタル値を受信して、図示しない記憶手段に記憶すると（図４のステップＳ２０７）、アドレスエリアＹにＹ＋１を代入する（ステップＳ２０８）。代入した結果、Ｙがｍ以下であれば（ステップＳ２０９でＮ）、低圧系ＣＰＵ３０は再びステップＳ２０５に戻る。一方、Ｙがｍより大きければ（ステップＳ２０９でＹ）、低圧系ＣＰＵ３０は全単位セルＣ１１〜Ｃｍｎの電圧検出が終了したとして、ステップＳ２１０に進む。
次に、低圧系ＣＰＵ３０は、各単位セルＣ１１〜Ｃｍｎの両端電圧にバラツキがなければ再度電圧検出が必要ないと判断して（ステップＳ２１０でＮ）、次のステップＳ２１１及びＳ２１２に進む。一方、低圧系ＣＰＵ３０は、各単位セルＣ１１〜Ｃｍｎの両端電圧にバラツキがあれば図示しない均等化装置に均等化命令を出力し、均等化装置から均等化終了を受信すると再度電圧検出が必要であると判断して（ステップＳ２１０でＹ）、再びステップＳ２０４に戻ってイネーブル信号を送信する。
ステップＳ２１１及びＳ２１２において低圧系ＣＰＵ３０は、送信用バスラインＢＬｔに対して電源オフ信号（遮断命令）、スリープ命令をこの順に出力した後、処理を終了する。電源オフ信号、スリープ命令は、送信用バスラインＢＬｔによって分岐され、各送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍを介して高圧系ＣＰＵ２５に供給される。即ち、電源オフ信号、スリープ命令は全高圧系ＣＰＵ２５に対して送信される。
上記イネーブル信号を受信すると（図６のステップＳ４０９でＹ）、全高圧系ＣＰＵ２５は、再びステップＳ４０５に進む。また、上記電源オフ信号を受信すると（ステップＳ４１０でＹ）、全高圧系ＣＰＵ２５は、遮断スイッチＳｃ１をオフにする（ステップＳ４１１）。これにより各電圧検出回路１１〜１ｍを構成する差動増幅器ＯＰ及びＡ／Ｄ変換器２２に対して対応する各ブロックＢ１〜Ｂｍから電源が遮断される。その後、スリープ命令を受信すると（ステップＳ４１２でＹ）、高圧系ＣＰＵ２５は通常モードからスリープモードに移行した後（ステップＳ４１３）、処理を終了する。
以上の電圧検出装置によれば、低圧系ＣＰＵ３０が複数のブロックＢ１〜Ｂｍの一つのアドレスを指定した検出命令を送信する。検出命令は第１主線Ｌｔｓと第１分岐線Ｌｔ１〜Ｌｔｍとで構成された送信用バスラインＢＬｔによって分岐され、複数の電圧検出回路１１〜１ｍ内の高圧系ＣＰＵ２５に対して同時に送信される。高圧系ＣＰＵ２５は、低圧系ＣＰＵ３０から受信した検出命令に指定されたアドレスが自己のアドレスであるとき自ブロックの単位セルの両端電圧を検出すると共にその検出結果を低圧系ＣＰＵ３０に対して送信する。一方、高圧系ＣＰＵ２５は、自己のアドレスでないとき検出結果を低圧系ＣＰＵ３０に送信しない。従って、検出命令にアドレスを指定して送信することにより、検出命令を伝送するバスラインを複数の電圧検出手回路１１〜１ｍ毎に複数本設けなくても、別々のタイミングで複数の電圧検出手回路１１〜１ｍに検出を行わせることができる。即ち、第１主線Ｌｔｓと第１分岐線Ｌｔ１〜Ｌｔｍとで構成された送信用バスラインＢＬｔを用いて検出命令を送信しても、別々のタイミングで複数の電圧検出回路１１〜１ｍに検出を行わせることができるので、構成が簡単となりコストダウンを図ることができる。
また、以上の電圧検出装置によれば、複数の電圧検出回路１１〜１ｍ内の高圧系ＣＰＵ２５が、受信用バスラインＢＬｒを用いて検出結果を低圧系ＣＰＵ３０に送信する。受信用バスラインＢＬｒが、第２主線Ｌｒｓと第２分岐線Ｌｒ１〜Ｌｒｍとで構成されている。従って、検出結果を伝送するための受信用バスラインＢＬｒを、複数の電圧検出回路１１〜１ｍ毎に複数本設ける必要がなく、１本の第２主線Ｌｒｓを分岐させて設けることができ、構成が簡単となりコストダウンを図ることができる。
また、上述した電圧検出装置によれば、第１主線Ｌｔｓと第１分岐線Ｌｔ１〜Ｌｔｍとの分岐点が送信用絶縁インタフェースＩＦｔ１〜ＩＦｔｍよりも低圧系ＣＰＵ３０側に設けられている。また、第２主線Ｌｒｓと第２分岐線Ｌｒ１〜Ｌｒｍとの分岐点が受信用絶縁インタフェースＩＦｒ１〜ＩＦｒｍよりも低圧系ＣＰＵ３０側に設けられている。これにより、低圧系ＣＰＵ３０は、対応するブロックＢ１〜Ｂｍを構成する単位セルＣ１１〜Ｃｍｎのみから電源供給を受けている、即ち、互いにグランドレベルが異なる複数の電圧検出回路１１〜１ｍと送信用バスラインＢＬｔ及び受信用バスラインＢＬｒを用いて通信することができ、第１、第２主線Ｌｔｓ、Ｌｒｓから分岐した第１、第２分岐線Ｌｔ１〜Ｌｔｍ、Ｌｒ１〜Ｌｒｍで構成される送信用バスラインＢＬｔ及び受信用バスラインＢＬｒを用いても電圧検出回路１１〜１ｍの耐圧を下げることができる。
また、上述した電圧検出装置によれば、複数の電圧検出回路１１〜１ｍが、外付け抵抗Ｒ１〜Ｒｍの抵抗値を自己のアドレスとして認識する。従って、外付け抵抗Ｒ１〜Ｒｍの抵抗値を自己のアドレスとして認識することにより、電圧検出回路１１〜１ｍにアドレスを認識するための記憶手段や抵抗を内蔵させる必要がなく、複数の電圧検出回路１１〜１ｍの構成を全て共通化して、コストダウンを図ることができる。
また、上述した電圧検出装置によれば、低圧系ＣＰＵ３０が、送信用バスラインＢＬｔを介して遮断命令を送信する。高圧系ＣＰＵ２５が、遮断命令を受信すると、差動増幅器ＯＰ及びＡ／Ｄ変換器２２に対する電源供給を遮断する。従って、低圧系ＣＰＵ３０が直接、差動増幅器ＯＰ及びＡ／Ｄ変換器２２に対する電源供給を遮断せずに、電圧検出回路１１〜１ｍ内の高圧系ＣＰＵ２５が送信用バスラインＢＬｔを介して遮断命令を受信すると差動増幅器ＯＰ及びＡ／Ｄ変換器２２に対する電源供給を遮断することにより、遮断命令を伝送するラインとして送信用バスラインＢＬｔを流用して、コストダウンを図ることができる。
なお、上述した参考例では、電圧検出手段を構成するセンサ部としては、差動増幅器を用いたものについて説明していたが、本発明はこれに限ったものではない。センサ部としては、単位セルＣ11〜Ｃmnの両端電圧に応じた電気信号を出力するものであればよく、例えば分圧抵抗を用いたものであってもよい。
また、上述した参考例のように、遮断命令を伝送するラインとして送信用バスラインＢＬtを用いるのが最適であるが、本発明はこれに限ったものではない。即ち、検出命令を送信する送信用バスラインＢＬtとは別のラインを用いて遮断命令を送信するようにしてもよい。
また、上述した参考例によれば、高圧系ＣＰＵ２５は、外付け抵抗Ｒ1〜Ｒmの抵抗値そのものを自己のアドレスとして認識していたが、本発明はこれに限ったものではない。例えば、電圧検出回路１１〜１ｍ内に外付け抵抗Ｒ1〜Ｒmの抵抗値とコード化したアドレスとの関係を示すテーブルを予め記憶手段内を内蔵させ、高圧系ＣＰＵ２５は、記憶手段から外付け抵抗Ｒ1〜Ｒmの抵抗値に対応するアドレスを読み取り、読み取ったアドレスを自己のアドレスと認識させてもよい。この場合も全ての電圧検出回路１１〜１ｍに同じテーブルを記憶させる構成となるため、複数の電圧検出回路１１〜１ｍの構成を全て共通化することができる。
また、上述した参考例によれば、高圧系ＣＰＵ２５は、外付け抵抗Ｒ1〜Ｒmの抵抗値により自己のアドレスを認識していたが、本発明はこれに限ったものではない。つまり、予め電圧検出回路１１〜１ｍ内に自己アドレスを記憶した記憶手段や自己アドレスに応じた抵抗値の抵抗を内蔵するようにしてもよい。
第１実施形態
なお、上述した参考例によれば、送信用バスラインＢＬt及び受信用バスラインＢＬrのラインを分岐させて、第１、第２分岐線Ｌt1〜Ｌtm、Ｌr1〜Ｌrm上に送信用絶縁インタフェースＩＦt1〜ＩＦtm及び受信用絶縁インタフェースＩＦr1〜ＩＦrmとを設けていた。これに対して、本発明は、図７に示すように、送信用絶縁インタフェースＩＦt1〜ＩＦtm及び受信用絶縁インタフェースＩＦr1〜ＩＦrmを用いて送信用バスラインＢＬt及び受信用バスラインＢＬrを分岐させている。
図７において、図１について上述した参考例と同等の部分には同一符号を付してその詳細な説明は省略している。また、電圧検出回路１１〜１ｍの詳細については省略してある。参考例と同様に、送信用バスラインＢＬtは、一端が低圧系ＣＰＵ３０に接続される第１主線Ｌtsとこの第１主線Ｌtsから分岐され他端がそれぞれ複数の電圧検出回路１１〜１ｍの高圧系ＣＰＵ２５に接続される複数の第１分岐線Ｌt1〜Ｌtmとで構成されている。
受信用バスラインＢＬｒも同様に、一端が低圧系ＣＰＵ３０に接続される第２主線Ｌｒｓとこの第２主線Ｌｒｓから分岐され他端がそれぞれ複数の電圧検出回路１１〜１ｍの高圧系ＣＰＵ２５に接続される複数の第２分岐線Ｌｒ１〜Ｌｒｍとで構成されている。
第２実施形態では、絶縁インタフェースＩＦの構成が異なる。絶縁インタフェースＩＦは、第１主線Ｌｔｓの他端に設けられ光信号を送信する第１発光素子ＬＥ０（第１送信素子）と、第１分岐線Ｌｔ１〜Ｌｔｍの一端にそれぞれ設けられ光信号を受信する複数の第１受光素子ＬＤ１〜ＬＤｍ（第１受信素子）と、第２主線Ｌｒｓの他端に設けられ光信号を受信する第２受光素子ＬＤ０（第２受信素子）と、第２分岐線Ｌｒｓ〜Ｌｒｍの一端にそれぞれ設けられ光信号を送信する複数の第２発光素子ＬＥ１〜ＬＥｍ（第２送信素子）とを有している。
また、第１発光素子ＬＥ０及び第２発光素子ＬＥ１〜ＬＥｍの全てからの光信号を複数の第１受光素子ＬＤ１〜ＬＤｍと第２受光素子ＬＤ０との全てが受信できるように、第１発光素子ＬＥ０、第２発光素子ＬＥ１〜ＬＥｍ、第１受光素子ＬＤ１〜ＬＤｍ及び第２受光素子ＬＤ０が配置されている。
具体的には、図８に示すように、絶縁インタフェースＩＦは、集積回路の基板Ｂ上に第１発光素子ＬＥ０及び第２発光素子ＬＥ１〜ＬＥｍを並べた発光列と、第１受光素子ＬＤ１〜ＬＤｍ及び第２受光素子ＬＤ０を並べた受光列とを互いに並列配置して１パッケージで設けられる。さらに、第１発光素子ＬＥ０及び第２発光素子ＬＥ１〜ＬＥｍの光軸を受光列に向けて、第１受光素子ＬＤ１〜ＬＤｍ及び第２受光素子ＬＤ０の受光軸を発光列に向けることが考えられる。
また、第１発光素子ＬＥ０、第２発光素子ＬＥ１〜ＬＥｍ、第１受光素子ＬＤ１〜ＬＤｍ及び第２受光素子ＬＤ０を搭載する基板に対向する位置に反射部材を設け、第１発光素子ＬＥ０及び第２発光素子ＬＥ１〜ＬＥｍの光軸及び第１受光素子ＬＤ１〜ＬＤｍ及び第２受光素子ＬＤ０の受光軸を反射部材に向けることも考えられる。
具体的な配線としては、図９（Ａ）に示すように、第１発光素子ＬＥ０は、低圧系ＣＰＵ３０によってオンオフ制御されるトランジスタＴｒ１を介して低圧バッテリＢＬからの電源供給を受けている。そして、低圧系ＣＰＵ３０がトランジスタＴｒ１をオンすると、第１発光素子ＬＥ０に低圧バッテリＢＬからの電源が供給されて、発光素子ＬＥ０が発光する。第２受光素子ＬＤ０は、低圧バッテリＢＬ間に接続されて、光信号を受光するとオンして第２主線Ｌｔｓを介して低圧系ＣＰＵ３０に電気信号を供給する。
一方、第２発光素子ＬＥ１〜ＬＥｍは、図９（Ｂ）に示すように、対応する高圧系ＣＰＵ２５によってオンオフされるトランジスタＴｒＹ（Ｙは任意の整数）を介して各ブロックＢ１〜Ｂｍから電源供給を受けている。そして、高圧系ＣＰＵ２５がトランジスタＴｒＹをオンすると、第２発光素子ＬＥＹに対応するブロックＢＹからの電源が供給されて、第２発光素子ＬＥＹが発光する。第１受光素子ＬＤ１〜ＬＤｍは、対応するブロックＢＹ間に接続されて、光信号を受光するとオンして第２分岐線Ｌｒ１〜Ｌｒｍを介して高圧系ＣＰＵ２５に電気信号を供給する。
上述した構成の電圧検出装置によれば、低圧系ＣＰＵ３０が、第１主線Ｌｔｓを通して第１発光素子ＬＥ０の発光を制御してブロックＢＹのアドレスを指定した検出命令を出力すると、全ての第１受光素子ＬＤ１〜ＬＤｍが検出命令を受信して第１分岐線Ｌｔ１〜Ｌｔｍを通して電圧検出回路１１〜１ｍに伝送される。
一方、高圧系ＣＰＵ２５がそれぞれ、第２分岐線Ｌｒ１〜Ｌｒｍを通して第２発光素子ＬＤ１〜ＬＤｍの発光を制御して自己のアドレスを指定した検出結果を出力すると、第２受光素子ＬＤ０が検出結果を受信して第２主線Ｌｔｓを通して低圧系ＣＰＵ３０に伝送される。
参考例に示すように、第１分岐線Ｌt1〜Ｌtm及び第２分岐線Ｌr1〜Ｌrm上に送信用絶縁インタフェースＩＦt1〜ＩＦtm及び受信用絶縁インタフェースＩＦr1〜ＩＦrmを設ける場合、発光素子、受光素子がそれぞれ２ｍ個ずつ必要であった。これに対して、第２実施形態に示す構成では、発光素子、受光素子がそれぞれ（ｍ＋１）個ずつとなり、送信素子、受信素子の数を少なくなり、コストダウンを図ることができる。
なお、上述した第１実施形態では、参考例と同様に動作させていたが、本発明はこれに限ったものではない。第１実施形態によれば、第１発光素子ＬＥ0の光信号を第２受光素子ＬＤ0も受信することができる。これを利用して、第１発光素子ＬＥ0から出力される検出命令を第２受光素子ＬＤ０で受光できるか否かによって第１発光素子ＬＥ0、第２受光素子ＬＤ０の故障判断を低圧系ＣＰＵ３０にさせることも考えられる。
また、上述した第１実施形態では、絶縁インタフェースＩＦとしてフォトカプラを用い、送信手段として発光素子、受信手段として受光素子を用いていたが、本発明はこれに限ったものではない。例えば、絶縁インタフェースＩＦとして、送信手段が磁気信号を送信し、受信手段が磁気信号を受信する磁気カプラを用いても良い。
第２実施形態
また、上述した第１実施形態によれば、図８に示すように、１パッケージの絶縁インタフェースＩＦは、発光素子ＬＥ0及び第２発光素子ＬＥ1〜ＬＥmの両端にそれぞれ接続される端子と、第１受光素子ＬＤ1〜ＬＤm及び第２受光素子ＬＤ0の両端にそれぞれ接続される端子とを設けていたが、本発明はこれに限ったものではない。例えば、図１０に示すように設けてもよい。
図１０において、図１について上述した参考例と同等の部分には同一符号を付してその詳細な説明は省略している。また、図１０ではブロックが２つの場合について説明する。電圧検出回路１１、１２の詳細については省略してある。参考例と同様に、送信用バスラインＢＬtは、一端が低圧系ＣＰＵ３０に接続される第１主線Ｌtsとこの第１主線Ｌtsから分岐され他端がそれぞれ２つの電圧検出回路１１、１２の高圧系ＣＰＵ２５に接続される複数の第１分岐線Ｌt1、Ｌt2とで構成されている。
受信用バスラインＢＬrも同様に、一端が低圧系ＣＰＵ３０に接続される第２主線Ｌrsとこの第２主線Ｌrsから分岐され他端がそれぞれ複数の電圧検出回路１１、１２の高圧系ＣＰＵ２５に接続される複数の第２分岐線Ｌr1、Ｌr2とで構成されている。第２実施形態では、絶縁インタフェースＩＦの構成が異なる。絶縁インタフェースＩＦは、ブロックの数＋１個分、即ち３つの絶縁デバイスＤ1〜Ｄ3が１パッケージにして設けられている。絶縁デバイスＤ1〜Ｄ3は各々、発光素子ＬＥ及び受光素子ＬＤから構成されている。絶縁デバイスＤ1〜Ｄ3は、単一光媒体によってパッケージされている。
絶縁インタフェースＩＦは、絶縁デバイスＤ１〜Ｄ３を構成する発光素子ＬＥ及び受光素子ＬＤの両端のうち何れか一方の端部が共通接続された共通端子ＴＣと絶縁デバイスＤ１〜Ｄ３を構成する発光素子ＬＥ及び受光素子ＬＤの両端の他方の端部が各々接続された端子Ｔとを有する。
絶縁デバイスＤ１の共通端子Ｔｃは、低圧系ＣＰＵ３０を介して高圧バッテリＢＨからの電源に接続されている。絶縁デバイスＤ１の発光素子ＬＥが接続された端子Ｔは、第１主線Ｌｔｓに接続されている。絶縁デバイスＤ１の受光素子ＬＤが接続された端子Ｔは、第２主線Ｌｒｓに接続されている。
絶縁デバイスＤ２、Ｄ３の共通端子Ｔｃは各々、電圧検出回路１１、１２を介して各ブロックＢ１、Ｂ２からの電源に接続されている。絶縁デバイスＤ２、Ｄ３の発光素子ＬＥが接続された端子Ｔは、第１分岐線Ｌｔ１、Ｌｔ２に接続されている。絶縁デバイスＤ２、Ｄ３の受光素子ＬＤが接続された端子Ｔは、第２分岐線Ｌｒ１、Ｌｒ２に接続されている。
また、絶縁インタフェースＩＦは、発光素子ＬＥの全てからの光を受光素子ＬＤの全てが受光できるように設けられている。
上述した構成の電圧検出装置によれば、低圧系ＣＰＵ３０が、第１主線Ｌｔｓを通して絶縁デバイスＤ１の発光素子ＬＥの発光を制御してブロックＢＹのアドレスを指定した検出命令を出力すると、全ての絶縁デバイスＤ２、Ｄ３の受光素子ＬＤが検出命令を受信して第１分岐線Ｌｔ１、Ｌｔ２を通して電圧検出回路１１、１２に伝送される。
一方、高圧系ＣＰＵ２５がそれぞれ、第２分岐線Ｌｒ１、Ｌｒ２を通して絶縁デバイスＤ２、Ｄ３の発光素子ＬＤの発光を制御して自己のアドレスを指定した検出結果を出力すると、絶縁デバイスＤ１の受光素子ＬＤが検出結果を受信して第２主線Ｌｔｓを通して低圧系ＣＰＵ３０に伝送される。
参考例に示すように、第１分岐線Ｌt1〜Ｌtm及び第２分岐線Ｌr1〜Ｌrm上に送信用絶縁インタフェースＩＦt1〜ＩＦtm及び受信用絶縁インタフェースＩＦr1〜ＩＦrmを設ける場合、発光素子、受光素子がそれぞれ２ｍ個ずつ必要であった。これに対して、第３実施形態に示す構成では、発光素子、受光素子がそれぞれ（ｍ（ブロックの数）＋１）個ずつとなり、送信素子、受信素子の数を少なくなり、コストダウンを図ることができる。
また、第２実施形態によれば、共通端子Ｔｃが絶縁デバイスＤ1〜Ｄ3を構成する発光素子ＬＥ及び受光素子ＬＤの両端のうち何れか一方の端部が共通接続されているので、図８に示す第１実施形態に比べて端子の数を少なくすることができ、コストダウンを図ることができる。
また、第２実施形態によれば、絶縁デバイスＤ1〜Ｄ3が、単一光媒体によってパッケージされるので、より構成が簡単となり、コストダウンを図ることができる。
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
本発明の電圧検出装置の参考例を示す回路図である。 送信用絶縁インタフェースとしてフォトカプラを用いたときの図１に示す電圧検出装置の詳細な電気接続図である。 受信用絶縁インタフェースとしてフォトカプラを用いたときの図１に示す電圧検出装置の詳細な電気接続図である。 図１に示す電圧検出装置を構成する低圧系ＣＰＵ３０の電圧検出処理手順を示すフローチャートである。 図１に示す電圧検出装置を構成する高圧系ＣＰＵ２５の初期処理手順を示すフローチャートである。 図１に示す電圧検出装置を構成する高圧系ＣＰＵ２５の電圧検出処理手順を示すフローチャートである。 本発明の電圧検出装置の第１実施形態を示す回路図である。 図７に示す絶縁インタフェースを構成する発光素子、受光素子の詳細な配置図である。 （Ａ）及び（Ｂ）は各々、図７に示す電圧検出装置の詳細な電気接続図である。 本発明の電圧検出装置の第２実施形態を示す回路図である。 従来の電圧検出装置の一例を示す回路図である。
符号の説明
ＢＬ 低圧バッテリ（車載低圧バッテリ）
ＢＨ 高圧バッテリ（車載高圧バッテリ）
Ｂ１〜Ｂｍ ブロック
ＢＬｔ 送信用バスライン（第１通信ライン）
ＢＬｒ 受信用バスライン（第２通信ライン）
Ｃ１１〜Ｃｍｎ 単位セル
ＩＦｔ１〜ＩＦｔｍ 送信用絶縁インタフェース（絶縁インタフェース）
ＩＦｒ１〜ＩＦｒｍ 受信用絶縁インタフェース（絶縁インタフェース）
ＩＦ 絶縁インタフェース
Ｌｔｓ 第１主線
Ｌｔ１〜Ｌｔｍ 第１分岐線
Ｌｒｓ 第２主線
Ｌｒ１〜Ｌｒｍ 第２分岐線
ＬＥ０ 第１発光素子（第１送信素子）
ＬＥ１〜ＬＥｍ 第２発光素子（第２送信素子）
ＬＤ０ 第２受光素子（第２受信素子）
ＬＤ１〜ＬＤｍ 第１受光素子（第１受信素子）
ＯＰ 差動増幅器（センサ部）
Ｒ１〜Ｒｍ 外付け抵抗
１１〜１ｍ 電圧検出回路（電圧検出手段）
２２ Ａ／Ｄ変換器（センサ部）
２５ 高圧系ＣＰＵ（制御部）
３０ 低圧系ＣＰＵ（電圧検出制御手段）

Claims (3)

  1. 二次電池から成る単位セルが複数直列接続された高圧バッテリを分割した複数のブロックの一つから電源供給を受けてそのブロックを構成する単位セルの両端電圧を検出して得た検出結果を送信する複数の電圧検出手段と、前記高圧バッテリよりも供給電圧が低い低圧バッテリから電源供給を受けて前記複数の電圧検出手段に対して検出命令を送信する電圧検出制御手段と、前記複数の電圧検出手段の各々と前記電圧検出制御手段との間に設けられた通信ラインと、該通信ライン上に設けられ前記複数の電圧検出手段と前記電圧検出制御手段との間を電気的に絶縁した状態で通信可能にする絶縁インタフェースとを備えた電圧検出装置において、
    前記通信ラインが、前記検出命令を送信するための第１通信ラインと、前記検出結果を送信するための第２通信ラインと、を有し、
    前記第１通信ラインが、一端で前記電圧検出制御手段に接続される第１主線と、前記第１主線の他端から分岐される複数の第１分岐線であって、それらの第１分岐線の他端でそれぞれ前記複数の電圧検出手段に接続される、複数の第１分岐線と、で構成され、
    前記第２通信ラインが、一端で前記電圧検出制御手段に接続される第２主線と、前記第２主線の他端から分岐される複数の第２分岐線であって、それらの第２分岐線の他端でそれぞれ前記複数の電圧検出手段に接続される、複数の第２分岐線と、で構成され、
    前記電圧検出制御手段が、前記複数のブロックの一つのアドレスを指定した前記検出命令を、前記第１通信ラインを通して、前記複数の電圧検出手段に対して送信するものであり、
    前記複数の電圧検出手段が、前記第１通信ラインを通して前記電圧検出制御手段から受信した検出命令に指定されたアドレスが自己のアドレスであるとき前記ブロックの両端電圧を検出するものであり、
    前記絶縁インタフェースが、前記第１主線の他端に設けられ光又は磁気信号を送信する第１送信素子と、前記第１分岐線の一端に設けられ前記光又は磁気信号を受信する複数の第１受信素子と、前記第２主線の他端に設けられ前記光又は磁気信号を受信する第２受信素子と、前記第２分岐線の一端に設けられ前記光又は磁気信号を送信する複数の第２送信素子とを有し、そして、
    前記第１送信素子、前記第１受信素子、前記第２送信素子及び前記第２受信素子が、前記第１送信素子及び前記第２送信素子の全てからの前記光又は磁気信号を前記第１受信素子及び前記第２受信素子の全てが受信できるように設けられていることを特徴とする電圧検出装置。
  2. 前記複数の電圧検出手段には、それぞれ互いに抵抗値が異なる外付け抵抗が接続され、
    前記複数の電圧検出手段が、前記外付け抵抗の抵抗値を自己のアドレスとして認識するものであることを特徴とする請求項１に記載の電圧検出装置。
  3. 前記複数の電圧検出手段が、前記ブロックを構成する単位セルの両端電圧を検出して当該検出結果を出力するセンサ部と、前記検出命令の受信に応じて前記センサ部からの検出結果を前記電圧検出制御手段に送信する制御部とを有し、
    前記電圧検出制御手段が、前記第１通信ラインを介して遮断命令を送信するものであり、
    前記制御部が、前記遮断命令を受信すると前記センサ部に対する電源供給を遮断するものであることを特徴とする請求項１又は２に記載の電圧検出装置。
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