JP2002259202A - Exclusive control sequencer - Google Patents
Exclusive control sequencerInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、異なる周波数のク
ロックで動作するアクセス制御回路を構成する各制御手
段から同一バスラインへのアクセスを可能とする排他制
御シーケンサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an exclusive control sequencer which enables access to the same bus line from each control means constituting an access control circuit operating with clocks of different frequencies.
【０００２】[0002]
【従来の技術】図１２は、伝送装置等に一般に用いられ
る、異なる周波数のクロックを供給するためのクロック
供給構成を示している。このクロック供給構成では、Ｐ
ＬＬ（phase-locked loop ）制御によりクロックＸにク
ロックＹを従属させて異なる周波数のクロックＸとクロ
ックＹとの同期をとっている。このようなクロック供給
構成では、何らかの原因でクロックＸとクロックＹとの
同期がはずれる障害が発生することがある。この場合、
クロックＸで動作する回路とクロックＹで動作する回路
が競合動作するおそれがある。その結果、異なる周波数
で動作する回路同士の制御が衝突してそれらの回路から
出力されるデータが破壊され、装置の誤作動を引き起こ
す原因となる。2. Description of the Related Art FIG. 12 shows a clock supply structure for supplying clocks of different frequencies, which is generally used in a transmission device or the like. In this clock supply configuration, P
The clock Y is made dependent on the clock X by the LL (phase-locked loop) control to synchronize the clocks X and Y with different frequencies. In such a clock supply configuration, a failure that the clock X and the clock Y are out of synchronization may occur for some reason. in this case,
There is a possibility that a circuit that operates on the clock X and a circuit that operates on the clock Y may compete with each other. As a result, control between circuits operating at different frequencies collides with each other, destroying data output from those circuits, and causing malfunction of the device.
【０００３】[0003]
【発明が解決しようとする課題】そこで、本発明は、上
記のような従来技術が有する問題点に鑑みなされたもの
であり、その目的は、異なる周波数のクロックで動作す
る制御手段から同一バスラインへのアクセスを可能とし
ながらも、一時的なクロック間の同期はずれが生じた場
合でもデータの破壊を防止し、スムーズに正常動作に復
旧させることが可能な排他制御シーケンサを提供するこ
とにある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to provide control means operating with clocks of different frequencies to use the same bus line. It is an object of the present invention to provide an exclusive control sequencer that enables access to a device, prevents data destruction even when a temporary loss of synchronization occurs between clocks, and can smoothly restore normal operation.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するた
め、本発明の排他制御シーケンサは、複数の制御手段か
らなるアクセス制御回路を備え、同一のバスラインで結
ばれた前記複数の制御手段を複数の異なる周波数のクロ
ックを用いて動作させるシーケンサであって、前記複数
の異なる周波数のクロック間の同期はずれを検出する同
期監視手段と、前記同期監視手段が前記複数の異なる周
波数のクロック間の同期はずれを検出した場合に、前記
複数の制御手段の何れかと前記バスラインとの排他的ア
クセスを制御する排他制御手段と、を含んで構成され
る。In order to achieve the above object, an exclusive control sequencer according to the present invention comprises an access control circuit comprising a plurality of control means, and the plurality of control means connected by the same bus line. A sequencer operated by using a plurality of clocks of different frequencies, wherein the synchronization monitoring means detects out-of-synchronization between the plurality of clocks of different frequencies, and wherein the synchronization monitoring means performs synchronization between the plurality of clocks of different frequencies. An exclusive control means for controlling exclusive access to any one of the plurality of control means and the bus line when a disconnection is detected.
【０００５】本発明の排他制御シーケンサは、前記複数
の制御手段から送出されたデータを記憶する記憶手段
と、この記憶手段に格納されたデータを所定の形式に変
換するデータ変換手段とを備えていることが好ましい。
また、この排他制御シーケンサでは、前記複数の制御手
段の何れかを用いて前記記憶手段の監視を行うようにし
てもよい。[0005] The exclusive control sequencer of the present invention comprises storage means for storing data sent from the plurality of control means, and data conversion means for converting the data stored in the storage means into a predetermined format. Is preferred.
In the exclusive control sequencer, the storage unit may be monitored using any one of the plurality of control units.
【０００６】さらに、本発明の排他制御シーケンサで
は、前記排他制御手段は、前記同期監視手段が前記複数
の異なる周波数のクロック間の同期はずれを検出した場
合は、前記バスラインとアクセス中の前記制御手段の動
作を停止し前記アクセス制御回路に接続されているファ
ームウェアからの要求を前記複数の記憶手段の何れかに
記憶させ、前記複数の異なる周波数のクロック間の同期
はずれが解消した場合は、前記アクセス制御回路の動作
周期中の所定の時間から前記アクセス制御回路の動作を
再開し、次の前記アクセス制御回路の動作周期で所定の
リカバリー処理を行い、その後前記アクセス制御回路に
通常の動作を継続させるようにしている。Further, in the exclusive control sequencer according to the present invention, the exclusive control means, when the synchronization monitoring means detects a loss of synchronization between the plurality of clocks having different frequencies, the control during access to the bus line. When the operation of the means is stopped and a request from firmware connected to the access control circuit is stored in any of the plurality of storage means, and when the synchronization loss between the plurality of different frequency clocks is resolved, the The operation of the access control circuit is restarted at a predetermined time during the operation cycle of the access control circuit, a predetermined recovery process is performed at the next operation cycle of the access control circuit, and then the normal operation of the access control circuit is continued. I try to make it.
【０００７】また、本発明の排他制御シーケンサでは、
前記排他制御手段は、前記同期監視手段が前記複数の異
なる周波数のクロック間の同期はずれを検出した場合
は、所定の時間の経過後に前記バスラインとアクセス中
の前記制御手段の動作を停止させ、前記複数の異なる周
波数のクロック間の同期はずれが解消した場合は、前記
アクセス制御回路の動作周期中の所定の時間から前記ア
クセス制御回路の動作を再開し、その後前記アクセス制
御回路に通常の動作を継続させるようにしている。In the exclusive control sequencer of the present invention,
The exclusive control unit, when the synchronization monitoring unit detects the loss of synchronization between the plurality of different frequency clocks, stops the operation of the control unit during access to the bus line after a predetermined time has elapsed, When the out-of-synchronization between the plurality of clocks having different frequencies is resolved, the operation of the access control circuit is restarted from a predetermined time during the operation cycle of the access control circuit, and thereafter, the normal operation is performed on the access control circuit. I try to continue.
【０００８】また、本発明の排他制御シーケンサでは、
前記排他制御手段は、前記同期監視手段が前記複数の異
なる周波数のクロック間の同期はずれを検出した場合
は、直ちに前記バスラインとアクセス中の前記制御手段
の動作を停止させ、前記複数の異なる周波数のクロック
間の同期はずれが解消した場合は、前記アクセス制御回
路の動作周期中の所定の時間から前記アクセス制御回路
の動作を再開し、その後前記アクセス制御回路に通常の
動作を継続させるようにしている。In the exclusive control sequencer of the present invention,
The exclusion control means, when the synchronization monitoring means detects an out-of-synchronization between the plurality of clocks having different frequencies, immediately stops the operation of the control means during access to the bus line, and sets the plurality of different frequencies If the loss of synchronization between the clocks is resolved, the operation of the access control circuit is restarted from a predetermined time during the operation cycle of the access control circuit, and then the access control circuit is allowed to continue normal operation. I have.
【０００９】[0009]
【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明の排他制御
シーケンサの構成を示すブロック図である。本発明の排
他制御シーケンサは、クロック供給パッケージ１０２、
１０４と、アクセス制御回路１０６と、同期監視部１０
８と、排他制御部１１０と、セレクタ１１２と、記憶素
子１１４ａ、１１４ｂ、１１４ｃと、データ変換部１１
６と、を含み構成される。また、アクセス制御回路１０
６は、アドレス制御部１０６Ａ〜１０６Ｅ、データ制御
部１０６ａ、１０６ｂおよび１０６ｄから構成されてい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on one embodiment shown in the drawings. FIG. 1 is a block diagram showing the configuration of the exclusive control sequencer of the present invention. The exclusive control sequencer of the present invention includes a clock supply package 102,
104, the access control circuit 106, and the synchronization monitor 10
8, the exclusive control unit 110, the selector 112, the storage elements 114a, 114b, 114c, and the data conversion unit 11.
And 6. The access control circuit 10
Reference numeral 6 includes address control units 106A to 106E and data control units 106a, 106b and 106d.
【００１０】クロック供給パッケージ１０２はクロック
Ｘを供給する。クロック供給パッケージ１０４は、ＰＬ
Ｌ制御によりクロック供給パッケージ１０２から供給さ
れるクロックＸに従属して同期するクロックＹを供給す
る。The clock supply package 102 supplies a clock X. The clock supply package 104 has a PL
Under the L control, a clock Y synchronized with the clock X supplied from the clock supply package 102 is supplied.
【００１１】次に、図２を参照して本発明の排他制御シ
ーケンサの動作説明を行う。図２に示すように、本発明
の排他制御シーケンサは時間０から時間Ｄまでを１周期
として動作する。Next, the operation of the exclusive control sequencer of the present invention will be described with reference to FIG. As shown in FIG. 2, the exclusive control sequencer of the present invention operates from time 0 to time D as one cycle.
【００１２】まず、時間０において、アクセス制御回路
１０６は、図示しないファームウェアからの制御データ
をデータ制御部１０６ａに取り込み、アドレス制御部１
０６Ａが指定する記憶素子１１４ａまたは１１４ｂのア
ドレス領域に対してデータ制御部１０６ａに取り込んだ
制御データの書き込みを行う。または、アドレス制御部
１０６Ａが指定する記憶素子１１４ａまたは１１４ｂの
アドレス領域に格納されている制御データの読み出しを
行う（図３の太線部参照）。この動作と平行して、前記
ファームウェアからの指示によりアドレス制御部１０６
Ｃが指定する記憶素子１１４ａのアドレス領域に格納さ
れている制御データをあらかじめ設定された周期で読み
出し、このデータをアドレス制御部１０６Ｃが指定する
記憶素子１１４ｃのアドレス領域に書き込む。（図４の
太線部参照）。First, at time 0, the access control circuit 106 fetches control data from firmware (not shown) into the data control unit 106a, and
The control data written into the data control unit 106a is written to the address area of the storage element 114a or 114b designated by the address 06A. Alternatively, the control data stored in the address area of the storage element 114a or 114b designated by the address control unit 106A is read (see the thick line in FIG. 3). In parallel with this operation, the address control unit 106 receives an instruction from the firmware.
The control data stored in the address area of the storage element 114a specified by C is read at a preset cycle, and the data is written to the address area of the storage element 114c specified by the address control unit 106C. (See the thick line in FIG. 4).
【００１３】次に、時間１において、アクセス制御回路
１０６は、前記ファームウェアからの指示により、アド
レス制御部１０６Ｅが指定する記憶素子１１４ｃのアド
レス領域に格納されている制御データの読み出しを行
い、これをデータ変換部１１６へ送出する。（図５の太
線部参照）。これに続いて、データ変換部１１６は、記
憶素子１１４ｃから送られたデータを規定の制御データ
に変換し、これを前記ファームウェアの指示によりあら
かじめ設定された周期で外部データ処理部へ送出する
（図６の太線部参照）。Next, at time 1, the access control circuit 106 reads the control data stored in the address area of the storage element 114c specified by the address control unit 106E according to the instruction from the firmware, and reads the control data. The data is sent to the data conversion unit 116. (See the bold line in FIG. 5). Subsequently, the data conversion unit 116 converts the data sent from the storage element 114c into prescribed control data, and sends it to the external data processing unit at a preset cycle in accordance with the instruction of the firmware (FIG. 6).
【００１４】次に、時間２において、データ変換部１１
６は、外部データ処理部から送られた応答データをあら
かじめ設定された周期で読み出し、これを規定の形式に
変換する（図７の太線部参照）。これに続いて、アクセ
ス制御回路１０６は、前記ファームウェアからの指示に
より、あらかじめ規定された周期でデータ変換部１１６
から制御データの読み出しを行い、これをアドレス制御
部１０６Ｅが指定する記憶素子１１４ｃのアドレス領域
に書き込む（図８の太線部参照）。Next, at time 2, the data converter 11
6 reads out the response data sent from the external data processing unit at a preset cycle and converts it into a prescribed format (see the thick line part in FIG. 7). Subsequently, the access control circuit 106, upon receiving an instruction from the firmware, executes the data conversion unit 116 at a predetermined cycle.
, And writes the control data to the address area of the storage element 114c designated by the address control unit 106E (see the thick line in FIG. 8).
【００１５】次に、時間３において、前記ファームウェ
アからの指示によりアドレス制御部１０６Ｃが指定する
記憶素子１１４ｃのアドレス領域に格納されている制御
データをあらかじめ設定された周期で読み出し、このデ
ータをアドレス制御部１０６Ｃが指定する記憶素子１１
４ａのアドレス領域に書き込む（図９の太線部参照）。Next, at time 3, the control data stored in the address area of the storage element 114c specified by the address control unit 106C according to the instruction from the firmware is read out at a preset cycle, and this data is subjected to address control. Storage element 11 specified by unit 106C
The data is written in the address area 4a (see the thick line in FIG. 9).
【００１６】次に、時間４〜Ｄにおいて、アクセス制御
回路１０６は、前記ファームウェアからの指示により、
アドレス制御部１０６Ｂが指定する記憶素子１１４ａの
アドレス領域に格納されている制御データの読み出しを
行い、これをデータ制御部１０６ｂにおいて所望の演算
を実行した後アドレス制御部１０６Ｂが指定する記憶素
子１１４ｂのアドレス領域に書き込む（図１０の太線部
参照）。Next, from time 4 to time D, the access control circuit 106 operates according to an instruction from the firmware.
The control data stored in the address area of the storage element 114a specified by the address control unit 106B is read, and after performing a desired operation in the data control unit 106b, the control data of the storage element 114b specified by the address control unit 106B is read. Write to the address area (see the thick line in FIG. 10).
【００１７】一方、時間４〜Ｄにおいて、前記ファーム
ウェアからの指示がない場合、本発明の排他制御シーケ
ンスはアイドリング状態となる。そこで、このアイドリ
ング時に、アドレス制御部１０６Ｄおよびデータ制御部
１０６ｄを用いて記憶素子１１４ａ〜１１４ｃの監視を
行う（図１１の太線部参照）。この監視を行う方法とし
ては、例えば、記憶素子に書き込むデータにパリティ演
算やＣＲＣ演算の結果を付加し、記憶素子からのデータ
の読み出し時にかかる演算結果の正誤をチェックする方
法がある。また、アクセス制御回路１０６中にテストデ
ータを生成する手段を設け、これにより生成されるテス
トデータを監視対象の記憶素子に対し書き込み／読み出
しする処理を行い、テストデータの正誤をチェックする
ことにより記憶素子の動作を監視する方法もある。On the other hand, if there is no instruction from the firmware in the period from time 4 to time D, the exclusive control sequence of the present invention enters the idling state. Therefore, at the time of idling, monitoring of the storage elements 114a to 114c is performed using the address control unit 106D and the data control unit 106d (see a thick line portion in FIG. 11). As a method of performing this monitoring, for example, there is a method of adding a result of a parity operation or a CRC operation to data to be written to a storage element and checking whether the operation result is correct or incorrect when reading data from the storage element. Further, a means for generating test data is provided in the access control circuit 106, the processing for writing / reading the generated test data to / from the storage element to be monitored is performed, and the test data is stored by checking the correctness of the test data. There is also a method of monitoring the operation of the device.
【００１８】本発明の排他制御シーケンサは、クロック
ＸとクロックＹとの同期がとれている場合には、前記フ
ァームウェアからの指示により前述した動作が実行され
る。しかし、何らかの原因によりクロック間の同期がは
ずれた場合、クロックＸで動作するアドレス制御部１０
６Ａおよびデータ制御部１０６ａの動作と、クロックＹ
で動作するアドレス制御部１０６Ｂ〜１０６Ｅ、データ
制御部１０６ｂ、１０６ｄの動作とが競合するおそれが
生じる。この結果、アドレスバスα、βおよびデータバ
ス上において各制御部からの制御が衝突して記憶素子１
１４ａ〜１１４ｃに対して書き込みまたは読み出しを行
うデータが破壊され、装置の誤作動を引き起こしかねな
い。In the exclusive control sequencer of the present invention, when the clock X and the clock Y are synchronized, the above-described operation is executed in response to an instruction from the firmware. However, if the synchronization between the clocks is lost for some reason, the address control unit 10 operating on the clock X
6A and the operation of the data control unit 106a and the clock Y
There is a possibility that the operations of the address control units 106B to 106E and the data control units 106b and 106d operating in the same mode may conflict with each other. As a result, the control from each control unit collides on the address buses α and β and the data bus, and
Data to be written to or read from 14a to 114c may be destroyed, causing a malfunction of the device.
【００１９】そこで、このような不具合を解消するた
め、本発明の排他制御シーケンサでは、クロック間の同
期がはずれた場合、同期監視部１０８がクロック間の同
期はずれを検出し警告信号を排他制御部１１０へ送信す
る。この警告信号を受信した排他制御部１１０は、次の
ようなアクセス制御回路１０６の制御を行う。Therefore, in order to solve such a problem, in the exclusive control sequencer of the present invention, when synchronization between clocks is lost, the synchronization monitoring unit 108 detects the loss of synchronization between clocks and outputs a warning signal to the exclusive control unit. Send to 110. Upon receiving this warning signal, the exclusive control unit 110 controls the access control circuit 106 as follows.
【００２０】まず、図２に示した時間０においてクロッ
ク間の同期はずれが生じた場合、排他制御部１１０は直
ちにアドレス制御部１０６Ｃの動作を停止する。このと
き、前記ファームウェアからの制御データをアドレス制
御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領
域に書き込んでおく。そして、クロック間の同期が復旧
したときには、排他制御部１１０は、図２に示した時間
３の動作からアクセス制御回路１０６の動作を再開す
る。ただし、時間Ｄまではアイドリング状態を続け、次
の周期の時間０からアクセス制御回路１１０に通常の動
作を継続させる。First, when the clocks lose synchronization at time 0 shown in FIG. 2, the exclusive control unit 110 immediately stops the operation of the address control unit 106C. At this time, the control data from the firmware is written in the address area of the storage element 114c specified by the address control unit 106C. Then, when the synchronization between the clocks is restored, the exclusive control unit 110 restarts the operation of the access control circuit 106 from the operation at time 3 shown in FIG. However, the idling state is continued until time D, and the access control circuit 110 continues normal operation from time 0 of the next cycle.
【００２１】図２に示した時間１または２においてクロ
ック間の同期はずれが生じた場合、排他制御部１１０は
時間２の動作が完了し次第アドレス制御部１０６Ｅの動
作を停止する。そして、クロック間の同期が復旧したと
きには、排他制御部１１０は、図２に示した時間３の動
作からアクセス制御回路１０６の動作を再開し、通常の
動作を継続させる。If the clocks lose synchronization at time 1 or 2 shown in FIG. 2, the exclusive control unit 110 stops the operation of the address control unit 106E as soon as the operation at time 2 is completed. Then, when the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. 2 and continues the normal operation.
【００２２】図２に示した時間３においてクロック間の
同期はずれが生じた場合、排他制御部１１０は直ちにア
ドレス制御部１０６Ｃの動作を停止する。そして、クロ
ック間の同期が復旧したときには、排他制御部１１０
は、図２に示した時間３の動作からアクセス制御回路１
０６の動作を再開し、通常の動作を継続させる。If the clocks lose synchronization at time 3 shown in FIG. 2, the exclusive control unit 110 immediately stops the operation of the address control unit 106C. When the synchronization between the clocks is restored, the exclusive control unit 110
From the operation at time 3 shown in FIG.
06 is resumed, and the normal operation is continued.
【００２３】図２に示した時間４〜Ｄのアドレス制御部
１０６Ｂの動作中にクロック間の同期はずれが生じた場
合、排他制御部１１０は直ちにアドレス制御部１０６Ｂ
の動作を停止する。このとき、前記ファームウェアから
の指示通りにデータ制御部１０６ｂにおいて所望の演算
を実行した後、この結果をアドレス制御部１０６Ｂが指
定する記憶素子１１４ｂのアドレス領域に書き込んでお
く。そして、クロック間の同期が復旧したときには、排
他制御部１１０は、図２に示した時間３の動作からアク
セス制御回路１０６の動作を再開する。ただし、次の周
期の時間３まではアイドリング状態を続け、時間４から
アクセス制御回路１１０に通常の動作を継続させる。If the synchronization between the clocks is lost during the operation of the address control unit 106B from time 4 to time D shown in FIG. 2, the exclusive control unit 110 immediately starts the address control unit 106B.
Stop the operation of. At this time, after performing a desired operation in the data control unit 106b as instructed by the firmware, the result is written in the address area of the storage element 114b specified by the address control unit 106B. Then, when the synchronization between the clocks is restored, the exclusive control unit 110 restarts the operation of the access control circuit 106 from the operation at time 3 shown in FIG. However, the idling state continues until time 3 of the next cycle, and the access control circuit 110 continues normal operation from time 4.
【００２４】一方、図２に示した時間４〜Ｄのアドレス
制御部１０６Ｄの動作中（記憶素子の監視動作実行中）
にクロック間の同期はずれが生じた場合、排他制御部１
１０は直ちにアドレス制御部１０６Ｄの動作を停止す
る。そして、クロック間の同期が復旧したときには、排
他制御部１１０は、図２に示した時間３の動作からアク
セス制御回路１０６の動作を再開し、通常の動作を継続
させる。On the other hand, during the operation of the address control unit 106D during time 4 to D shown in FIG. 2 (during execution of the monitoring operation of the storage element).
When the clocks lose synchronization, the exclusive control unit 1
10 immediately stops the operation of the address control unit 106D. Then, when the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. 2 and continues the normal operation.
【００２５】本発明の排他制御シーケンサでは、クロッ
ク間の同期はずれが生じた場合でも、上述した各手順に
従って各制御部の競合を回避して各制御データの破壊を
防止できる。また、クロック間の同期が回復した際にス
ムーズなシーケンサ動作の復旧が可能である。In the exclusive control sequencer of the present invention, even when the synchronization between the clocks is lost, it is possible to avoid the conflict between the control units and to prevent the destruction of the control data according to the above-described procedures. Further, when the synchronization between the clocks is restored, it is possible to smoothly restore the sequencer operation.
【００２６】なお、本発明の排他制御シーケンサでは、
クロック間の同期はずれが生じた際、クロックＹで動作
する各制御部の動作を停止させて各制御部の競合を回避
している。このため、クロックＸで動作するアドレス制
御部１０６Ａおよびデータ制御部１１０６ａは動作を継
続したままでも問題はない。In the exclusive control sequencer of the present invention,
When the synchronization between the clocks is lost, the operation of each control unit operated by the clock Y is stopped to avoid the conflict between the control units. Therefore, there is no problem even if the address control unit 106A and the data control unit 1106a operating with the clock X continue to operate.
【００２７】以上説明したように、本発明の排他制御シ
ーケンサによれば、クロック間の同期はずれが生じた場
合であっても、アクセス制御回路を構成する各制御部間
の競合を回避することができ、各制御データが破壊され
るのを防止できる。そして、クロック同期の復旧後にも
正常のシーケンサ動作をスムーズに再開することが可能
である。As described above, according to the exclusive control sequencer of the present invention, even when the synchronization between clocks is lost, it is possible to avoid a conflict between the control units constituting the access control circuit. It is possible to prevent each control data from being destroyed. Then, even after the restoration of the clock synchronization, the normal sequencer operation can be smoothly restarted.
【００２８】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基づいてそ
の変更、改良等が可能であることは明らかである。例え
ば、前記記憶素子の監視を司る各制御部を省略すること
は可能であるし、同じクロックで動作する各制御部を共
通に構成することもできる。The embodiment of the present invention has been described with reference to the drawings. However, it is apparent that the present invention is not limited to the matters described in the above embodiments, and that changes, improvements, and the like can be made based on the description in the claims. For example, it is possible to omit each control unit that supervises the storage element, and it is also possible to commonly configure each control unit that operates with the same clock.
【００２９】[0029]
【発明の効果】以上の如く本発明によれば、異なる周波
数のクロックで動作する制御手段から同一バスラインへ
のアクセスを可能としながらも、一時的なクロック間の
同期はずれが生じた場合でもデータの破壊を防止し、ス
ムーズに正常動作に復旧させることが可能な排他制御シ
ーケンサを提供することができる。As described above, according to the present invention, it is possible to access the same bus line from the control means operating with clocks of different frequencies, and even if the clocks are temporarily out of synchronization, the data can be read. An exclusive control sequencer capable of preventing the destruction of the data and recovering the normal operation smoothly can be provided.
【図１】本発明の排他制御シーケンサの構成を示すブロ
ック図である。FIG. 1 is a block diagram showing a configuration of an exclusive control sequencer of the present invention.
【図２】本発明の排他制御シーケンサの動作タイミング
を説明するための図である。FIG. 2 is a diagram for explaining the operation timing of the exclusive control sequencer of the present invention.
【図３】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 3 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図４】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 4 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図５】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 5 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図６】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 6 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図７】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 7 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図８】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 8 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図９】本発明の排他制御シーケンサの動作を説明する
ための図である。FIG. 9 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図１０】本発明の排他制御シーケンサの動作を説明す
るための図である。FIG. 10 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図１１】本発明の排他制御シーケンサの動作を説明す
るための図である。FIG. 11 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
【図１２】伝送装置等に一般に用いられる、異なる周波
数のクロックを供給するためのクロック供給構成を示す
図である。FIG. 12 is a diagram illustrating a clock supply configuration generally used for a transmission device and the like for supplying clocks of different frequencies.
１０２、１０４ クロック供給パッケージ １０６ アクセス制御回路 １０６Ａ〜１０６Ｅ アドレス制御部 １０６ａ、１０６ｂ、１０６ｄ データ制御部 １０８ 同期監視部 １１０ 排他制御部 １１２ セレクタ １１４ａ〜１１４ｃ 記憶素子 １１６ データ変換部 102, 104 Clock supply package 106 Access control circuit 106A to 106E Address control unit 106a, 106b, 106d Data control unit 108 Synchronization monitoring unit 110 Exclusive control unit 112 Selector 114a to 114c Storage element 116 Data conversion unit
Claims (6)
路を備え、同一のバスラインで結ばれた前記複数の制御
手段を複数の異なる周波数のクロックを用いて動作させ
るシーケンサであって、 前記複数の異なる周波数のクロック間の同期はずれを検
出する同期監視手段と、 前記同期監視御手段が前記複数の異なる周波数のクロッ
ク間の同期はずれを検出した場合に、前記複数の制御手
段の何れかと前記バスラインとの排他的アクセスを制御
する排他制御手段と、を含んで構成されていることを特
徴とする排他制御シーケンサ。1. A sequencer comprising an access control circuit comprising a plurality of control means, wherein said sequencer operates said plurality of control means connected by the same bus line using clocks of a plurality of different frequencies. A synchronization monitoring unit for detecting an out-of-synchronization between clocks of different frequencies; and when the synchronization monitoring unit detects an out-of-synchronization between the plurality of clocks of different frequencies, any one of the plurality of control units and the bus line And an exclusive control means for controlling exclusive access to the exclusive control sequencer.
タを記憶する記憶手段と、 この記憶手段に格納されたデータを所定の形式に変換す
るデータ変換手段と、を備えたことを特徴とする請求項
１に記載の排他制御シーケンサ。2. A storage device for storing data sent from the plurality of control units, and a data conversion unit for converting data stored in the storage unit into a predetermined format. The exclusive control sequencer according to claim 1.
記記憶手段の監視を行うようにしたことを特徴とする請
求項２に記載の排他制御シーケンサ。3. The exclusive control sequencer according to claim 2, wherein said storage means is monitored using any one of said plurality of control means.
間の同期はずれを検出した場合は、前記バスラインとア
クセス中の前記制御手段の動作を停止し前記アクセス制
御回路に接続されているファームウェアからの要求を前
記複数の記憶手段の何れかに記憶させ、 前記複数の異なる周波数のクロック間の同期はずれが解
消した場合は、前記アクセス制御回路の動作周期中の所
定の時間から前記アクセス制御回路の動作を再開し、次
の前記アクセス制御回路の動作周期で所定のリカバリー
処理を行い、その後前記アクセス制御回路に通常の動作
を継続させるようにしたことを特徴とする請求項１ない
し３の何れかに記載の排他制御シーケンサ。4. The exclusive control unit, when the synchronization monitoring unit detects a loss of synchronization between the plurality of clocks of different frequencies, stops the operation of the control unit during access to the bus line, and stops the access. A request from the firmware connected to the control circuit is stored in any of the plurality of storage units. The operation of the access control circuit is restarted from a predetermined time, a predetermined recovery process is performed in the next operation cycle of the access control circuit, and then the normal operation is continued by the access control circuit. The exclusive control sequencer according to claim 1, wherein
間の同期はずれを検出した場合は、所定の時間の経過後
に前記バスラインとアクセス中の前記制御手段の動作を
停止させ、 前記複数の異なる周波数のクロック間の同期はずれが解
消した場合は、前記アクセス制御回路の動作周期中の所
定の時間から前記アクセス制御回路の動作を再開し、そ
の後前記アクセス制御回路に通常の動作を継続させるよ
うにしたことを特徴とする請求項１ないし３の何れかに
記載の排他制御シーケンサ。5. The exclusive control unit according to claim 1, wherein said synchronization monitoring unit detects a loss of synchronization between said plurality of clocks having different frequencies. When the operation is stopped, and the synchronization between the plurality of clocks having different frequencies is eliminated, the operation of the access control circuit is restarted from a predetermined time in an operation cycle of the access control circuit, and then the access control circuit is restarted. 4. An exclusive control sequencer according to claim 1, wherein the normal operation is continued.
間の同期はずれを検出した場合は、直ちに前記バスライ
ンとアクセス中の前記制御手段の動作を停止させ、 前記複数の異なる周波数のクロック間の同期はずれが解
消した場合は、前記アクセス制御回路の動作周期中の所
定の時間から前記アクセス制御回路の動作を再開し、そ
の後前記アクセス制御回路に通常の動作を継続させるよ
うにしたことを特徴とする請求項１ないし３の何れかに
記載の排他制御シーケンサ。6. The exclusive control unit, when the synchronization monitoring unit detects a loss of synchronization between the plurality of clocks having different frequencies, immediately stops the operation of the control unit that is accessing the bus line. When the out-of-synchronization between the plurality of clocks having different frequencies is resolved, the operation of the access control circuit is restarted from a predetermined time during the operation cycle of the access control circuit, and thereafter, the normal operation is performed on the access control circuit. 4. The exclusive control sequencer according to claim 1, wherein the sequence is continued.
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| JPH10275463A (en) * | 1997-04-01 | 1998-10-13 | Kofu Nippon Denki Kk | Refreshing system |
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2001
- 2001-03-05 JP JP2001060443A patent/JP4797192B2/en not_active Expired - Fee Related
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