JP4796359B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4796359B2
JP4796359B2 JP2005256042A JP2005256042A JP4796359B2 JP 4796359 B2 JP4796359 B2 JP 4796359B2 JP 2005256042 A JP2005256042 A JP 2005256042A JP 2005256042 A JP2005256042 A JP 2005256042A JP 4796359 B2 JP4796359 B2 JP 4796359B2
Authority
JP
Japan
Prior art keywords
gate
terminal
lead
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005256042A
Other languages
English (en)
Other versions
JP2007073581A (ja
Inventor
俊幸 波多
則夫 城戸
ハミディ ビン カマル ザーマン アスルル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2005256042A priority Critical patent/JP4796359B2/ja
Publication of JP2007073581A publication Critical patent/JP2007073581A/ja
Application granted granted Critical
Publication of JP4796359B2 publication Critical patent/JP4796359B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Inverter Devices (AREA)

Description

本発明は、半導体装置に関し、特に、パワートランジスタによって構成されたブリッジ回路を含む半導体装置に適用して有効な技術に関するものである。
例えば、２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタなどによって構成される所謂Ｈブリッジ回路と呼ばれるものが広く知られている。このようなＨブリッジ回路は、幅広い分野で用いられており、代表的な用途として、自動車やプリンタ等に含まれる各種モータの駆動回路や、ハードディスク装置のモータや磁気ヘッドの駆動回路などが挙げられる。
前述したようなＨブリッジ回路は、例えばパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワートランジスタが用いられる。したがって、Ｈブリッジ回路の実体は、例えば、ディスクリートのトランジスタを誘電体基板上で配線することなどで実現される。例えば、一般的に用いられているＨブリッジ回路の実装例を以下に示す。
図７は、Ｈブリッジ回路の一例を示す回路図である。図８は、本発明の前提として検討した従来技術の半導体装置において、それに含まれるＨブリッジ回路の実装例を示す上面図である。図７に示すＨブリッジ回路は、例えば、２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２と、２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２で構成される。ＭＰ１，ＭＰ２のソースは、共通のノードＳＳ１に接続され、ＭＮ１，ＭＮ２のソースは、共通のノードＳＳ２に接続されている。また、ＭＰ１のドレインとＭＮ１のドレインは、共通のノードＤＤ１に接続され、ＭＰ２のドレインとＭＮ２のドレインは、共通のノードＤＤ２に接続されている。なお、ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２のゲートノードは、それぞれＧＧ１，ＧＧ２，ＧＧ３，ＧＧ４となっている。
そして、図７のＨブリッジ回路は、例えば図８のような実装方式で実現される。図８においては、例えば図示しない誘電体基板上等に、図７における２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２を含むパッケージデバイスＰｃｈ＿ＰＫＧと、２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２を含むパッケージデバイスＮｃｈ＿ＰＫＧが実装される。各ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、例えば、表面にソース端子とゲート端子を備え、裏面にドレイン端子を備えた縦型のパワーＭＯＳトランジスタとなっている。
パッケージデバイスＰｃｈ＿ＰＫＧでは、ＭＰ１のソース端子とゲート端子が、それぞれ外部リードＳ１とＧ１にワイヤボンディングされ、ＭＰ２のソース端子とゲート端子が、それぞれ外部リードＳ２とＧ２にワイヤボンディングされる。ＭＰ１のドレイン端子は、ダイパッドを介して２本の外部リードＤ１に接続され、ＭＰ２のドレイン端子は、ダイパッドを介して２本の外部リードＤ２に接続される。このように、Ｐｃｈ＿ＰＫＧは、８本の外部リードを備えた構成となっている。
一方、パッケージデバイスＮｃｈ＿ＰＫＧも、Ｐｃｈ＿ＰＫＧと同様に配線され、８本の外部リードＳ１，Ｇ１，Ｓ２，Ｇ２，Ｄ１（２本），Ｄ２（２本）を備えた構成となっている。そして、誘電体基板上等で、Ｐｃｈ＿ＰＫＧの外部リードＳ１とＳ２が接続されることで図７のノードＳＳ１が形成され、Ｎｃｈ＿ＰＫＧの外部リードＳ１とＳ２が接続されることで図７のノードＳＳ２が形成される。更に、Ｐｃｈ＿ＰＫＧの２本の外部リードＤ１とＮｃｈ＿ＰＫＧの２本の外部リードＤ１が接続されることで図７のノードＤＤ１が形成され、Ｐｃｈ＿ＰＫＧの２本の外部リードＤ２とＮｃｈ＿ＰＫＧの２本の外部リードＤ２が接続されることで図７のノードＤＤ２が形成される。
なお、Ｈブリッジ回路の実装方式は、図８に示したようなものの他に、例えば４個のトランジスタに対応する４個のパッケージデバイスを誘電体基板上で配線したものや、トランジスタモジュールと呼ばれるものを利用したものが存在する。トランジスタモジュールは、例えば４個のトランジスタが一列配置でモールドされ、場合によっては同チャネル型の２個のトランジスタのソースが共通の外部リードにボンディングされ、一列配置の１０本または１２本の外部リードを備えた形状を備えている。この１０本または１２本の外部リードを誘電体基板上で配線するとＨブリッジ回路が実現できる。
このように、従来技術のＨブリッジ回路は、複数のパッケージデバイスが必要であったり、誘電体基板等での配線が必要となるため、小型化が困難となっている。こうした中、Ｈブリッジ回路は、近年において、例えば自動車のキーレスエントリシステムでのアンテナ駆動回路等としても用いられてきており、このような場合は、特に小型化が求められる。また、当然のことながら、製造コストや実装コストの削減も必要である。
そこで、本発明の目的は、Ｈブリッジ回路を含む半導体装置の小型化を実現することにある。また、本発明の他の目的は、パッケージ内に複数の半導体チップを含む半導体装置の低コスト化を実現することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、８本以上（望ましくは８本）の外部リードを備えた１個のパッケージによって構成される。そして、このパッケージ内に、それぞれ個別の半導体チップによって実現される少なくとも４個のパワートランジスタを備え、パッケージ内でボンディングワイヤ等を用いて接続されることにより、Ｈブリッジ回路が実現されたものとなっている。すなわち、４個のパワートランジスタの各制御入力端子と、４個のパワートランジスタ間の各接続端子となる計４個の端子が、それぞれ８本の外部リードに接続されている。これによって、パワートランジスタで構成されたＨブリッジ回路の小型化が実現可能となる。さらに、システム上でＨブリッジ回路を実装して使用する際の実装コストの低減や、Ｈブリッジ回路を実現するために必要な各製造コストの低減が可能となる。
また、このような半導体装置は、例えば、チップ裏面に端子を備えた４個の縦型のパワートランジスタと、２個のダイパッドを用い、各ダイパッドに２個の縦型のパワートランジスタを搭載する構成にするとよい。これによって、各ダイパッド上で２個のパワートランジスタの一端が共通接続可能となるため、この共通接続されたダイパッドを外部リードに接続したり、またはダイパッドと外部リードが一体化したような構成を用いれば、チップ表面のボンディングワイヤの数を減らすことができる。この結果、半導体チップ上の端子と外部リードとの接続割り当てや、そのワイヤボンディング工程が容易となり、効率的にＨブリッジ回路を１個のパッケージで実現できる。
さらに、このような半導体チップは、その表面に設けるパッド配置および信号配置を、表面から見た際の半導体チップの中心点を基準にして点対称の関係にするとよい。すなわち、半導体チップを１８０度回転させてもパッド配置および信号配置が変わらないような半導体チップの構成にするとよい。これによって、組み立て工程内のダイボンディング工程において半導体チップの方向調整に伴うコスト損失等がなく、また、点対称の関係で信号パッドを備えているため、接続する外部リードを選択する際の柔軟性も備えている。
なお、このような点対称の半導体チップを用いることによるメリットは、前述したようなＨブリッジ回路に限らず、１個のパッケージ内に複数の半導体チップが搭載され、ワイヤボンディング等によって各半導体チップの端子間の共通配線が行われるような半導体装置に対して広く適用可能である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、Ｈブリッジ回路を含む半導体装置の小型化または低コスト化が実現可能となる。また、パッケージ内に複数の半導体チップを含む半導体装置の低コスト化が実現可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本発明の一実施の形態による半導体装置において、その構成例を示す外形図であり、（ａ）は側面図、（ｂ）は上面図である。本実施の形態の半導体装置は、図１（ａ），（ｂ）に示すように、例えば、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）と呼ばれるパッケージ形状を備えており、８本の外部リードを備えている。ＳＯＰは、内部に複数のパワートランジスタを含む場合の代表的なパッケージ形状であるが、本実施の形態の半導体装置は、特にこれに限定されるものではなく、ＳＯＰと同様に上面から見て両側に外部リードを備えたようなパッケージ形状を備えていればよい。
図２は、図１の半導体装置において、その内部構成の一例を示す上面図であり、（ａ）および（ｂ）は、それぞれ外部リードの信号配置が異なる構成を示している。図２（ａ），（ｂ）に示す半導体装置は、１個のパッケージ内に４個のパワートランジスタが搭載され、８本の外部リードを備えた構成となっている。４個のパワートランジスタは、図８で前述した縦型のＰＭＯＳトランジスタＭＰ１（第１パワートランジスタ），ＭＰ２（第２パワートランジスタ）および縦型のＮＭＯＳトランジスタＭＮ１（第３パワートランジスタ），ＭＮ２（第４パワートランジスタ）である。そして、これらのＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の各端子を外部リードに接続することで、図７に示したＨブリッジ回路が１個のパッケージで実現されている。
図２（ａ）においては、パッケージを上面から見て、上側および下側にそれぞれ４本ずつの外部リードが備わっている。上側の４本の外部リードは、図７の各ノードに対応して、左から順にＧＧ３、ＳＳ２、ＧＧ４、ＤＤ２となっている。下側の４本の外部リードは、図７の各ノードに対応して、左から順にＤＤ１、ＧＧ１、ＳＳ１、ＧＧ２となっている。ＭＮ１とＭＰ１は、外部リードＤＤ１と一体化された（または接続された）ダイパッド（タブ、第１ダイパッド）ＤＰ１上に、半田等によってそれぞれダイボンディングされ、上面から見て上側にＭＮ１、下側にＭＰ１が並んで搭載される。ＭＮ２とＭＰ２は、外部リードＤＤ２と一体化されたダイパッド（第２ダイパッド）ＤＰ２上に、半田等によってそれぞれダイボンディングされ、上面から見て上側にＭＮ２、下側にＭＰ２が並んで搭載される。また、ＤＰ１とＤＰ２は、上面から見て左側にＤＰ１、右側にＤＰ２が並んで配置される。
ＭＰ１は、ゲート端子（制御入力端子）がボンディングワイヤＢＷによって外部リードＧＧ１（第１外部リード）に接続され、ソース端子（第１端子）がＢＷによって、外部リードＳＳ１（第５外部リード）に接続される。ＭＰ２は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ２（第２外部リード）に接続され、ソース端子がＢＷによって、ＭＰ１のソース端子と共通の外部リードＳＳ１に接続される。一方、ＭＮ１は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ３（第３外部リード）に接続され、ソース端子がＢＷによって、外部リードＳＳ２（第６外部リード）に接続される。ＭＮ２は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ４（第４外部リード）に接続され、ソース端子がＢＷによって、ＭＮ１のソース端子と共通の外部リードＳＳ２に接続される。
ＭＮ１とＭＰ１のドレイン端子（第２端子）は、前述したようにダイパッドＤＰ１を介して外部リードＤＤ１（第７外部リード）に接続される。ＭＮ２とＭＰ２のドレイン端子も、同様にダイパッドＤＰ２を介して外部リードＤＤ２（第８外部リード）に接続される。なお、図２（ａ）から判るように、各ボンディングワイヤＢＷは、勿論互いに交差することはなく、短い長さで足りる。したがって、ワイヤボンディング工程を容易または効率的に行うことができ、また、ボンディングワイヤに起因して半導体装置の性能が低下することもない。
一方、図２（ｂ）の半導体装置は、図２（ａ）と同様に、上側および下側にそれぞれ４本ずつの外部リードが備えるが、図２（ａ）と比較して、前述したダイパッドＤＰ１，ＤＰ２の形状が若干異なっており、これに伴い外部リードの信号配置が異なっている。図２（ｂ）では、上側の４本の外部リードが、左から順にＧＧ３、ＳＳ２、ＤＤ２、ＧＧ４となっており、下側の４本の外部リードが、左から順にＧＧ１、ＤＤ１、ＳＳ１、ＧＧ２となっている。
すなわち、図２（ａ）と図２（ｂ）とでは、外部リードＧＧ４とＤＤ２が入れ替わり、外部リードＤＤ１とＧＧ１が入れ替わっている。これは、図２（ａ）のＤＰ１およびＤＰ２が左端および右端の外部リードと一体化されたような形状であるのに対して、図２（ｂ）のＤＰ１およびＤＰ２は、左から２番目および右から２番目の外部リードと一体化されたような形状となっているためである。これらの２通りの形状は、効果の点で特に差異はなく、必要に応じていずれを用いてもよい。なお、図２（ｂ）において、これ以外の構成等は図２（ａ）と同様であるため、説明は省略する。
以上のように、図２（ａ），（ｂ）に示すような半導体装置を用いると、図８のような構成と比較して小型化が実現可能となる。また、パッケージの数が半分でよいため、製造コストおよび実装コストも低減可能となる。
図３は、図１の半導体装置において、その内部構成の他の一例を示す上面図であり、（ａ）および（ｂ）は、それぞれ外部リードの信号配置が異なる構成を示している。図３（ａ），（ｂ）に示す半導体装置は、１個のパッケージ内に４個のパワートランジスタが搭載され、８本の外部リードを備えた構成となっている。４個のパワートランジスタは、図８で前述した縦型のＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２とは端子の配置が異なったＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２となっている。
すなわち、図８においては、ＭＯＳトランジスタを上面から見て、右側および左側の一方にソース端子、他方にゲート端子が設けられていた。これに対して、図３（ａ），（ｂ）におけるＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、上面から見て、中央にゲート端子が設けられ、右側および左側にそれぞれソース端子が設けられた構成となっている。言い換えれば、ＭＯＳトランジスタを上面から見て、その中心点を基準に１８０度回転させたとしても同一の端子（パッド）配置および信号配置となる点対称の構成となっている。そして、このようなＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の各端子を外部リードに接続することで、図７に示したＨブリッジ回路が１個のパッケージで実現されている。
図３（ａ）では、パッケージを上面から見て、上側および下側にそれぞれ４本ずつの外部リードが備わっている。上側の４本の外部リードは、左から順にＧＧ３、ＳＳ２、ＧＧ４、ＤＤ２となっている。下側の４本の外部リードは、左から順にＤＤ１、ＧＧ１、ＳＳ１、ＧＧ２となっている。ＭＮ１とＭＰ１は、外部リードＤＤ１と一体化された（または接続された）ダイパッドＤＰ１上に、半田等によってそれぞれダイボンディングされ、上面から見て上側にＭＮ１、下側にＭＰ１が並んで搭載される。ＭＮ２とＭＰ２は、外部リードＤＤ２と一体化されたダイパッドＤＰ２上に、半田等によってそれぞれダイボンディングされ、上面から見て上側にＭＮ２、下側にＭＰ２が並んで搭載される。また、ＤＰ１とＤＰ２は、上面から見て左側にＤＰ１、右側にＤＰ２が並んで配置される。
ＭＰ１は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ１に接続され、上面から見て右側のソース端子が、ＢＷによって外部リードＳＳ１に接続される。ＭＰ２は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ２に接続され、上面から見て左側のソース端子が、ＢＷによってＭＰ１のソース端子と共通の外部リードＳＳ１に接続される。一方、ＭＮ１は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ３に接続され、上面から見て右側のソース端子が、ＢＷによって外部リードＳＳ２に接続される。ＭＮ２は、ゲート端子がボンディングワイヤＢＷによって外部リードＧＧ４に接続され、上面から見て左側のソース端子が、ＢＷによってＭＮ１のソース端子と共通の外部リードＳＳ２に接続される。
ＭＮ１とＭＰ１のドレイン端子は、前述したようにダイパッドＤＰ１を介して外部リードＤＤ１に接続される。ＭＮ２とＭＰ２のドレイン端子も、同様にダイパッドＤＰ２を介して外部リードＤＤ２に接続される。なお、図３（ａ）から判るように、各ボンディングワイヤＢＷは、勿論互いに交差することはなく、短い長さで足りる。したがって、ワイヤボンディング工程を容易または効率的に行うことができ、また、ボンディングワイヤに起因して半導体装置の性能が低下することもない。
一方、図３（ｂ）の半導体装置は、図３（ａ）と同様に、上側および下側にそれぞれ４本ずつの外部リードが備えるが、図３（ａ）と比較して、前述したダイパッドＤＰ１，ＤＰ２の形状が若干異なっており、これに伴い外部リードの信号配置が異なっている。図３（ｂ）では、上側の４本の外部リードが、左から順にＧＧ３、ＳＳ２、ＤＤ２、ＧＧ４となっており、下側の４本の外部リードが、左から順にＧＧ１、ＤＤ１、ＳＳ１、ＧＧ２となっている。
すなわち、図３（ａ）と図３（ｂ）とでは、外部リードＧＧ４とＤＤ２が入れ替わり、外部リードＤＤ１とＧＧ１が入れ替わっている。これは、図３（ａ）のＤＰ１およびＤＰ２が左端および右端の外部リードと一体化されたような形状であるのに対して、図３（ｂ）のＤＰ１およびＤＰ２は、左から２番目および右から２番目の外部リードと一体化されたような形状となっているためである。これらの２通りの形状は、効果の点で特に差異はなく、必要に応じていずれを用いてもよい。なお、図３（ｂ）において、これ以外の構成等は図３（ａ）と同様であるため、説明は省略する。
以上のように、図３（ａ），（ｂ）に示すような半導体装置を用いると、図８のような構成と比較して小型化が実現可能となる。また、パッケージの数が半分でよいため、製造コストおよび実装コストも低減可能となる。更に、図２（ａ），（ｂ）の構成例と比較して、以下に説明するように、更なる製造コストの低減が実現可能となる。
図４は、図２および図３の半導体装置において、その組み立て工程の一例を示すフロー図であり、（ａ）は図２の半導体装置のフロー図、（ｂ）は図３の半導体装置のフロー図である。図４（ａ）では、まず、半導体ウエハがダイシングされ、各半導体チップに分離される。図２の半導体装置では、例えば、それぞれ同一半導体チップとなるＰＭＯＳトランジスタＭＰ１，ＭＰ２が形成された半導体ウエハと、それぞれ同一半導体チップとなるＮＭＯＳトランジスタＭＮ１，ＭＮ２が形成された半導体ウエハが用いられる。そして、これらの各半導体ウエハがダイシングされ、ＰＭＯＳトランジスタの半導体チップやＮＭＯＳトランジスタの半導体チップが得られる。
次いで、Ｓ４００ａにおいて、ダイボンディング装置を用いて、ダイパッド上にダイシングされた半導体チップがダイボンディングされる。この際に、図２の半導体装置では、例えば４台のダイボンディング装置によって４回のダイボンディング工程が必要となる。すなわち、図２の半導体装置では、ＭＰ１とＭＰ２のチップ搭載の方向が１８０度異なり、またＭＮ１とＭＮ２も同様に異なっている。したがって、実際上は、ＰＭＯＳトランジスタの半導体ウエハを２枚用い、一方の半導体ウエハを１８０度回転させた形で設置しておく。そして、それぞれの半導体ウエハにダイボンディング装置を対応させて、個々にダイボンディングが行われる。また、同様に、ＮＭＯＳトランジスタの半導体ウエハも２枚用い、それぞれの半導体ウエハにダイボンディング装置を対応させて、個々にダイボンディングが行われる。
このようにして、図２のＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２が個別にダイボンディングされた後は、図２で説明したような信号割付で、ＭＯＳトランジスタの各端子と外部リードがワイヤボンディングされる。続いて、半導体チップが搭載されたダイパッドとリードの一部がパッケージ樹脂によって封止され、パッケージ樹脂の外側のリードとなる外部リードが切断および成型される。次いで、選別等の検査工程を経て、梱包され出荷される。
一方、図４（ｂ）では、まず、図４（ａ）と同様に半導体ウエハがダイシングされ、次いでＳ４００ｂにおいて、ダイボンディング装置によるダイボンディングが行われる。この際に、図３の半導体装置を用いると、図２の場合と異なり、例えば２台のダイボンディング装置による２回のダイボンディング工程で足りる。
すなわち、図３の半導体装置では、前述したようにＭＯＳトランジスタの端子（パッド）配置が点対称であるため、ＭＰ１とＭＰ２のチップ搭載の方向は同一となり、またＭＮ１とＭＮ２も同様に同一となる。したがって、実際上は、ＰＭＯＳトランジスタの半導体ウエハとＮＭＯＳトランジスタの半導体ウエハをそれぞれ１枚ずつ用い、それぞれの半導体ウエハにダイボンディング装置を対応させればよい。そして、一方のダイボンディング装置によって、図３のＭＰ１とＭＰ２が連続してダイボンディングされ、他方のダイボンディング装置によって、図３のＭＮ１とＭＮ２が連続してダイボンディングされる。
このようにして、図３のＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がダイボンディングされた後は、図３で説明したような信号割付で、ＭＯＳトランジスタの各端子と外部リードがワイヤボンディングされる。続いて、半導体チップが搭載されたダイパッドとリードの一部がパッケージ樹脂によって封止され、パッケージ樹脂の外側のリードとなる外部リードが切断および成型される。次いで、選別等の検査工程を経て、梱包され出荷される。
以上のように、図３の半導体装置を用いて、図４（ｂ）のように組み立て工程を行うことで、図２の半導体装置を用いる場合と比較して、ダイボンディング工程に要する時間が短縮され、また必要なダイボンディング装置の数を減らすことが可能になる。これによって、製造コストの低減が実現できる。
なお、この効果は、図３の半導体装置に限るものではない。例えば、複数の半導体チップが１個のパッケージ内に搭載された半導体装置であり、全てまたは殆どの半導体チップのパッド配置および信号配置が、各半導体チップを上面から見た中心点を基準にして点対称の関係になっている半導体装置であれば同様の効果が得られる。すなわち、点対称であるため、半導体チップの方向調整に伴うコスト損失等がなく、また、点対称の関係で信号パッドが存在するため、接続する外部リードを選択する際の柔軟性も備えている。
なお、このような半導体チップの一例としては、特に、図３の縦型のＭＯＳトランジスタのように、信号パッドの数が少ないディスクリートのトランジスタ素子が挙げられる。例えば、バイポーラトランジスタであれば、チップ表面の中央にエミッタパッド、その両側にベースパッド、チップ裏面にコレクタパッドを備えればよい。
図５は、図２（ａ）および図３（ａ）の半導体装置を応用した構成の一例を示す上面図であり、（ａ）は図２（ａ）の応用例、（ｂ）は図３（ａ）の応用例となっている。図５（ａ），（ｂ）に示す半導体装置は、例えばＳＯＰの１６ピンのパッケージ形状となっている。そして、図５（ａ）の構成例は、図２（ａ）の構成が左右に２個備わったものであり、図５（ｂ）の構成例は、図３（ａ）の構成が左右に２個備わったものである。したがって、各構成例は、１個のパッケージ内に図７のＨブリッジ回路を２個備えた構成となっている。
例えば、あるシステム内で２個のＨブリッジ回路が用いられるような場合に、図５の半導体装置を用いることで、システムの小型化や、実装コストの低減や、半導体装置の製造コストの低減が図れる。ただし、１パッケージ内に８個の半導体チップが搭載されるため、場合によっては、半導体装置の歩留まりが低下し、その分半導体装置の製造コストが増加する懸念もある。
図６は、図３の半導体装置において、その半導体チップの主要部の一例を示す断面図であり、（ａ）は、ＮＭＯＳトランジスタの断面図、（ｂ）はＰＭＯＳトランジスタの断面図を示すものである。図６（ａ）に示す縦型のパワーＮＭＯＳトランジスタＭＮ１，ＭＮ２は、例えばｎ＋型のシリコン（Ｓｉ）単結晶からなる半導体基板６０ａを備え、その裏面には、ドレイン電極（ドレイン端子）Ｄが形成されている。ドレイン電極Ｄは、例えば金（Ａｕ）等の金属が蒸着されて形成されており、前述したようにダイパッドと接続される。一方、半導体基板６０ａの主面には、例えばｎ−型のシリコン単結晶からなるエピタキシャル層６１ａが形成されている。このエピタキシャル層６１ａには、ｐ−型の半導体領域６２ａと、その上のｎ＋型の半導体領域６４ａとが形成されている。
そして、このようなエピタキシャル層６１ａは、その厚さ方向に溝（トレンチ）が掘られ、その内壁面にゲート酸化膜６５ａが形成され、この溝内にゲート酸化膜６５ａを介してポリシリコンゲート層６６ａが埋め込まれている。これによって、半導体領域６４ａをソース領域とし、半導体領域６２ａをチャネル形成領域とし、エピタキシャル層６１ａおよび半導体基板６０ａをドレイン領域とする縦型のパワーＮＭＯＳトランジスタが形成される。
また、このようなトレンチは、エピタキシャル層６１ａの横方向に複数形成される。そして、隣接するトレンチ間の半導体領域６４ａは、その領域内に形成されたｐ＋型の半導体領域６３ａによって分離されている。半導体チップ表面の中心部には、アルミニウムＡＬなどのメタル６７ａを用いてゲート電極（ゲート端子）Ｇが形成され、このゲート電極Ｇと各トレンチ内に埋め込まれたポリシリコンゲート層６６ａとがコンタクトを介して接続される。一方、半導体チップ表面におけるゲート電極Ｇの両側には、アルミニウムＡＬなどのメタル６７ａを用いてソース電極（ソース端子）Ｓが形成される。このソース電極Ｓは、半導体領域６４ａと半導体領域６３ａに接続され、これによってソース領域への電圧供給と、チャネル形成領域へのバックバイアスが行われる。
なお、ゲート電極Ｇおよびソース電極Ｓ上は、パッドとして露出する部分を除いてＰＩＱ（Ｐｏｌｙｉｍｉｄｅ Ｉｓｏｉｎｄｌｏ Ｑｕｉｎａｓｏｌｉｎｚｉｏｎ）等の保護膜６８ａによって保護される。また、ゲート電極Ｇの下部に位置するエピタキシャル層６１ａには、半導体チップの耐圧を向上されるためのｐ−型の半導体領域６９ａが形成されている。更に、図示はしないが、２個のソース電極Ｓは、メタル層内で電気的に接続される。
図６（ｂ）に示す縦型のパワーＰＭＯＳトランジスタＭＰ１，ＭＰ２は、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなる半導体基板６０ｂを備え、その裏面には、ドレイン電極（ドレイン端子）Ｄが形成されている。ドレイン電極Ｄは、例えば金（Ａｕ）等の金属が蒸着されて形成されており、前述したようにダイパッドと接続される。一方、半導体基板６０ｂの主面には、例えばｐ−型のシリコン単結晶からなるエピタキシャル層６１ｂが形成されている。このエピタキシャル層６１ｂには、ｎ−型の半導体領域６２ｂと、その上のｐ＋型の半導体領域６４ｂとが形成されている。
そして、このようなエピタキシャル層６１ｂは、その厚さ方向に溝（トレンチ）が掘られ、その内壁面にゲート酸化膜６５ｂが形成され、トレンチ内にゲート酸化膜６５ｂを介してポリシリコンゲート層６６ｂが埋め込まれている。これによって、半導体領域６４ｂをソース領域とし、半導体領域６２ｂをチャネル形成領域とし、エピタキシャル層６１ｂおよび半導体基板６０ｂをドレイン領域とする縦型のパワーＰＭＯＳトランジスタが形成される。
また、このようなトレンチは、エピタキシャル層６１ｂの横方向に複数形成される。そして、隣接するトレンチ間の半導体領域６４ｂは、その領域内に形成されたｎ＋型の半導体領域６３ｂによって分離されている。半導体チップ表面の中心部には、アルミニウムＡＬなどのメタル６７ｂを用いてゲート電極Ｇが形成され、このゲート電極Ｇと各トレンチ内に埋め込まれたポリシリコンゲート層６６ｂとがコンタクトを介して接続される。一方、半導体チップ表面におけるゲート電極Ｇの両側には、アルミニウムＡＬなどのメタル６７ｂを用いてソース電極Ｓが形成される。このソース電極Ｓは、半導体領域６４ｂと半導体領域６３ｂに接続され、これによってソース領域への電圧供給と、チャネル形成領域へのバックバイアスが行われる。
なお、ゲート電極Ｇおよびソース電極Ｓ上は、パッドとして露出する部分を除いてＰＩＱ（Ｐｏｌｙｉｍｉｄｅ Ｉｓｏｉｎｄｌｏ Ｑｕｉｎａｓｏｌｉｎｚｉｏｎ）等の保護膜６８ｂによって保護される。また、ゲート電極Ｇの下部に位置するエピタキシャル層６１ｂには、半導体チップの耐圧を向上されるためのｎ−型の半導体領域６９ｂが形成されている。更に、図示はしないが、２個のソース電極Ｓは、メタル層内で電気的に接続される。
以上のように、トレンチゲート構造を用いて縦型のパワーＭＯＳトランジスタを形成することで、トランジスタの単位領域の微細化および高集積化が可能となり、半導体チップの小型化が可能となる。そして、このような半導体チップのパッド配置および信号配置を点対称で実現できるため、図４で述べたような製造コストの低減が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置は、パワートランジスタによるＨブリッジ回路を１個のパッケージで実現した半導体装置に適用して特に有益な技術であり、これに限らず、１個のパッケージ内に複数の半導体チップを含む半導体装置に対して広く適用可能である。
本発明の一実施の形態による半導体装置において、その構成例を示す外形図であり、（ａ）は側面図、（ｂ）は上面図である。 図１の半導体装置において、その内部構成の一例を示す上面図であり、（ａ）および（ｂ）は、それぞれ外部リードの信号配置が異なる構成を示している。 図１の半導体装置において、その内部構成の他の一例を示す上面図であり、（ａ）および（ｂ）は、それぞれ外部リードの信号配置が異なる構成を示している。 図２および図３の半導体装置において、その組み立て工程の一例を示すフロー図であり、（ａ）は図２の半導体装置のフロー図、（ｂ）は図３の半導体装置のフロー図である。 図２（ａ）および図３（ａ）の半導体装置を応用した構成例を示す上面図であり、（ａ）は図２（ａ）の応用例、（ｂ）は図３（ａ）の応用例となっている。 図３の半導体装置において、その半導体チップの主要部の一例を示す断面図であり、（ａ）は、ＮＭＯＳトランジスタの断面図、（ｂ）はＰＭＯＳトランジスタの断面図を示すものである。 Ｈブリッジ回路の一例を示す回路図である。 本発明の前提として検討した従来技術の半導体装置において、それに含まれるＨブリッジ回路の実装例を示す上面図である。
符号の説明
６０ａ，６０ｂ 半導体基板
６１ａ，６１ｂ エピタキシャル層
６２ａ〜６４ａ，６２ｂ〜６４ｂ 半導体領域
６５ａ，６５ｂ 酸化膜
６６ａ，６６ｂ ポリシリコンゲート層
６７ａ，６７ｂ メタル層
６８ａ，６８ｂ 保護膜
６９ａ，６９ｂ 半導体領域
ＭＰ ＰＭＯＳトランジスタ
ＭＮ ＮＭＯＳトランジスタ
ＤＰ ダイパッド
ＢＷ ボンディングワイヤ
ＧＧ，ＳＳ，ＤＤ 外部リード
Ｓ ソース端子
Ｇ ゲート端子
Ｄ ドレイン端子

Claims (12)

  1. 第１パワートランジスタを含み、第１主面に前記第１パワートランジスタの第１ソース端子と第１ゲート端子、前記第１主面とは反対側の第１裏面に前記第１パワートランジスタの第１ドレイン端子を備えた第１半導体チップと、
    第２パワートランジスタを含み、第２主面に前記第２パワートランジスタの第２ソース端子と第２ゲート端子、前記第２主面とは反対側の第２裏面に前記第２パワートランジスタの第２ドレイン端子を備えた第２半導体チップと、
    第３パワートランジスタを含み、第３主面に前記第３パワートランジスタの第３ソース端子と第３ゲート端子、前記第３主面とは反対側の第３裏面に前記第３パワートランジスタの第３ドレイン端子を備えた第３半導体チップと、
    第４パワートランジスタを含み、第４主面に前記第４パワートランジスタの第４ソース端子と第４ゲート端子、前記第４主面とは反対側の第４裏面に前記第４パワートランジスタの第４ドレイン端子を備えた第４半導体チップと、
    上面に前記第１半導体チップと前記第３半導体チップとが搭載された第１ダイパッドと、
    上面に前記第２半導体チップと前記第４半導体チップとが搭載された第２ダイパッドと、
    前記第１ダイパッドと前記第２ダイパッドの周囲に配置され、前記第１、第２、第３、および第４半導体チップと電気的に接続された複数の外部リードと、
    平面視において、第１辺、前記第１辺と対向する第２辺、前記第１辺と交差する第３辺、および前記第３辺と対向する第４辺を有し、前記第１、第２、第３、第４半導体チップ、および前記複数の外部リードのそれぞれの一部を封止する封止体と、を備え、
    前記複数の外部リードは、第１ソースリード、第２ソースリード、第１ゲートリード、第２ゲートリード、第３ゲートリード、および第４ゲートリードを含み、
    前記第１ソースリード、前記第１ゲートリード、および前記第２ゲートリードは、前記第１辺に沿って配置され、
    前記第１ソースリードは、前記第１ゲートリードと前記第２ゲートリードとの間に位置しており、
    前記第２ソースリード、前記第３ゲートリード、および前記第４ゲートリードは、前記第２辺に沿って配置され、
    前記第２ソースリードは、前記第３ゲートリードと前記第４ゲートリードとの間に位置しており、
    前記第１ダイパッドは、前記第１辺と前記第２辺の間において、前記第４辺よりも前記第３辺に近くなるように配置され、
    前記第２ダイパッドは、前記第１辺と前記第２辺の間において、前記第１ダイパッドと前記第４辺との間に配置され、
    前記第１半導体チップは、前記第１ダイパッド上に前記第２辺よりも前記第１辺に近くなるように、かつ前記第１ゲート端子より前記第１ソース端子の方が前記第２ダイパッドに近くなるように搭載され、
    前記第２半導体チップは、前記第２ダイパッド上に前記第２辺よりも前記第１辺に近くなるように、かつ前記第２ゲート端子より前記第２ソース端子の方が前記第１ダイパッドに近くなるように搭載され、
    前記第３半導体チップは、前記第１ダイパッド上に前記第１半導体チップと前記第２辺との間に位置し、かつ前記第３ゲート端子より前記第３ソース端子の方が前記第２ダイパッドに近くなるように搭載され、
    前記第４半導体チップは、前記第２ダイパッド上に前記第２半導体チップと前記第２辺との間に位置し、かつ前記第４ゲート端子より前記第４ソース端子の方が前記第１ダイパッドに近くなるように搭載され、
    前記第１ソース端子と前記第２ソース端子は、前記第１ソースリードとボンディングワイヤにより電気的に接続され、
    前記第３ソース端子と前記第４ソース端子は、前記第２ソースリードとボンディングワイヤにより電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、第５ソース端子をさらに備え、
    前記第２半導体チップは、第６ソース端子をさらに備え、
    前記第３半導体チップは、第７ソース端子をさらに備え、
    前記第４半導体チップは、第８ソース端子をさらに備え、
    前記第１ゲート端子は、前記第１ソース端子と前記第５ソース端子との間に配置され、
    前記第２ゲート端子は、前記第２ソース端子と前記第６ソース端子との間に配置され、
    前記第３ゲート端子は、前記第３ソース端子と前記第７ソース端子との間に配置され、
    前記第４ゲート端子は、前記第４ソース端子と前記第８ソース端子との間に配置されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１パワートランジスタ、および前記第２パワートランジスタは、縦型のＰＭＯＳトランジスタであり、
    前記第３パワートランジスタ、および前記第４パワートランジスタは、縦型のＮＭＯＳトランジスタであることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１、第２、第３、および第４半導体チップは、それぞれシリコン単結晶からなる半導体基板を備え、
    前記半導体基板上にはシリコン単結晶からなるエピタキシャル層が形成され、
    前記エピタキシャル層は、第１半導体領域、第２半導体領域、およびその厚さ方向に複数のトレンチが形成され、
    前記複数のトレンチのそれぞれの内壁面にはゲート酸化膜が形成され、
    前記ゲート酸化膜を介してポリシリコンゲート層が埋め込まれていることにより、前記第１半導体領域はソース領域、前記第２半導体領域はチャネル形成領域、前記エピタキシャル層および前記半導体基板はドレイン領域となるトレンチゲート構造であることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１、第２、第３、および第４ゲート端子のそれぞれは、前記ポリシリコンゲート層と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記複数の外部リードは、第１ドレインリードと第２ドレインリードとをさらに含み、
    前記第１ドレインリードは、前記第１ダイパッドと連結され、前記第１辺に沿って配置され、
    前記第２ドレインリードは、前記第２ダイパッドと連結され、前記第２辺に沿って配置されていることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１ドレインリードは、前記第１ゲートリードと前記第２ゲートリードとの間に配置され、
    前記第２ドレインリードは、前記第３ゲートリードと前記第４ゲートリードとの間に配置されていることを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１ゲート端子は、前記第１ゲートリードとボンディングワイヤにより電気的に接続され、
    前記第２ゲート端子は、前記第２ゲートリードとボンディングワイヤにより電気的に接続され、
    前記第３ゲート端子は、前記第３ゲートリードとボンディングワイヤにより電気的に接続され、
    前記第４ゲート端子は、前記第４ゲートリードとボンディングワイヤにより電気的に接続されていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記半導体装置内には、Ｈブリッジ回路が構成されていることを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第１ドレイン端子と前記第３ドレイン端子は、前記第１ダイパッドを介して電気的に接続され、
    前記第２ドレイン端子と前記第４ドレイン端子は、前記第２ダイパッドを介して電気的に接続されていることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第１半導体チップの前記第１裏面と前記第３半導体チップの前記第３裏面のそれぞれは、前記第１ダイパッドと半田を介して電気的に接続され、
    前記第２半導体チップの前記第２裏面と前記第４半導体チップの前記第４裏面のそれぞれは、前記第２ダイパッドと半田を介して電気的に接続されていることを特徴とする半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記半導体装置のパッケージ形状は、ＳＯＰであることを特徴とする半導体装置。
JP2005256042A 2005-09-05 2005-09-05 半導体装置 Expired - Fee Related JP4796359B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005256042A JP4796359B2 (ja) 2005-09-05 2005-09-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005256042A JP4796359B2 (ja) 2005-09-05 2005-09-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2007073581A JP2007073581A (ja) 2007-03-22
JP4796359B2 true JP4796359B2 (ja) 2011-10-19

Family

ID=37934807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005256042A Expired - Fee Related JP4796359B2 (ja) 2005-09-05 2005-09-05 半導体装置

Country Status (1)

Country Link
JP (1) JP4796359B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007016901B4 (de) * 2007-04-10 2012-01-26 Infineon Technologies Ag Halbleiterbauelement und elektronisches Modul
US8120161B2 (en) 2007-04-10 2012-02-21 Infineon Technologies Ag Semiconductor module including semiconductor chips coupled to external contact elements
JP5152526B2 (ja) * 2009-04-24 2013-02-27 株式会社デンソー 車載電力変換装置
JP2011108946A (ja) * 2009-11-19 2011-06-02 Aisin Seiki Co Ltd トランジスタの実装方法及び電子部品
US8704269B2 (en) 2010-12-22 2014-04-22 Infineon Technologies Ag Die package
JP5961529B2 (ja) * 2012-11-01 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
JP6992399B2 (ja) * 2017-10-19 2022-01-13 株式会社デンソー 半導体モジュール
JP7199214B2 (ja) * 2018-12-17 2023-01-05 ローム株式会社 半導体装置および電力変換装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61102043A (ja) * 1984-10-24 1986-05-20 Mitsubishi Electric Corp 半導体装置
JP2741697B2 (ja) * 1990-07-17 1998-04-22 本田技研工業株式会社 半導体装置
JPH04129233A (ja) * 1990-09-19 1992-04-30 Fujitsu Ltd 半導体ｈブリッジ回路
JP4244318B2 (ja) * 2003-12-03 2009-03-25 株式会社ルネサステクノロジ 半導体装置

Also Published As

Publication number Publication date
JP2007073581A (ja) 2007-03-22

Similar Documents

Publication Publication Date Title
JP4796359B2 (ja) 半導体装置
US7969000B2 (en) Semiconductor device
JP5390064B2 (ja) 半導体装置
JP4698225B2 (ja) ドレインクリップを備えた半導体ダイパッケージ
JP5787784B2 (ja) 半導体装置
US20090278167A1 (en) Semiconductor device including a plurality of chips and method of manufacturing semiconductor device
JP6897869B2 (ja) 半導体モジュール
JP2009527109A (ja) バッテリ電力制御用マルチ・チップ・モジュール
WO2012073307A1 (ja) 半導体装置
US6919628B2 (en) Stack chip package structure
JP3675603B2 (ja) 半導体装置
US20130249008A1 (en) Semiconductor device
JP5172290B2 (ja) 半導体装置
JP2930079B1 (ja) 半導体装置
JP4816214B2 (ja) 半導体装置及びその製造方法
JP2020202313A (ja) 半導体装置および半導体装置の製造方法
JP2005064248A (ja) 半導体装置およびその製造方法
US8125071B2 (en) Package structure utilizing high and low side drivers on separate dice
JPH07335811A (ja) 半導体装置
TW202125768A (zh) 公共源極平面網格陣列封裝
JP6642719B2 (ja) 半導体装置
US11908771B2 (en) Power semiconductor device with dual heat dissipation structures
US11508698B2 (en) Semiconductor package and semiconductor device
JP2005064532A (ja) 半導体装置
KR0154532B1 (ko) 수지봉지형 반도체장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080819

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100727

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110729

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees