JP4786897B2 - ソース駆動回路と駆動回路及び液晶ディスプレイ装置とその駆動方法 - Google Patents

Description

本発明はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のようなフラットパネルディスプレイを駆動する回路及び方法に係り、特にフラットパネルディスプレイのデータラインを駆動するソースドライバ回路及び方法、そしてフラットパネルディスプレイの共通電極を駆動する共通電圧ドライバ回路及び方法に関する。

ＬＣＤ、プラズマディスプレイパネル（ＰＤＰ）、電子発光ディスプレイパネルのような様々なタイプのフラットパネルディスプレイが伝統的なＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）に代替するために開発された。このようなフラットパネルディスプレイは小型、軽量、低電力消耗を要求する装置及び応用に適している。例えば、ＬＣＤは低電圧電源により駆動できて電力消耗が少ないために、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ドライバを使用して動作されうる。したがって、ＬＣＤはラップトップコンピュータ、携帯電話、ポケットコンピュータ、自動車、及びカラーテレビなどに広く採用されてきた。すなわち、ＬＣＤの軽量、小型、低電力消耗のような特徴がＬＣＤが携帯用装置と共に用いられるようにする。

図１は、従来のディスプレイシステムを示す概略図である。ディスプレイシステム１０は、ＬＣＤのようなディスプレイパネル１１及びディスプレイパネル１１を駆動して制御する複数個の構成要素、すなわちソース駆動ＩＣ １２、ゲート駆動ＩＣ １３、ＧＲＡＭ（Ｇｒａｐｈｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する制御器１４、及び電源発生器１５を備える。制御器１４は電源発生器１５、ソース駆動ＩＣ １２、及びゲート駆動ＩＣ １３を制御するために制御信号を発生させる。

ディスプレイパネル１１は、ソース駆動ＩＣ １２に連結される複数個のデータラインＤ_１〜Ｄ_ｎ及びゲート駆動ＩＣ １３に連結される複数個のゲートラインＧ１〜Ｇｍを備える。ディスプレイパネル１１は行と列のマトリックスに配列される複数個の画素／副画素を備える。いずれか１つの行に配列される画素／副画素はいずれか１つのゲートラインに共通連結され、いずれか１つの列に配列される画素／副画素はいずれか１つのデータラインに共通連結される。応用／設計によって、１つの画素／副画素がゲートラインとデータラインとの各交差点に構成される。

ディスプレイパネル１１がＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）−ＬＣＤであれば、ディスプレイパネル１１はマトリックス形態に配列された複数個の画素／副画素を含むＴＦＴボードを備える。図１に示されたように、それぞれの画素／副画素単位はＴＦＴ、ＴＦＴのドレーン電極と共通電極ＶＣＯＭ間に連結される液晶キャパシタＣｐ、液晶キャパシタＣｐと並列に連結される薄膜ストレージキャパシタＣｓｔとを含む。ストレージキャパシタＣｓｔはディスプレイ上のイメージが非選択区間の間に維持されるように電荷を保存する。液晶キャパシタＣｐはカラーフィルタプレートの共通電極ＶＣＯＭ、ＴＦＴの画素電極、及びこの電極間の液晶材料によって形成される。ＴＦＴのソース電極はデータラインに連結されてＴＦＴのゲート電極はゲートラインに連結される。ＴＦＴはゲートライン上のゲートドライバ信号ＶＧＨがＴＦＴのゲートに印加される時、データライン上のソース電圧を画素電極に印加するスイッチとしての役割をする。

電源発生器１５は複数個の基準電圧、すなわちソース駆動ＩＣ １２に印加されるソースドライバ電源ＡＶＤＤ、ガンマ基準電圧ＧＶＤＤ、及びパネル１１の共通電圧電極ＶＣＯＭに印加されるハイ共通電極電圧ＶＣＯＭＨ及びロー共通電極電圧ＶＣＯＭＬ、そして選択されたゲートラインを駆動するためにゲート駆動ＩＣ １３に印加されるゲートドライバターンオン電圧ＶＧＨ及びゲートドライバターンオフ電圧ＶＧＯＦＦを発生させる。

制御器１４はイメージ供給源（例えば、コンピュータの主基板）から出力される複数個の駆動データ信号及び駆動制御信号を入力として受信する。駆動データ信号はディスプレイパネル１１上にイメージを形成するＲ、Ｇ、Ｂデータを含む。駆動制御信号は垂直同期信号Ｖｓｙｎｃｈ、水平動期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、及びクロック信号Ｃｌｋを含む。制御器１４はＲ、Ｇ、Ｂデータに対応する複数個のディスプレイデータ信号ＤＤＡＴＡ及びソース制御信号をソース駆動ＩＣ １２に出力する。制御器１４はゲート駆動ＩＣ １３を制御するためにゲート制御信号を出力する。制御器１４はデータ及び制御信号がソース駆動ＩＣ １２及びゲート駆動ＩＣ １３から出力されるタイミングを制御する。例えば、所定の動作モードで、制御器１４はゲート駆動ＩＣ １３が連続的な方式でゲートドライバ出力信号ＶＧＨを各ゲートラインＧ１〜Ｇｍに伝達し、データ電圧が順に１つずつ活性化される行に配列された各画素／副画素に選択的に印加されるように、ソース及びゲート制御信号を発生させる。所定の他の動作モードでは、第１列に配列された画素／副画素を順次スキャニングした後、次の列に配列された画素／副画素をスキャニングすることによって、画素／副画素がチャージされうる。

ゲート駆動ＩＣ １３は、それぞれ対応するゲートラインＧ１〜Ｇｍを駆動する複数個のゲートドライバを含む。ソース駆動ＩＣ １２は対応するデータラインＤ_１〜Ｄ_ｎを駆動する複数個のソースドライバ回路１２−１ないし１２−ｎを含む。

図２は、従来のソースドライバ回路２０を概略的に示す。ソースドライバ回路２０は、ディスプレイパネル１１のデータラインを駆動するために図１のシステム１０に適用されうる。一般的に、図２に示されたようにソースドライバ回路２０は該当データラインＤｉを駆動するソースドライバ１２−ｉ及びグレイスケール電圧発生器２３を備える。図２のソースドライバ回路２０は図１のソースドライバＩＣ １２の従来の構造を示し、ここで各データライン（またはＲＧＢチャンネル）に対して１つのソースドライバ１２−ｉがある。グレイスケール電圧発生器２３の出力はソースドライバＩＣ １２の各ソースドライバ１２−１ないし１２−ｎに共通に印加される。

一般的に、ソースドライバ１２−ｉは極性反転回路２１、ラッチ回路２２、ガンマデコーダ２４、及び駆動バッファ２５を備える。ソースドライバ１２−ｉは複数個の制御信号、すなわち、極性制御信号Ｍ、ラッチ制御信号Ｓ＿ＬＡＴＣＨ、及びモード制御信号ＧＲＡＹ＿ＯＮ（ｇｒａｄｉｅｎｔ ｍｏｄｅ ｅｎａｂｌｅ ｓｉｇｎａｌ）及びＢＩＮ＿ＯＮ（ｂｉｎａｒｙ ｍｏｄｅ ｅｎａｂｌｅ ｓｉｇｎａｌ）により制御される。前記制御信号は以下でさらに説明される。ソースドライバ１２−ｉはグレイスケール電圧発生器２３によって発生するグレイスケール基準電圧を入力として受信する。

ソースドライバ１２−ｉはＧＲＡＭ １４からＲ、Ｇ、またはＢのためのディスプレイデータＤＤＡＴＡのｎビットブロックを入力として受信する。極性反転回路２１はディスプレイデータブロックＤＤＡＴＡを受信し、極性制御信号Ｍに応答してｎビットデータの極性を制御する。例えば、極性制御信号Ｍが論理“０”であれば、ディスプレイデータＤＤＡＴＡの極性が同一に維持される。すなわち、本来のディスプレイデータ（ポジティブ極性）が維持される。一方、極性制御信号Ｍが論理“１”であれば、ディスプレイデータＤＤＡＴＡの極性がネガティブ極性に反転される。図２の実施例で、極性反転回路２１は排他的ＯＲ（すなわち、ＸＯＲ）ゲートを使用して具現される。

ラッチ回路２２はラッチ制御信号Ｓ＿ＬＡＴＣＨに応答して極性反転回路２１から出力されるｎビットデータブロックをラッチする。図２の実施例で、ラッチ回路２２はクロックドｎビットラッチを使用して具現される。ラッチ回路２２はラッチされたディスプレイデータブロックＣＤ［ｎ−１：０］をガンマデコーダ２４に出力する。グレイスケール電圧発生器２３は２^ｎ個の相異なるグレイスケール基準電圧ＶＧ［２^ｎ−１：０］を発生させ、ガンマデコーダ２４に出力する。ガンマデコーダ２４はラッチ回路２２から出力されるｎビットディスプレイデータブロックＣＤ［ｎ−１：０］をデコードし、１つのグレイスケール電圧を選択して駆動バッファ２５に出力する。それぞれの画素（ＲＧＢ副画素を含む）において、ｎビットグレイスケール構造を利用して各画素に対して発生できるグレイスケール（または他のカラー）の数は２^ｎ（Ｒ）２^ｎ（Ｇ）２^ｎ（Ｂ）＝２^３ｎである。

駆動バッファ２５は第１ドライバ２６、第１ドライバ出力スイッチＳ１、及び第２ドライバ２７を備える。第１ドライバ２６はガンマデコーダ２４から出力されるグレイスケール電圧をバッファリングして増幅する。第２ドライバ２７はラッチされたディスプレイデータＣＤ［ｎ−１：０］のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ＣＤ［ｎ−１］をバッファリングして増幅する。駆動バッファ２５は対応するデータラインＤｉを駆動するソースドライバ出力信号Ｓｎを発生させる。ソースドライバ出力信号Ｓｎは選択される動作モード、すなわち２進モード（８−カラーモード）またはグラジエントモード（２^３ｎカラーモード）によって変わる。

グラジエントモードで、スイッチＳ１を活性化させるために制御信号ＧＲＡＹ＿ＯＮがイネーブルされ（論理“１”）、これにより第１ドライバ２６がバッファリングされたグレイスケール電圧を出力しうる。また、グラジエントモードで、第２ドライバ２７に印加される制御信号ＢＩＮ＿ＯＮは第２ドライバ２７を非活性化させるために、ディスエーブルされる（論理“０”）。一方、２進モードで制御信号ＧＲＡＹ＿ＯＮはスイッチＳ１を非活性化させるためにディスエーブルされ（論理“０”）、これにより第１ドライバ２６がバッファリングされたグレイスケール電圧をＳｎとして出力することが防止される。そして、制御信号ＢＩＮ＿ＯＮは第２ドライバ２７を活性化させるためにイネーブルされる（論理“１”）。

２進モードで、第２ドライバ２７はラッチされたディスプレイデータＣＤ［ｎ−１：０］のＭＳＢの論理レベルによって、ソースドライバ電源電圧ＡＶＤＤまたはソースドライバのための接地電圧ＡＶＳＳのソースドライバ出力電圧Ｓｎを出力する。

図３は、図２のソースドライバ回路の２進動作モードを示すタイミング図である。図３で、ＲＧＢデータの解像度は６ビット（すなわちｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。図３に示されたように、２進モードで制御信号ＢＩＮ＿ＯＮは論理“１”に固定されて制御信号ＧＲＡＹ＿ＯＮは論理“０”に固定される。したがって、スイッチＳ１がオープンされて第２ドライバ２７が活性化される。

また、図３に示されたように、時間Ｔ_１の前に値００ＨのラッチされたディスプレイデータＣＤ［５：０］は論理“０”の最上位ビットＣＤ［５］を有し、その結果第２ドライバ２７からソースドライバのための接地電圧ＡＶＳＳのソースドライバ出力信号Ｓｎが出力される。時間Ｔ_１に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は最上位ビットＣＤ［５］が論理“１”の値３ＦＨとなる。これに応答して、第２ドライバ２７から出力されるソースドライバ出力信号ＳｎはＡＶＳＳからソースドライバ電源電圧レベルＡＶＤＤに遷移する。そして時間Ｔ_２に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は最上位ビットＣＤ［５］が論理“０”の値０７Ｈとなる。これに応答して、第２ドライバ２７から出力されるソースドライバ出力信号ＳｎはＡＶＤＤからＡＶＳＳに遷移する。そして時間Ｔ_３に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は最上位ビットＣＤ［５］が論理“０”の値１９Ｈとなる。これに応答して、ソースドライバ出力信号ＳｎはＡＶＳＳに維持される。

図４は、図２のソースドライバ回路のグラジエント動作モードを示すタイミング図である。図４で、ＲＧＢデータの解像度は６ビット（すなわちｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）、及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。図４に示されたように、２進モードで制御信号ＢＩＮ＿ＯＮは論理“０”に固定されて制御信号ＧＲＡＹ＿ＯＮは論理“１”に固定される。したがって、第２ドライバ２７は非活性化されてスイッチＳ１は活性化され、第１ドライバ２６はデコーダ２４によって選択されたグレイスケール電圧をＳｎとしてバッファリングして出力する。

特に、図４のタイミング図に示されたように時間Ｔ_１の前に、００ＨのラッチされたディスプレイデータＣＤ［５：０］によってソースドライバ出力信号Ｓｎは値ＶＧ［０］になる。

時間Ｔ_１に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は値３ＦＨになり、これによってＳｎがＶＧ［０］からＶＧ［６３］に遷移する。そして、時間Ｔ_２に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は値０７Ｈになり、これによってＳｎがＶＧ［６３］からＶＧ［７］に遷移する。そして、時間Ｔ_３に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は値１９Ｈになり、これによってＳｎがＶＧ［７］からＶＧ［２５］に遷移する。

図５は、ディスプレイパネル１１の共通電極ＶＣＯＭを駆動するための図１のシステム１０に具現された従来の共通電圧ドライバ回路を概略的に示す。一般的に、共通電圧ドライバは第１及び第２ドライバ３１、３２、スイッチ３３、３４、及びキャパシタ３５、３６を備える。第１ドライバ３１は、ハイ共通電圧ＶＣＯＭＨをバッファリングして出力する。以下、説明される通り、電源発生回路１５のＶＣＯＭＨ電圧発生器はＡＶＤＤ電源からＶＣＯＭＨを発生させる。キャパシタ３５は出力電圧を安定化させるために第１ドライバ３１の出力に連結される。スイッチ３３は第１ドライバ３１の出力をＶＣＯＭノードＮに選択的に連結し、ＶＣＯＭをハイ共通電圧ＶＣＯＭＨに駆動するために制御信号ＶＣＭＨ＿ＯＮによって制御される。

第２ドライバ３２は、ロー共通電圧ＶＣＯＭＬをバッファリングして出力する。以下、説明される通り、電源発生回路１５のＶＣＯＭＬ電圧発生器はＶＣＬ（−ＶＣＩ）電源からＶＣＯＭＬを発生させる。キャパシタ３６は出力電圧を安定化させるために第２ドライバ３２の出力に連結される。スイッチ３４は第２ドライバ３２の出力をＶＣＯＭノードＮに選択的に連結し、ＶＣＯＭをロー共通電圧ＶＣＯＭＬに駆動するために制御信号ＶＣＭＬ＿ＯＮによって制御される。

図６は、図５の回路を使用して共通電極を駆動する従来の方法を示すタイミング図である。図６を参照すれば、時間Ｔ_１に極性制御信号Ｍ及び制御信号ＶＣＭＨ＿ＯＮがイネーブルされ、制御信号ＶＣＭＬ＿ＯＮがディスエーブルされる。その結果、スイッチ３３は活性化されてスイッチ３４は非活性化され、ＶＣＯＭは第１ドライバ３１によってＶＣＯＭＨからＶＣＯＭＬに駆動される。時間Ｔ_２に、極性制御信号Ｍ及び制御信号ＶＣＭＨ＿ＯＮがディスエーブルされ、制御信号ＶＣＭＬ＿ＯＮがイネーブルされる。その結果、スイッチ３３は非活性化されてスイッチ３４は活性化され、ＶＣＯＭは第２ドライバ３２によってＶＣＯＭＬからＶＣＯＭＨに駆動される。

ＬＣＤパネルのようなディスプレイシステムが小型携帯用の装置に具現される際は、バッテリ電源を保全するためにディスプレイシステムを駆動するために必要な電力消耗を減少させることが重要である。一般的に、平板パネルディスプレイを駆動するために必要な電力は主にソースドライバ及びＶＣＯＭドライバから消耗される。特に、データラインを駆動するためにソースドライバによって発生する電圧はディスプレイの駆動速度を向上させるために（すなわち、液晶キャパシタＣｐを素早くチャージさせるために）、比較的に高いレベルを有するように設計される。しかし、駆動電圧が高まれば、これに比例して電力消耗が増加する。また、共通電圧の極性がサイクル毎に反転されるため、共通電極を駆動することが電力消耗の重要な原因のうち１つである。

一般的に、ソース及びＶＣＯＭ駆動電圧は所定の電圧発生器によって発生する内部電圧であり、前記電圧発生器は中間基準電圧源から出力される電圧を昇圧させることで駆動電圧を発生させる。例えば、図７は図１の電源発生器１５の従来構造を示すブロック図である。一般的に、電源発生器１５は中間基準電圧源ＶＣＩを使用して複数個の内部基準電圧を発生させる。特に、電源発生器１５は中間基準電圧ＶＣＩを所定の量αほど昇圧させることによってソースドライバ電源電圧ＡＶＤＤを発生させる第１電源発生器１５−１を含む。ＡＶＤＤ電圧はソースドライバ１２に印加されてＧＶＤＤ及びＶＣＯＭＨを発生させるために他の電源発生器（図示せず）に入力される。第２電源発生器１５−２は入力として基準電圧ＡＶＤＤを受信し、ＡＶＤＤを所定の量βほど昇圧させることによってＶＧＨを発生させる。第３電源発生器１５−３は入力として基準電圧ＶＧＨを受信してＶＧＬ（ここで、ＶＧＬ＝−ＶＧＨ）を発生させる。第４電源発生器１５−４は入力として中間基準電圧ＶＣＩを受信してＶＣＬ（ここで、ＶＣＬ＝−ＶＣＩ）を発生させる。

従来のソース及びＶＣＯＭドライバ回路の問題点は、データライン及びＶＣＯＭを駆動するために昇圧電圧を使用するによって発生する電力消耗の増加であった。特に図２を参照すれば、駆動バッファ２５の第１及び第２ドライバ２６、２７はデータラインを駆動するために昇圧電源ＡＶＤＤを使用する。昇圧電源ＡＶＤＤはＶＣＯＭＨを発生させ、ディスプレイパネル１１の共通電極ＶＣＯＭを駆動するために使われる。ＡＶＤＤに対して、電力消耗Ｐ_ＡＶＤＤはＩ_ＡＶＤＤ×ＡＶＤＤ、すなわちα×Ｉ_ＡＶＤＤ×ＶＣＩとなり、駆動電流Ｉ_ＡＶＤＤは中間電源ＶＣＩから供給される。駆動電流Ｉ_ＡＶＤＤのための電流消費はＶＣＩ電源から誘導されるが、ＡＶＤＤ電源に基づいた実際の電力消耗はαが１より大きい時、さらに大きくなる。したがって、データライン及びＶＣＯＭを駆動するための昇圧電源ＡＶＤＤ及びＶＣＯＭＨは同一電流消費に対してさらに多い電力消耗を招く。

本発明が解決しようとする技術的課題は、フラットパネルディスプレイのデータライン駆動において、減少された電力消耗を提供するソースドライバ回路及び方法を提供するところにある。

本発明が解決しようとする他の技術的課題は、フラットパネルディスプレイの共通電極の駆動において、減少された電力消耗を提供する共通電圧ドライバ回路及び方法を提供するところにある。

前記の技術的課題を達成するための本発明の望ましい実施例は、電力消耗を減少させて電荷リサイクルを提供するために完全に昇圧された駆動電圧のみを使用せず、各駆動サイクルにおいて中間基準電圧と昇圧された駆動電圧をも共に使用するソースドライバ回路及び方法、そして共通電圧ドライバ回路及び方法を含む。

本発明の望ましい一実施例で、ディスプレイのデータラインを駆動するソース駆動回路は、ディスプレイデータを受信して前記受信されたディスプレイデータに対応するソース駆動電圧を発生させ、前記ソース駆動電圧をディスプレイのデータラインに印加するソースドライバ回路と、中間ソース駆動電圧を発生させる電圧発生回路と、及び前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソースドライバ回路によって前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備えることを特徴とする。

前記制御回路は、前記受信されたディスプレイデータを以前に受信されたディスプレイデータと比較して比較信号を発生させる比較器、及び前記中間ソース駆動電圧を前記電圧発生回路から前記データラインに選択的に印加するために前記比較信号に応答するスイッチを備える。前記制御回路は前記以前に受信されたディスプレイデータを前記比較器に出力するラッチをさらに備える。前記比較器は前記受信されたディスプレイデータの最上位ビットを前記以前に受信されたディスプレイデータの最上位ビットと比較する。前記比較器は、前記受信されたディスプレイデータの最上位ビットと前記以前に受信されたディスプレイデータの最上位ビットとが同一である時、前記スイッチを非活性化させるために制御信号を発生させる。

本発明の他の望ましい実施例で、ディスプレイのデータラインを駆動する回路は、ｎ−ビットディスプレイ信号及び極性制御信号を受信し、前記極性制御信号に応答して前記ｎ−ビットディスプレイ信号の極性を反転させるか、またはそのまま維持させる極性制御回路と、第１ラッチ制御信号に応答して前記極性制御回路から出力される前記ｎ−ビットディスプレイ信号をラッチする第１ラッチと、複数個のグレイスケール基準電圧及び前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号を入力として受信し、前記グレイスケール基準電圧のうち１つを選択的に出力するために前記ｎ−ビットディスプレイ信号をデコードするデコーダと、ソース駆動電圧を発生させてディスプレイのデータラインに印加し、第１動作モードで前記デコーダから出力される前記グレイスケール基準電圧から前記ソース駆動電圧を発生させるために第１モード制御信号に応答し、第２動作モードで前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号の最上位ビットに基づいて前記ソース駆動電圧を発生させるために第２モード制御信号に応答するバッファと、中間ソース駆動電圧を発生させる電圧発生回路と、及び前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧で駆動するために前記バッファ回路によって前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧で駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備えることを特徴とする。

本発明の望ましい一実施例で、ディスプレイの共通電極を駆動する共通電圧ドライバ回路は、高共通電圧を出力する第１ドライバ回路と、低共通電圧を出力する第２ドライバ回路と、第１制御信号に応答して前記ディスプレイパネルの共通電極に前記第１ドライバ回路の出力を選択的に連結する第１スイッチと、第２制御信号に応答して前記共通電極に前記第２ドライバ回路の出力を選択的に連結する第２スイッチと、及び１つまたはそれ以上の中間制御信号に応答して前記共通電極に１つまたはその以上の中間共通電圧を出力する中間電圧出力回路と、を備えることを特徴とする。

前記共通電圧ドライバ回路は、前記高共通電圧を出力する前に前記１つまたはその以上の中間共通電圧で前記共通電極を駆動することにより、前記共通電極を前記低共通電圧から前記高共通電圧で駆動する。前記共通電圧ドライバ回路は、前記低共通電圧を出力する前に前記１つまたはそれ以上の中間共通電圧で前記共通電極を駆動することにより、前記共通電極を前記高共通電圧から前記低共通電圧に駆動する。

前記中間電圧出力回路は１つまたはそれ以上のスイッチング素子を備え、各スイッチング素子は前記中間共通電圧のうち対応するものを前記共通電極に選択的に連結するために前記中間制御信号のうち対応するものに応答する。

前記中間共通電圧の少なくとも１つは接地電圧であり、前記中間共通電圧の少なくとも１つは前記高共通電圧の約１／２ないし約３／４の範囲にある電圧である。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び貼付図面に記載された内容を参照せねばならない。

本発明によるソースドライバ回路及び方法、並びに共通電圧ドライバ回路及び方法は電力消耗を減少させられる。

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図８は、本発明の望ましい実施例によるソース駆動回路を示す概略図である。図８に示された望ましい実施例は、図２に示されたソース駆動回路２０の拡張であり、この実施例はディスプレイパネルのデータライン駆動に消耗される電力をかなり減少させる。一般的に、ソース駆動回路８０は対応するデータラインＤｉを駆動するためにソースドライバ出力信号Ｓｎを発生させるソースドライバ８１、グレイスケール発生器２３、及び中間電圧発生器９０を備える。図８のソース駆動回路８０は望ましい実施例による構造を示しており、このソース駆動回路８０は図１のディスプレイシステムでソースドライバＩＣ １２内に具現されうる。ソース駆動回路８０で、各データラインＤｉ（または、ＲＧＢチャンネル）に対して１つのソースドライバ８１が割り当てられ、グレイスケール発生器２３及び中間電圧発生器９０はすべてのソースドライバのために共通に具現される。

ソースドライバ８１が極性反転回路２１、ラッチ回路２２、ガンマデコーダ２４、及び駆動バッファ２５を備えるという点では、図２のソースドライバ１２−ｉの構造と類似している。しかし、ソースドライバ８１は現在の最上位ビットＭＳＢを以前の最上位ビットＭＳＢと比較し、比較結果によって中間電圧発生器９０から出力される中間電圧にデータラインＤｉを連結する比較回路８２をさらに備える。中間電圧発生器９０は、動作モード（２進またはグラジエント）によって他の中間電圧を出力する。

特に、比較回路８２はラッチ回路８３、ＸＯＲ回路８４、ＡＮＤゲート８５、及びスイッチ素子Ｓ２を備える。望ましい実施例でラッチ回路８３は、ラッチ制御信号ＰＤ＿ＬＡＴＣＨに応答してラッチ２２に保存されたディスプレイデータの現在ラッチされたブロックの最上位ビットＣＤ［ｎ−１］をラッチし、以前にラッチされたディスプレイデータの最上位ビットＰＤ［ｎ−１］を出力する１ビットクロックドＤ型ラッチに構成される。

ＸＯＲ回路８４は、ラッチ２２からディスプレイデータＣＤ［ｎ−１：０］の現在ブロックの最上位ビットＣＤ［ｎ−１］、及びラッチ８３から以前にラッチされたディスプレイデータの最上位ビットＰＤ［ｎ−１］を入力として受信する。ＸＯＲゲート８４は、最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが異なる時に論理“１”を出力し、最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが同一である時に論理“０”を出力する。ＡＮＤゲート８５は、ＸＯＲゲート８４の出力及び制御信号ＶＣＩＲを受信する２−入力ＡＮＤゲートに構成される。ＡＮＤゲート８５は、スイッチＳ２の活性化／非活性化を制御するために、制御信号ＶＣＩＲに応答してＸＯＲゲート８４の出力を伝達するゲーティング回路としての役割をする。本発明の実施例で、スイッチＳ２はＡＮＤゲート８５の出力が論理“１”である時（最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが異なる時）に活性化され、スイッチＳ２はＡＮＤゲート８５の出力が論理“０”である時（最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが同一である時）に非活性化される。

スイッチＳ２が活性化される時、中間電圧発生器９０から出力される中間電圧がデータラインＤｉを駆動するために印加される。ＸＯＲゲート８４及びＡＮＤゲート８５は同一機能を有する他の論理ゲートに代替されうる。

中間電圧発生器９０は、増幅器に該当する第３ドライバ９１及びスイッチＳ３を含んで選択的にキャパシタ９２をさらに含みうる。第３ドライバ９１は、グレイスケール発生器２３から出力されるグレイスケール基準電圧ＶＧの１つをＶＣＩ電源を使用してバッファリングして出力する。望ましい実施例で、第３ドライバ９１はグレイスケール基準電圧ＶＧ［２^ｎ−１−１］を受信する。ここで、基準電圧ＶＧ［２^ｎ−１−１］はＶＣＩ電源より低いことが望ましい。スイッチＳ３は、電圧選択制御信号ＢＩＮ＿ＦＬＡＧに応答して第１中間電圧ＶＣＩが印加される第１ノードＮ１に連結されるか、または第２中間電圧ＶＧ［２^ｎ−１−１］が印加される第２ノードＮ２（第３ドライバ９１の出力）に連結される。キャパシタ９２は出力電圧を安定化させるために第３ドライバ９１の出力に選択的に連結されうる。

本発明の望ましい実施例で、中間ソース駆動電圧ＶＣＩはソース駆動電圧ＡＶＤＤのフルスイング電圧の約１／２ないし１／３の範囲にある。例えば、ＡＶＤＤが約５〜６ボルトであれば、ＶＣＩは約２〜３ボルトであってＡＶＳＳは約０ボルトである。

２進モードで、電圧選択制御信号ＢＩＮ＿ＦＬＡＧが論理“１”である時、Ｓ３が第１ノードＮ１に連結されて中間電圧ＶＣＩがＳ２に伝達される。グラジエントモードで、電圧選択制御信号ＢＩＮ＿ＦＬＡＧが論理“０”である時は、Ｓ３が第２ノードＮ２に連結されて中間電圧ＶＧ［２^ｎ−１−１］がＳ２に伝えられる。それぞれの制御信号Ｍ、Ｓ＿ＬＡＴＣＨ、ＢＩＮ＿ＯＮ、ＧＲＡＹ＿ＯＮ、ＶＣＩＲ、ＢＩＮ＿ＦＬＡＧは図１に示されたコントローラ１４のようなコントローラで発生する。前記の説明通りに、中間電圧発生器９０はソースドライバＩＣ内のすべてのソースドライバ８１によって共通に使われる。

図９は、本発明の望ましい実施例によるデータラインを駆動するソース駆動方法を示すタイミング図である。説明の便宜のために、図９の方法は図８のソース駆動回路８０を参照して説明される。図９の方法は、図８のソースドライバ回路の２進動作モードに該当する。図９で、ＲＧＢデータの解像度は６ビット（すなわちｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）、及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。また、２進モードで制御信号ＧＲＡＹ＿ＯＮは論理“０”に固定され（スイッチＳ１がオープンされる）、制御信号ＢＩＮ＿ＦＬＡＧは論理“１”に固定される（スイッチＳ３がノードＮ１に連結される）と仮定する。

図９に示されたように時間Ｔ_１前に、ラッチされたディスプレイデータＣＤ［５：０］の値００Ｈがｎ−ビットラッチ回路２２から出力される。ラッチされたディスプレイデータＣＤ［５：０］の最上位ビットＣＤ［５］は論理“０”である。また、時間Ｔ_１前に、制御信号ＢＩＮ＿ＯＮが論理“１”になって第２ドライバ２７がターンオンされる。最上位ビットＣＤ［５］が論理“０”であれば、第２ドライバ２７はソースドライバのための接地電圧ＡＶＳＳのソースドライバ出力信号ＳｎをデータラインＤｉに出力する。時間Ｔ_１前に活性化されるラッチ制御信号ＰＤ＿ＬＡＴＣＨは、１−ビットラッチ８３がディスプレイデータ００Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチするように制御する。図９に示されたように、ラッチ制御信号ＰＤ＿ＬＡＴＣＨは、ラッチ制御信号Ｓ＿ＬＡＴＣＨがディスプレイデータの次のブロックをラッチするために活性化される前に活性化される。

次に、時間Ｔ_１で、ラッチ制御信号Ｓ＿ＬＡＴＣＨが活性化され、これによってラッチ２２は最上位ビットＣＤ［５］が論理“１”であるディスプレイデータＣＤ［５：０］の値３ＦＨをラッチして出力する。また、時間Ｔ_１の後、区間Ｐ_１の間にゲーティング信号ＶＣＩＲは活性化されて制御信号ＢＩＮ＿ＯＮは非活性化される。制御信号ＢＩＮ＿ＯＮが非活性化されれば、第２ドライバ２７はターンオフされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が１であり、ＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されて第２ドライバがターンオフされれば、ＶＣＩ電源電圧はソース駆動出力信号Ｓｎを有するデータラインＤｉを区間Ｐ_１の間にＡＶＳＳから中間電圧ＶＣＩに駆動する。

時間Ｔ_２で、ＶＣＩＲは非活性化されてＢＩＮ＿ＯＮは活性化され、これによってスイッチＳ２がオープンされて（データラインＤｉからＶＣＩが切れる）第２ドライバ２７がターンオンされる。現在の最上位ビットＣＤ［５］が論理“１”であれば、第２ドライバ２７は区間Ｔ_２の間に出力信号ＳｎをＶＣＩからＡＶＤＤに駆動する。区間Ｐ_２の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ３ＦＨの最上位ビットＣＤ［５］＝論理“１”をラッチしてＰＤ［５］＝論理“１”を出力する。

続いて時間Ｔ_３で、Ｓ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”であるディスプレイデータＣＤ［５：０］の値０７Ｈをラッチして出力する。また、Ｔ_３後の区間Ｐ_３の間に、ＶＣＩＲは活性化されてＢＩＮ＿ＯＮは非活性化される。制御信号ＢＩＮ＿ＯＮが非活性化されれば、第２ドライバ２７はターンオフされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が１）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されれば、データラインＤｉがＶＣＩ電源に連結され、これによってソースドライバ出力信号ＳｎがＡＶＤＤから中間電圧ＶＣＩにディスチャージされる。

続いて時間Ｔ_４に、ＶＣＩＲは非活性化されてＢＩＮ＿ＯＮは活性化される。これによって、スイッチＳ２がオープンされ（すなわち、データラインＤｉからＶＣＩが切れる）、第２ドライバ２７がターンオンされる。ＣＤ［５］が０であれば、第２ドライバ２７は区間Ｐ_４の間にＳｎをＶＣＩからＡＶＳＳに駆動する。区間Ｐ_４の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ０７Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチしてＰＤ［５］＝論理“０”を出力する。

次に時間Ｔ_５にＳ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”であるディスプレイデータＣＤ［５：０］の値１９Ｈをラッチして出力する。また、Ｔ_５後の区間Ｐ_５の間に、ＶＣＩＲは活性化されてＢＩＮ＿ＯＮは非活性化される。制御信号ＢＩＮ＿ＯＮが非活性化されれば、第２ドライバ２７はターンオフされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが同一であるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“０”になり、これによってスイッチＳ２は非活性化状態を維持する。Ｓ２が非活性化されれば、ソースドライバ出力信号ＳｎはＡＶＳＳに維持される（すなわち、ＶＣＩにチャージされない）。時間Ｔ_６の後に、ＶＣＩＲは非活性化されてＢＩＮ＿ＯＮは活性化される。ＣＤ［５］が０であれば、第２ドライバ２７はＳｎをＡＶＳＳに維持させる。

図１０は、本発明の望ましい他の実施例によるデータラインを駆動するソース駆動方法を示すタイミング図である。説明の便宜のために、図１０の方法は図８のソース駆動回路８０を参照して説明される。図１０の方法は、図８のソースドライバ回路のグラジエント動作モードに該当する。図１０で、ＲＧＢデータの解像度は６ビット（すなわち、ｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）、及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。また、グラジエントモードで制御信号ＢＩＮ＿ＯＮは論理“０”に固定され（第２ドライバ２７が非活性化される）、制御信号ＢＩＮ＿ＦＬＡＧは論理“０”に固定される（スイッチＳ３が第３ドライバ９１の出力であるノードＮ２に連結される）と仮定する。

図１０に示されたように時間Ｔ_１の前に、ラッチされたディスプレイデータＣＤ［５：０］の値００Ｈがｎ−ビットラッチ回路２２から出力される。ラッチされたディスプレイデータＣＤ［５：０］の最上位ビットＣＤ［５］は論理“０”である。また、時間Ｔ_１の前に、制御信号ＧＲＡＹ＿ＯＮが論理“１”になってスイッチＳ１が短絡される。これにより、第１ドライバ２６はソースドライバ出力信号Ｓｎを有するデータラインＤｉを中間電圧ＶＧ［３１］より低いグレイスケール電圧ＶＧに駆動する。時間Ｔ_１の前に活性化されるラッチ制御信号ＰＤ＿ＬＡＴＣＨは、１−ビットラッチ８３がディスプレイデータ００Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチしてＰＤ［５］＝論理“０”を出力するように制御する。図１０に示されたように、ラッチ制御信号ＰＤ＿ＬＡＴＣＨはラッチ制御信号Ｓ＿ＬＡＴＣＨがディスプレイデータの次のブロックをラッチするために活性化される前に、活性化される。

次に時間Ｔ_１で、ラッチ制御信号Ｓ＿ＬＡＴＣＨが活性化され、これによってラッチ２２は最上位ビットＣＤ［５］が論理“１”であるディスプレイデータＣＤ［５：０］の値３ＦＨをラッチして出力する。また、時間Ｔ_１の後、区間Ｐ_１の間にゲーティング信号ＶＣＩＲは活性化されて制御信号ＧＲＡＹ＿ＯＮは非活性化される。制御信号ＧＲＡＹ＿ＯＮが非活性化されればスイッチＳ１がオープンされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が１であってＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されてＳ１がオープンされれば、第３ドライバ９１がソース駆動出力信号Ｓｎを有するデータラインＤｉを区間Ｐ_１の間にＶＧ［０］から中間電圧ＶＧ［３１］に駆動する。

時間Ｔ_２で、ＶＣＩＲは非活性化されてＧＲＡＹ＿ＯＮは活性化され、これによってスイッチＳ２がオープンされて（データラインＤｉから第３ドライバ９１の出力が切れる）スイッチＳ１が短絡される。ＣＤ［５：０］が３ＦＨであれば、第１ドライバ２６は区間Ｔ_２の間に出力信号ＳｎをＶＧ［３１］からＶＧ［６３］に駆動する。区間Ｐ_２の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ３ＦＨの最上位ビットＣＤ［５］＝論理“１”をラッチしてＰＤ［５］＝論理“１”を出力する。

次に、時間Ｔ_３でＳ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”のディスプレイデータＣＤ［５：０］の値０７Ｈをラッチして出力する。また、Ｔ_３後の区間Ｐ_３の間に、ＶＣＩＲは活性化されてＧＲＡＹ＿ＯＮは非活性化される。制御信号ＧＲＡＹ＿ＯＮが非活性化されればスイッチＳ１がオープンされ、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が１）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されればデータラインＤｉがノードＮ２に連結され、これによってドライバ９１がソースドライバ出力信号ＳｎをＶＧ［６３］から中間電圧ＶＧ［３１］にディスチャージさせる。

続いて時間Ｔ_４で、ＶＣＩＲは非活性化されてＧＲＡＹ＿ＯＮは活性化される。これによって、スイッチＳ２がオープンされて（すなわち、データラインＤｉからノードＮ２が切れる）スイッチＳ１が短絡される。ＣＤ［５：０］が０７Ｈであれば、第１ドライバ２６は区間Ｐ_４の間にＳｎをＶＧ［３１］からＶＧ［７］で駆動する。区間Ｐ_４の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ０７Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチしてＰＤ［５］＝論理“０”を出力する。

次に時間Ｔ_５で、Ｓ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”であるディスプレイデータＣＤ［５：０］の値１９Ｈをラッチして出力する。また、Ｔ_５後の区間Ｐ_５の間に、ＶＣＩＲは活性化されてＧＲＡＹ＿ＯＮは非活性化される。制御信号ＧＲＡＹ＿ＯＮが非活性化されればスイッチＳ１がオープンされ、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが同一であるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“０”になり、これによってスイッチＳ２は非活性化状態を維持する。Ｓ２が非活性化されれば、ソースドライバ出力信号Ｓｎは区間Ｐ_５の間にＶＧ［７］に維持される（すなわち、ＶＧ［３１］にチャージされない）。時間Ｔ_６の後に、ＶＣＩＲは非活性化されてＧＲＡＹ＿ＯＮは活性化される。ＣＤ［５：０］が１９Ｈであれば、第１ドライバ２６はＳｎをＶＧ［２５］に駆動する。

図８、９、及び１０を参照して説明されたソース駆動回路及び方法は、図２、３、及び４を参照して説明された従来の回路及び方法に比べて大幅に電力消耗を減少させる。特に、図９の区間Ｐ_１でデータラインＤｉを部分的に駆動するためにＶＣＩ電源を使用することにより、データラインを駆動するために昇圧電源（ＡＶＤＤ）が使われる図３の従来の方法に比べて電力消耗が減少される。また、区間Ｐ_３でデータラインを駆動するためにＶＣＩ電源を使用することにより、ＶＣＩ電源に対する“ネガティブ”電流に起因して電荷リサイクル動作が誘発される。

そのうえ、図１０でグラジエント動作モードは第３ドライバ９１に対してＶＣＩ電源を使用することにより、図４の従来の方法に比べて電力消耗を大きく減少させる。特に、図１０で、データラインをＶＧ［３１］で駆動するために第３ドライバ９１が昇圧されていないＶＣＩ電源を使用することにより、区間Ｐ_１で電力消耗が減少され、区間Ｐ_３でＶＣＩ電源に対するネガティブ電流が電荷リサイクル動作を誘発する。

例えば、Ｉ_ＤがＡＶＳＳからＡＶＤＤまでの総駆動電流であって区間Ｐ_１での駆動電流がＩ_Ｄ１、区間Ｐ_２での駆動電流がＩ_Ｄ２、Ｉ_Ｄ＝Ｉ_Ｄ１＋Ｉ_Ｄ２であると仮定する。そして、ＡＶＳＳが０ボルトであってＡＶＤＤがα×ＶＣＩであると仮定し、データラインを駆動するためにＶＣＩ電源が部分的に使われる図９の本発明の方法によれば、区間Ｐ_１、Ｐ_２での総駆動電力消耗Ｐは次の数式によって求められる。

Ｐ＝Ｉ_Ｄ１×（ＶＣＩ−ＡＶＳＳ）＋Ｉ_Ｄ２×（ＡＶＤＤ−ＶＣＩ）
＝Ｉ_Ｄ１×ＶＣＩ＋｛Ｉ_Ｄ２×（ＶＣＩ×α）−Ｉ_Ｄ２×ＶＣＩ｝｝
＝ＶＣＩ×（Ｉ_Ｄ１−Ｉ_Ｄ２＋α×Ｉ_Ｄ２）

これと対照的に図３の従来方法によれば、区間Ｐ_１、Ｐ_２での総駆動電力消耗Ｐ’は次の数式によって求められる。
Ｐ’＝Ｉ_Ｄ×（ＡＶＤＤ−ＡＶＳＳ）
＝Ｉ_Ｄ×ＡＶＤＤ
＝Ｉ_Ｄ×（α×ＶＣＩ）
＝ＶＣＩ×（α×Ｉ_Ｄ１＋α×Ｉ_Ｄ２）

総駆動電流が従来方法及び本発明について同一であると仮定すれば、αが１より大きい時に、従来方法による総駆動電力消耗Ｐ’が本発明の方法による総駆動電力消耗Ｐより大きい。すなわち、従来の方法に比べて本発明による方法において電力消耗が減少される。

したがって、図９及び図１０の本発明の望ましい方法によれば、区間Ｐ_１の間にＶＣＩ電源を使用することによって従来の方法に比べて１／αの電力を消耗する。また、前記のように、区間Ｐ_３でＶＣＩ電源に対するネガティブ電流に起因して電荷リサイクルが発生する。

図１１は本発明の望ましい実施例による共通電圧ドライバ回路４０を示す。共通電圧ドライバ回路４０は第１及び第２ドライバ３１、３２、スイッチ３３、３４、及びキャパシタ３５、３６を備えるというところにおいて、図５のドライバ回路３０と類似している。共通電圧ドライバ回路４０は、１つまたはそれ以上の中間制御信号に応答して１つまたはその以上の中間共通電圧を共通電極ＶＣＯＭノードＮに出力する中間電圧出力回路４１を備える。

特に、図１１に示された望ましい実施例で、中間電圧出力回路４１は基準電圧ＶＣＩをバッファリングして出力する第３ドライバ４２、及びそれぞれ中間電圧制御信号ＶＣＩＲ、ＶＳＳＲによって制御されるスイッチ４３、４４を備える。スイッチ４３はドライバ４２の出力をＶＣＯＭノードＮに連結するために制御され、スイッチ４４はＶＣＯＭノードＮを接地電圧ＡＶＳＳに連結するために制御される。本発明の望ましい実施例で、ＶＣＯＭＨは約４ボルト、ＶＣＩは約２〜３ボルト、ＡＶＳＳは０ボルト、そしてＶＣＯＭＬは約−１ボルトである。

図１２を参照して以下で説明される通りに、図１１のドライバ回路４０を使用して共通電極を駆動する方法は図５の駆動回路３０と比較して電力消耗が大幅に減少される。
図１２は、本発明の望ましい実施例によって共通電極を駆動する方法を示すタイミング図である。特に、図１２は図１１の共通電圧ドライバ４０の動作モードを示す。図１２を参照すれば、時間Ｔ_１前の区間で極性制御信号Ｍが論理“０”である時に、制御信号ＶＣＭＬ＿ＯＮはイネーブルされて（スイッチ３４が短絡される）制御信号ＶＣＭＨ＿ＯＮ、ＶＣＩＲ、及びＶＳＳＲはディスエーブルされる（スイッチ３３、４３、及び４４がオープンされる）。したがって、共通電極ＶＣＯＭが第２ドライバ３２によってＶＣＯＭＬで駆動される。

時間Ｔ_１で、極性制御信号Ｍはディスプレイデータを反転させるために論理“１”に変わり、ＶＣＭＬ＿ＯＮがディスエーブルされてスイッチ３４がオープンされる。そして、制御信号ＶＳＳＲはイネーブルされ、これによってスイッチ４４が短絡されてＶＣＯＭノードＮが中間電圧ＡＶＳＳ（すなわち接地電圧）に連結される。時間区間Ｐ_１の間に、ＶＣＯＭがＶＣＯＭＬからＡＶＳＳに駆動される。次に、時間Ｔ_２に、ＶＳＳＲがディスエーブルされてスイッチ４４がオープンされ、ＶＣＩＲがイネーブルされてスイッチ４３が短絡され、そして、ＶＣＯＭノードＮが第３ドライバ４２の出力に連結される。したがって、区間Ｐ_２の間に、ＶＣＯＭがＶＣＩ電源を使用してＡＶＳＳから中間電圧ＶＣＩに駆動される。次に、時間Ｔ_３で、ＶＣＩＲがディスエーブルされてスイッチ４３がオープンされ、制御信号ＶＣＭＨ＿ＯＮがイネーブルされてスイッチ３３が短絡され、そして、第１ドライバ３１の出力がＶＣＯＭノードＮに連結される。したがって、区間Ｐ_３の間に、ＶＣＯＭが第１ドライバ３１によって中間電圧ＶＣＩからＶＣＯＭＨに駆動される。

次に、時間Ｔ_４で、極性制御信号Ｍはポジティブ極性を有するディスプレイデータを示す論理“０”に変わり、ＶＣＭＨ＿ＯＮがディスエーブルされてスイッチ３３がオープンされる。そして、制御信号ＶＣＩＲはイネーブルされ、これによってスイッチ４３が短絡されてＶＣＯＭノードＮが第３ドライバ４２の出力に連結される。したがって、区間Ｐ_４の間に、ＶＣＯＭはドライバ４２によってＶＣＯＭＨからＶＣＩに駆動される。次に、時間Ｔ_５で、ＶＣＩＲがディスエーブルされてスイッチ４３がオープンされ、ＶＳＳＲがイネーブルされてスイッチ４４が短絡され、そして、ＶＣＯＭノードＮが接地ＡＶＳＳに連結される。したがって、区間Ｐ_５の間に、ＶＣＯＭがＶＣＩからＶＳＳに駆動される。次に時間Ｔ_６で、ＶＳＳＲがディスエーブルされてスイッチ４４がオープンされ、制御信号ＶＣＭＬ＿ＯＮがイネーブルされてスイッチ３４が短絡され、そして、ＶＣＯＭノードＮが第２ドライバ３２の出力に連結される。したがって、区間Ｐ_６の間に、ＶＣＯＭが中間電圧ＡＶＳＳからＶＣＯＭＬに駆動される。

図１１及び１２の共通電圧駆動回路及び方法は、図６及び７の従来の共通電圧駆動回路及び方法に比べて大幅に電力消耗を減少させる。例えば、区間Ｐ_１で、ＶＣＯＭをＶＣＯＭＬ（すなわち、−１ボルト）からＡＶＳＳ（すなわち、０ボルト）に駆動するために接地を使用することによって電力が消耗されない。その上、区間Ｐ_２で、昇圧電源ＡＶＤＤの代りにＶＣＩ電源を使用してＶＣＯＭをＡＶＳＳ（接地）からＶＣＩに駆動することによって前記のように電力消耗が１／αほど減少される。しかも、区間Ｐ_４で、ＶＣＩ電源に対するネガティブ電流供給に起因して電荷リサイクル動作が発生する。また、区間Ｐ_５で、接地を使用してＶＣＩをＡＶＳＳにシンキングすることによって電力が消耗されない。

以上、図面及び明細書で最適実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施例が可能だという点を理解するであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。

本発明によるソースドライバ回路及び方法、並びに共通電圧ドライバ回路及び方法はＬＣＤやＰＤＰ、電子発光ディスプレイの駆動に採用されうる。

従来のディスプレイシステムを示す概略図である。 従来のソースドライバ回路を示す概略図である。 図２のソースドライバ回路の２進動作モードを示すタイミング図である。 図２のソースドライバ回路のグラジエント動作モードを示すタイミング図である。 従来の共通電極ＶＣＯＭドライバ回路を示す概略図である。 図５の共通電極ＶＣＯＭドライバの動作モードを示すタイミング図である。 図１の電源発生器の従来の構造を示すブロック図である。 本発明の望ましい実施例によるソース駆動回路を示す概略図である。 本発明の望ましい実施例による図８のソース駆動回路の２進動作モードを示すタイミング図である。 本発明の望ましい実施例による図８のソース駆動回路のグラジエント動作モードを示すタイミング図である。 本発明の望ましい実施例による共通電極ＶＣＯＭドライバ回路を示す概略図である。 図１１の共通電極ＶＣＯＭドライバの動作モードを示すタイミング図である。

符号の説明

２１ 極性反転回路
２２ ｎ−ビットラッチ回路
２３ グレイスケール発生器
２４ ガンマデコーダ
２５ 駆動バッファ
２６ 第１ドライバ
２７ 第２ドライバ
８０ ソース駆動回路
８１ ソースドライバ
８２ 比較回路
８３ ラッチ回路
８４ ＸＯＲ回路
８５ ＡＮＤゲート
９０ 中間電圧発生器
９１ 第３ドライバ
９２ キャパシタ
ＡＶＤＤ ソースドライバ電源電圧
ＡＶＳＳ ソースドライバ接地電圧
Ｄｉ データライン
Ｍ、ＢＩＮ＿ＯＮ、ＧＲＡＹ＿ＯＮ、ＢＩＮ＿ＦＬＡＧ 制御信号
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｓ＿ＬＡＴＣＨ、ＰＤ＿ＬＡＴＣＨ ラッチ制御信号
Ｓ１、Ｓ２、Ｓ３ スイッチ素子
Ｓｎ ソースドライバ出力信号
ＶＣＩ 中間ソース駆動電圧
ＶＣＩＲ ゲーティング信号

Claims (30)

1. ディスプレイのデータラインを駆動するソース駆動回路において、
   ディスプレイデータを受信して前記受信されたディスプレイデータに対応するソース駆動電圧を発生させ、前記ソース駆動電圧をディスプレイのデータラインに印加するソースドライバ回路と、
   中間ソース駆動電圧を発生させる電圧発生回路と、
   前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソースドライバ回路により前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備え、
   前記制御回路は、
   前記受信されたディスプレイデータを以前に受信されたディスプレイデータと比較して比較信号を発生させる比較器と、
   前記中間ソース駆動電圧を前記電圧発生回路から前記データラインに選択的に印加するために前記比較信号に応答するスイッチと、を備え、
   前記比較器は前記受信されたディスプレイデータの最上位ビットを前記以前に受信されたディスプレイデータの最上位ビットと比較し、
   前記比較器は前記受信されたディスプレイデータの最上位ビットと前記以前に受信されたディスプレイデータの最上位ビットとが同一である時に前記スイッチを非活性化させるために制御信号を発生させ、同一でない時に前記スイッチを活性化させるために制御信号を発生させ、
   前記以前に受信されたディスプレイデータとは前回に受信されたディスプレイデータであり、
   各駆動サイクルの中間基準電圧と、昇圧された駆動電圧とを共に使用して所望の出力を得る
   ことを特徴とするソース駆動回路。
2. 前記制御回路は、
   前記以前に受信されたディスプレイデータを前記比較器に出力するラッチをさらに備える
   ことを特徴とする請求項１に記載のソース駆動回路。
3. 前記比較器は前記受信されたディスプレイデータの最上位ビット及び前記以前に受信されたディスプレイデータの最上位ビットを入力として受信する排他的ＯＲゲートを備える
   ことを特徴とする請求項１に記載のソース駆動回路。
4. 前記制御回路は、
   前記比較信号を前記スイッチに選択的に印加するためにゲート制御信号に応答するゲート回路をさらに備える
   ことを特徴とする請求項１に記載のソース駆動回路。
5. 前記ソースドライバ回路は前記ソース駆動電圧を前記データラインに印加するために第１制御信号によりイネーブルされ、前記制御回路は前記中間ソース駆動電圧を前記データラインに印加するために第２制御信号によりイネーブルされ、前記第１及び第２制御信号は前記ソース駆動電圧が前記データラインに印加される前に前記中間ソース駆動電圧が前記データラインに印加されるように排他的に活性化される
   ことを特徴とする請求項１に記載のソース駆動回路。
6. 前記電圧発生器から出力される前記中間ソース駆動電圧はグレイスケール基準電圧である
   ことを特徴とする請求項１に記載のソース駆動回路。
7. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
   ことを特徴とする請求項１に記載のソース駆動回路。
8. ディスプレイのデータラインを駆動する回路において、
   ｎ−ビットディスプレイ信号及び極性制御信号を受信して前記極性制御信号に応答して前記ｎ−ビットディスプレイ信号の極性を反転させるか、またはそのまま維持させる極性制御回路と、
   第１ラッチ制御信号に応答して前記極性制御回路から出力される前記ｎ−ビットディスプレイ信号をラッチする第１ラッチと、
   複数個のグレイスケール基準電圧及び前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号を入力として受信して前記グレイスケール基準電圧のうち１つを選択的に出力するために前記ｎ−ビットディスプレイ信号をデコードするデコーダと、
   ソース駆動電圧を発生させてディスプレイのデータラインに印加し、
   前記デコーダから出力される前記グレイスケール基準電圧から前記ソース駆動電圧を発生させるために第１モード制御信号に応答する第１動作モードと、
   前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号の最上位ビットに基づいて前記ソース駆動電圧を発生させるために第２モード制御信号に応答する第２動作モードと、を有するバッファと、
   中間ソース駆動電圧を発生させる電圧発生回路と、
   前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記バッファ回路により前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備え、
   前記制御回路は、前記ｎ−ビットディスプレイ信号の最上位ビットを以前に受信されたｎ−ビットディスプレイ信号の最上位ビットと比較して比較信号を発生させる比較器と、前記中間ソース駆動電圧を前記データラインに選択的に印加するために前記比較信号に応答するスイッチと、を備え、
   各駆動サイクルの中間基準電圧と、昇圧された駆動電圧とを共に使用して所望の出力を得る
   ことを特徴とする駆動回路。
9. 前記以前に受信されたディスプレイデータとは前回に受信されたディスプレイデータであり、
   前記比較の結果、同一である場合に前記スイッチを非活性化させ、同一でない場合に前記スイッチを活性化させる
   ことを特徴とする請求項８に記載の駆動回路。
10. 前記制御回路は、
    前記以前に受信されたｎ−ビットディスプレイ信号の最上位ビットをラッチして前記比較器に出力する１−ビットラッチをさらに備える
    ことを特徴とする請求項９に記載の駆動回路。
11. 前記比較器は排他的ＯＲゲートを備える
    ことを特徴とする請求項９に記載の駆動回路。
12. 前記比較信号を前記スイッチに選択的に出力するためにゲート制御信号に応答するゲート回路をさらに備える
    ことを特徴とする請求項９に記載の駆動回路。
13. 前記比較信号は前記受信されたｎ−ビットディスプレイ信号と前記以前に受信されたｎ−ビットディスプレイ信号の最上位ビットとが同一である時に、前記スイッチを非活性化させる
    ことを特徴とする請求項９に記載の駆動回路。
14. 前記バッファ回路は前記ソース駆動電圧を前記データラインに印加するために第１または第２モード制御信号によりイネーブルされ、前記制御回路は前記中間ソース駆動電圧を前記データラインに印加するために制御信号によりイネーブルされ、前記制御信号は前記ソース駆動電圧が前記データラインに印加される前に前記中間ソース駆動電圧が前記データラインに印加されるように前記第１または第２モード制御信号に対して排他的に活性化される
    ことを特徴とする請求項８に記載の駆動回路。
15. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
    ことを特徴とする請求項８に記載の駆動回路。
16. 前記第１モードはグラジエントモードであって前記第２モードは２進モードであり、
    第１モードは、前記デコーダから出力される前記グレイスケール基準電圧から前記ソース駆動電圧を発生させるために第１モード制御信号に応答し、
    第２モードは、前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号の最上位ビットに基づいて前記ソース駆動電圧を発生させるために第２モード制御信号に応答する
    ことを特徴とする請求項８に記載の駆動回路。
17. 前記電圧発生回路は、
    中間電圧ドライバと、
    第１ノードまたは第２ノードに連結するためにスイッチ制御信号により制御されるスイッチを備え、
    前記第１ノードは中間電圧電源に連結されて前記第２ノードは前記中間電圧ドライバの出力に連結される
    ことを特徴とする請求項８に記載の駆動回路。
18. 前記第２ノードと接地間に連結されるキャパシタをさらに備える
    ことを特徴とする請求項１７に記載の駆動回路。
19. 前記電圧発生回路は前記第２動作モードで前記中間ソース駆動電圧として前記中間電圧電源により発生する第１電圧を出力し、前記電圧発生回路は前記第１動作モードで前記中間ソース駆動電圧として前記中間電圧ドライバにより発生する第２電圧を出力する
    ことを特徴とする請求項１７に記載の駆動回路。
20. 前記中間電圧ドライバは前記中間電圧電源により発生する前記第１電圧を使用して動作する
    ことを特徴とする請求項１９に記載の駆動回路。
21. 前記中間電圧ドライバは中間ソース駆動電圧として使われる前記第２電圧としてグレイスケール基準電圧をバッファリングして出力する
    ことを特徴とする請求項２０に記載の駆動回路。
22. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
    ことを特徴とする請求項２１に記載の駆動回路。
23. 複数個の薄膜トランジスタ（ＴＦＴ）、前記ＴＦＴのゲート電極に連結される複数個のゲートライン、前記ＴＦＴのソース電極に連結される複数個のデータラインを含む液晶ディスプレイパネルと、
    それぞれ前記液晶ディスプレイパネルの対応するゲートラインを駆動する複数個のゲートドライバ回路を含むゲートドライバと、
    それぞれ受信されたディスプレイデータに対応するソース駆動電圧を発生させて前記ソース駆動電圧を前記データラインに印加することによって前記液晶ディスプレイパネルの対応するデータラインを駆動する複数個のソースドライバ回路を含むソースドライバと、
    前記ソースドライバ回路に共通で印加される中間ソース駆動電圧を発生させる電圧発生回路と、を備え、
    前記各ソースドライバ回路は前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソースドライバ回路により前記ソース駆動電圧が前記データラインに印加される前に、前記対応するデータラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記対応するデータラインに印加する制御回路を備え、
    前記制御回路は、
    前記受信されたディスプレイデータを以前に受信されたディスプレイデータと比較して比較信号を発生させる比較器と、
    前記中間ソース駆動電圧を前記電圧発生回路から前記データラインに選択的に印加するために前記比較信号に応答するスイッチと、を備え、
    前記比較器は前記受信されたディスプレイデータの最上位ビットを前記以前に受信されたディスプレイデータの最上位ビットと比較し、
    前記比較器は前記受信されたディスプレイデータの最上位ビットと前記以前に受信されたディスプレイデータの最上位ビットとが同一である時に、前記スイッチを非活性化させるために制御信号を発生させ、同一でない時に前記スイッチを活性化させるために制御信号を発生させ、
    前記以前に受信されたディスプレイデータとは前回に受信されたディスプレイデータであり、
    各駆動サイクルの中間基準電圧と、昇圧された駆動電圧とを共に使用して所望の出力を得る
    ことを特徴とする液晶ディスプレイ装置。
24. 前記制御回路は、
    前記以前に受信されたディスプレイデータを前記比較器に出力するラッチをさらに備える
    ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。
25. 前記比較器は前記受信されたディスプレイデータの最上位ビット及び前記以前に受信されたディスプレイデータの最上位ビットを入力として受信する排他的ＯＲゲートを備える
    ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。
26. 前記制御回路は、
    前記比較信号を前記スイッチに選択的に印加するためにゲート制御信号に応答するゲート回路をさらに備える
    ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。
27. 前記ソースドライバ回路は前記ソース駆動電圧を前記データラインに印加するために第１制御信号によりイネーブルされ、前記制御回路は前記中間ソース駆動電圧を前記データラインに印加するために第２制御信号によりイネーブルされ、前記第１及び第２制御信号は前記ソース駆動電圧が前記データラインに印加される前に前記中間ソース駆動電圧が前記データラインに印加されるように排他的に活性化される
    ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。
28. 前記電圧発生器から出力される前記中間ソース駆動電圧はグレイスケール基準電圧である
    ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。
29. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
    ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。
30. 請求項２３に記載される液晶ディスプレイ装置のディスプレイのデータラインを駆動する方法において、
    受信されたディスプレイデータに対応するソース駆動電圧を発生させる段階と、
    中間ソース駆動電圧を発生させる段階と、
    データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する段階と、
    前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソース駆動電圧を前記データラインに印加する段階と、を備える
    ことを特徴とする駆動方法。

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