JP4353759B2 - 駆動回路 - Google Patents

Description

本発明は、駆動回路に関し、さらに言えば、液晶表示パネル等の容量性負荷を駆動する増幅回路として好適に使用できる駆動（ドライバ）回路に関する。

近年、薄膜トランジスタ（Thin-Film Transistor、ＴＦＴ）をスイッチング素子として用いた液晶表示装置（Liquid-Crystal Display、ＬＣＤ）は、ますます大型化の傾向にある。すなわち、２０型以上の画面を持つＬＣＤがテレビ（Television、ＴＶ）用途に使われ始め、従来のＣＲＴ(Cathode-Ray Tube)に置き換わろうとしている。しかし、大型化に伴ってＴＦＴのデータ線負荷が益々重くなることから、１水平同期期間内にデータ線の最遠端までデータの書き込みができない、という問題が生じる。この問題に対処するため、従来は、液晶パネルの上側と下側にそれぞれソースドライバ（水平ドライバ）を配置してそれらを同時に駆動するという対策（これは「両側駆動」方式と呼ばれる）を行ってきた。しかし、「両側駆動」方式では水平ドライバが２個必要になるため、大幅なコストアップになっていた。そこで、液晶パネルの上側または下側のみにソースドライバを配置する「片側駆動」方式のままで、ドレイン線の最遠端まで確実にデータ書き込みができるようにするため、従来より種々の改良がなされてきた。その一例を図９〜図１４に示す。

（従来例１）
図９は、「片側駆動」方式を用いた従来の液晶表示装置の概略構成を示す。図９に示しように、この液晶表示装置１００は、デジタル映像データから生成されるアナログ・データ信号を液晶パネルに印加する方式の液晶表示装置であり、カラー液晶パネル１０１と、制御回路１０２と、階調電源１０３と、データ電極駆動回路（ソースドライバ）１０４と、走査電極駆動回路（ゲートドライバ）１０５とから構成されている。

カラー液晶パネル１０１は、ＴＦＴをスイッチ素子に用いたアクティブマトリックス駆動方式のカラー液晶パネルである。カラー液晶パネル１０１は、行方向に所定間隔で設けられたｎ本（ｎは２以上の自然数）の走査電極（ゲート線 ）１０６−１〜１０６−ｎと、列方向に所定間隔で設けられたｍ本（ｍは２以上の自然数）のデータ電極（ソース線）１０７−１〜１０７−ｍとを備えており、走査電極１０６−１〜１０６−ｎとデータ電極１０７−１〜１０７−ｍの各交点の近傍の領域を「画素」としている。表示画面全体の画素数は（ｎ×ｍ）個である。カラー液晶パネル１０１には、各画素ごとに、等価的に容量性負荷である液晶容量１０８と、共通電極１０９と、対応する液晶容量１０８を駆動するためのＴＦＴ１１０と、データ電荷を１垂直同期期間の間蓄積する補助コンデンサ（図示省略）とが配置されている。駆動時には、共通電極１０９に共通電位Ｖｃｏｍを印加した状態で、デジタル映像データ中の赤データと緑データと青データに基づいてそれぞれ生成されるアナログのデータ赤信号とデータ緑信号とデータ青信号をデータ電極１０７−１〜１０７−ｍに印加するとともに、水平同期信号及び垂直同期信号等に基づいて生成されるゲートパルス（走査信号）を走査電極１０６−１〜１０６−ｎに印加する。これにより、カラー液晶パネル１０１の表示画面に文字や画像等がカラー表示される。

制御回路１０２は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）で構成され、外部から供給されるクロック、水平同期信号及び垂直同期信号、データイネーブル信号等に基づいて、ストローブ信号、ドットクロック、水平走査パルス、極性信号、垂直走査パルス等を生成してソースドライバ１０４とゲートドライバ１０５に供給する。ストローブ信号は、水平同期信号と同一周期の信号である。ドットクロックは、クロックと同一周波数またはそれとは異なる周波数であって、後述するように、ソースドライバ１０４を構成するシフトレジスタにおいて水平走査パルスからサンプリングパルスを生成するためなどに使用される。水平走査パルスは、水平同期信号と同一周期であるが、ストローブ信号よりクロックのパルス数個分遅延された信号である。極性信号は、１水平同期周期ごと（すなわち１ラインごと）に極性が反転する信号であり、カラー液晶パネル１０１を交流駆動するために使用される。この極性信号の極性は、１垂直同期周期ごとにも反転する。垂直走査パルスは、垂直同期信号と同一周期の信号である。

階調電源１０３は、基準電圧線と接地線との間に縦続接続された複数個の抵抗と、各入力端が隣接する抵抗の接続点に接続された複数個のボルテージ・フォロアとから構成されている。階調電源１０３は、隣接する抵抗の接続点に出現するガンマ変換のために設定された階調電圧を、増幅及び緩衝してソースドライバ１０４に供給する。そこで、システム全体のガンマを１として良好な階調の再生画像を得るために、アナログ映像信号またはデジタル映像データを補正する必要がある。これを「ガンマ変換」という。一般には、アナログ映像信号又はデジタル映像データに対してＣＲＴディスプレイの特性（ガンマ特性）に適合させる、すなわち、互換性を持たせるためにガンマ変換を施している。ここで、図１０に６ビットの入力データ（１６進数（ＨＥＸ）で表示）と階調電圧Ｖ０〜Ｖ４及びＶ５〜Ｖ９との関係（ガンマ変換特性）の一例を示す。

ソースドライバ１０４は、図９に示すように、映像データ処理回路１１１と、デジタル・アナログ変換器（ＤＡＣ）１１２と、ｍ個の出力回路１１３−１〜１１３−ｍとから概略構成されている。映像データ処理回路１１１は、図示しないが、シフトレジスタと、データレジスタと、ラッチと、レベルシフタとから概略構成されている。シフトレジスタは、複数個の遅延フリップフロップで構成されたシリアルイン・パラレルアウト型のシフトレジスタである。シフトレジスタは、制御回路２から供給されるドットクロックに同期して、同じく制御回路２から供給される水平走査パルスをシフトするシフト動作を行うとともに、複数ビットのパラレルのサンプリングパルスを出力する。データレジスタは、シフトレジスタから供給されるサンプリングパルスに同期して、外部から供給されるデジタル映像データの赤データ、緑データ、青データを表示データとして取り込み、ラッチに供給する。ラッチは、制御回路２から供給されるストローブ信号の立ち上がりに同期して、データレジスタから供給される表示データを取り込み、次にストローブ信号が供給されるまで、すなわち、１水平同期期間の間、取り込んだ表示データを保持する。レベルシフタは、ラッチの出力データの電圧を変換して電圧変換表示データとして出力する。

Ｄ／Ａコンバータ１１２は、映像データ処理回路１１１から供給される電圧変換表示データに対して、階調電源１０３から供給される階調電圧Ｖ０〜Ｖ４の組又は階調電圧Ｖ５〜Ｖ９の組（図１０を参照）に基づいて上記したガンマ補正を施すことにより、階調性を付与する。そして、ガンマ補正が施された補正赤データ、補正緑データ、補正青データをアナログのデータ赤信号、データ緑信号、データ青信号に変換して、対応する出力回路１１３−１〜１１３−ｍに供給する。

出力回路１１３−１〜１１３−ｍはいずれも同じ構成であるから、出力回路１１３−１の構成を図１１に示す。図１１より明らかなように、出力回路１１３−１は、ボルテージ・フォロア１１４ａ及び１１４ｂと、スイッチ１１５ａ及び１１５ｂとから構成されている。

ボルテージ・フォロア１１４ａは、図１２に示すように、ＮチャネルのＭＯＳトランジスタＭＮ１１及びＭＮ１２と、ＰチャネルのＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＭＰ１３と、定電流源ＣＩ１１及びＣＩ１２と、コンデンサＣ１１とを有するＡ級増幅器により構成されており、Ｄ／Ａコンバータ１１２から供給される正極性のデータ信号を増幅及び緩衝して出力する。ボルテージ・フォロア１１４ｂは、図１３に示すように、ＰチャネルのＭＯＳトランジスタＭＰ１４及びＭＰ１５と、ＮチャネルのＭＯＳトランジスタＭＮ１３、ＭＮ１４及びＭＮ１５と、定電流源ＣＩ１３及びＣＩ１４と、コンデンサＣ１２とを有するＡ級増幅器により構成されており、Ｄ／Ａコンバータ１１２から供給される負極性のデータ信号を増幅及び緩衝して出力する。

スイッチ１１５ａは、制御回路１０２から供給される極性信号ＰＯＬが「Ｈ」レベルの時にＯＮとなって、ボルテージ・フォロア１１４ａから供給される正極性のデータ信号Ｓをカラー液晶パネル１０１の対応するデータ電極１０７−１に印加する。スイッチ１１５ｂは、制御回路１０２から供給される極性信号ＰＯＬが「Ｌ」レベルの時にＯＮとなって、ボルテージ・フォロア１１４ｂから供給される負極性のデータ信号Ｓをカラー液晶パネル１０１の対応するデータ電極１０７−１に印加する。

ゲートドライバ１０５は、制御回路１０２から供給される垂直走査パルスのタイミングに同期してゲートパルスを順次発生し、カラー液晶パネル１０１の対応する走査電極１０６−１〜１０６−ｎに順次印加することによって、１垂直同期期間内に走査電極１０６−１〜１０６−ｎを１回走査する。

次に、上記構成を持つ従来の液晶表示装置１００の動作について、図１４に示すタイミング・チャートを参照して説明する。

図１４において、ＴＦは１フレーム期間、ＴＨは１水平同期期間をそれぞれ示す。ここでは、カラー液晶パネル１０１を駆動する駆動方法として「ドット反転駆動法」を採用している。「ドット反転駆動法」では、表示電極に印加すべき電位（極性）が、共通電極１０９に印加されている共通電位Ｖｃｏｍを基準にしてドットごとに反転せしめられるように、データ電極１０７−１〜１０７−ｍに印加されるデータ信号の極性が制御される。「ドット反転駆動法」は、一般に、液晶パネル１０１の液晶セルに同極性の電圧を印加し続けると、電源を切っても画面に文字などの跡が残る「焼き付き」という現象が発生してしまうので、その「焼き付き」を防止するために従来から採用されているものである。液晶パネル１０１の液晶セルに印加する電圧の極性が逆になっても、液晶セルの透過率特性はほとんど変わらないから、正極性の場合も負極性の場合も同一電圧値を有する階調電圧を採用するのが一般的である。

図１４（１）に示すクロックＶＣＫは、ゲートドライバ１０５で用いられるクロックである。ゲートドライバ５は、このクロックＶＣＫの各パルスＰ１、Ｐ２、…、Ｐｎに同期して、図１４（２）、（３）及び（４）に示すように、１ラインずつゲートパルス（走査電圧パルス）ＶＧ１、ＶＧ２、…、ＶＧｎを順次発生して、カラー液晶パネル１０１の対応する走査電極１０６−１〜１０６−ｎに順次印加する。ソースドライバ１０４は、図１４（５）及び（６）に示すように、各ゲートパルスＶＧ１、ＶＧ２、…、ＶＧｎの発生から数μsec後に各出力回路１１３−１〜１１３−ｎからデータ赤信号、データ緑信号、データ青信号を出力する。図１４（５）は、図９において左から偶数番目の出力回路から出力されるデータ信号の電圧波形であり、図１４（６）は、図９において左から奇数番目の出力回路から出力されるデータ信号の電圧波形である。

（従来例２）
図１１のボルテージ・フォロワ１１４ａ及び１１４ｂ用として図１２と図１３に示した回路構成に代えて、図１５に示す回路構成を使用することもできる。図１５は、特開２０００−３３８４６１公報に開示されている回路構成と実質的に等価なものである。

図１５の回路は、ＰＭＯＳソースフォロワ出力回路１１６ａと、ＮＭＯＳソースフォロワ出力回路１１６ｂと、プリチャージ回路１１７と、スイッチＳ２１及びＳ２２とから構成されている。ＰＭＯＳソースフォロワ出力回路１１６ａは、ＰチャネルのＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＭP２６及びＭＰ２７と、定電流源ＣＩ２１、ＣＩ２２及びＣＩ２３とから構成されている。ＮＭＯＳソースフォロワ出力回路１１６ｂは、ＮチャネルのＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＭＮ２６及びＭＮ２７と、定電流源ＣＩ２４、ＣＩ２５及びＣＩ２６とより構成されている。プリチャージ回路１１７は、プリチャージ駆動用のスイッチＳ２３とＳ２４とより構成されている。スイッチＳ２１及びＳ２２は、ＰＭＯＳソースフォロワ出力回路１１６ａとＮＭＯＳソースフォロワ出力回路１１６ｂとを切り替えるために使用される。

次に、図１５に示すボルテージ・フォロワの動作について、図１６を参照しながら説明する。図１６（Ａ）は、正極性の期間の出力波形を示しており、スイッチＳ２１とＳ２２によってＰＭＯＳソースフォロワ出力回路１１６ａが使用されている時のものである。図１６（Ｂ）は、負極性の期間の出力波形を示しており、スイッチＳ２１とＳ２２によってＮＭＯＳソースフォロワ出力回路１１６ｂが使用されている時のものである。

一般に、ソースフォロワ回路は一方向の駆動能力しか持っていない。例えば、ＰＭＯＳソースフォロワ出力回路１１６ａにおいてＰＭＯＳトランジスタＭＰ２７で構成されているソースフォロワ回路は、電流を吸い込む能力は充分にあるが、電流を吐き出す能力はなく、ＰＭＯＳトランジスタＭＰ２７に接続された定電流源ＣＩ２３による電流を吐き出す能力しかない。通常、定電流源ＣＩ２３の電流値は非常に小さく設定されるため、電流吐き出し駆動能力は非常に小さくなる。同様に、ＮＭＯＳソースフォロワ出力回路１１６ｂにおいてＮＭＯＳトランジスタＭＮ２７で構成されるソースフォロワ回路は、電流を吐き出す能力は充分にあるが、電流を吸い込む能力はなく、ＮＭＯＳトランジスタＭＮ２７に接続された定電流源ＣＩ２６による小さい電流を吸い込む能力しかない。これらの理由から、図１５に示すボルテージ・フォロワでは、図１６に示すように、１水平同期期間の最初の一部を使ってプリチャージを行い、その後はソースフォロワ出力回路１１６ａまたは１１６ｂが持つ能力によって所望の電位にまで戻す動作をしている。

プリチャージをしない場合、値の小さい定電流で負荷を駆動することになるため、ソースフォロワ出力回路１１６ａならば立ち上がり特性が、ソースフォロワ出力回路１１６ｂならば立ち下がり特性が、極端に悪くなる。そこで、ソースフォロワ回路１１６ａ及び１１６ｂとプリチャージ回路１１７とを組み合わせることにより、この問題を回避しているのである。

（従来例３）
さらに、図１５の回路を発展させたものが、前述の特開２０００−３３８４６１号公報や特開２０００３−２２０５５号公報に開示されている（図示せず）。これらは、一方の電源ラインと出力端子との間に一導電型のトランジスタを、他方の電源ラインと同出力端子との間に他導電型のトランジスタを、それぞれソースフォロア形式に接続し、さらにこれら両トランジスタに対してスイッチをそれぞれ設けることを基本としており、入力信号の極性に応じて一方のソースフォロア回路を活性化している。

特開２０００−３３８４６１号公報 特開２００３−２２０５５号公報

図９〜図１４に示した従来例１では、以下のような問題点がある。

すなわち、正極性時に動作させる図１２のボルテージ・フォロワ１１４ａと負極性時に動作させる図１３のボルテージ・フォロワ１１４ｂの間にオフセット電圧の違いがあるのが通常であるから、いわゆる出力偏差が生じて「縦すじ」等の画質劣化現象が生じる、という問題がある。

図１５〜図１６に示した従来例２では、入力信号の極性に応じて、ＰＭＯＳソースフォロワ出力回路１１６ａとＮＭＯＳソースフォロワ出力回路１１６ｂとを切り替えて使用するため、従来例１と同様に、上記出力偏差が生じて画質が劣化する、という問題がある。また、上述したように、プリチャージをしない場合は値の小さい定電流で負荷を駆動することになるため、立ち上がり特性や立ち下がり特性が極端に悪くなる。よって、従来例２では、どの出力レベルにおいてもプリチャージという動作がないと正常動作しない、という問題もある。

従来例３の駆動回路においても、電流駆動能力が非常に小さく、プリチャージしないと正常に動作しない、という問題がある。しかも、スイッチを用いて二つのソースフォロア回路を選択的に動作させているので、オフセット電圧に起因する出力偏差が生じて画質が劣化するという問題もある。

本発明の主な目的は、出力偏差を低減しつつ駆動能力を増大した駆動回路を提供することにある。

（１） 本発明の駆動回路は、
入力信号を受ける増幅回路と、
出力点に互いのソースが接続される形態で二つの電源供給端子間に直列接続されると共に、前記増幅回路の出力信号に応答して前記出力点をプッシュプル駆動する、互いに異なる導電型の第１及び第２のトランジスタと、
前記二つの電源供給端子の一方と前記出力点との間に前記第１トランジスタに並列に設けられた第１スイッチと、
前記二つの電源供給端子の他方と前記出力点との間に前記第２トランジスタに並列に設けられた第２スイッチと、
当該駆動回路の出力端子と前記出力点とを結ぶ経路に設けられ、且つ前記出力点に対してプリチャージが行われる時に前記経路を遮断し、プリチャージが行われない時に前記経路を接続するように制御される第３スイッチとを備え、
前記第１及び第２のトランジスタがＢ級動作に基づきプッシュプル駆動されると共に、前記出力点の信号が前記増幅回路に帰還されていることを特徴とする。

（２） 本発明の駆動回路では、増幅回路の出力側に、出力点に互いのソースが接続される形態で二つの電源供給端子間に直列接続されると共に、前記増幅回路の出力信号に応答して前記出力点をプッシュプル駆動する、互いに異なる導電型の第１及び第２のトランジスタとを有している。このため、前記増幅回路の出力側において、一導電型の前記第１トランジスタがソースフォロア構成を持ち、他導電型の前記第２トランジスタが同じくソースフォロア構成を持つ。そして、前記第１及び第２のトランジスタは、前記増幅回路の出力信号に応答して前記出力点をプッシュプル駆動する。このため、オフセット電圧に起因する出力偏差を低減することができる。また、出力偏差に起因する画質劣化が生じる恐れも減少する。

さらに、前記出力点の信号が前記増幅回路に帰還されているため、前記第１及び第２のトランジスタの持つ駆動能力を有効に利用することができる。よって、駆動能力を増大することができる。

また、本発明の駆動回路では、前記第１及び第２のトランジスタがＢ級動作に基づきプッシュプル駆動されるので、消費電力を低減できる。

また、前記二つの電源供給端子の一方と前記出力点との間に前記第１トランジスタに並列に設けられた第１スイッチと、前記二つの電源供給端子の他方と前記出力点との間に前記第２トランジスタに並列に設けられた第２スイッチとをさらに備えているため、前記第１及び第２のトランジスタがソースフォロア動作を行えない範囲において、前記第１または第２のスイッチを選択的にＯＮにすることにより、前記出力点に対してプリチャージが行われる。その結果、高駆動能力が得られる範囲を拡大できると共に、動作の高速化が可能である。

また、当該駆動回路の出力端子と前記出力点とを結ぶ経路に設けられ、且つ前記出力点に対してプリチャージが行われる時に前記経路を遮断し、プリチャージが行われない時に前記経路を接続するように制御される第３スイッチを備えているので、プリチャージを行う際に前記第３スイッチによって前記出力点を当該駆動回路の出力端子から切り離すことができる。このため、プリチャージが前記出力点に影響を与えるのを防止できる。

（３） 本発明の駆動回路の好ましい例では、前記入力信号を調べてプリチャージが必要か否かを判定する判定回路をさらに有している。この例では、必要な場合に確実にプリチャージ動作を行うことができるという利点がある。この判定回路は、好ましくは、前記入力信号の上位ｎビット（ｎは正の整数）を判定してプリチャージが必要か否かを判定するようにする。例えば、前記入力信号の上位ｎビットを判定して、その入力信号が所定の階調であると判断すると、プリチャージが必要と判定する。

本発明の駆動回路の他の好ましい例では、互いに直列接続された第４スイッチ及び第１定電流源が、前記二つの電源供給端子の一方と前記出力点との間において前記第１トランジスタに並列に設けられていると共に、互いに直列接続された第５スイッチ及び第２定電流源が、前記二つの電源供給端子の他方と前記出力点との間において前記第２トランジスタに並列に設けられており、前記第４スイッチは、前記第１トランジスタのＯＮ・ＯＦＦにほぼ同期してＯＮ・ＯＦＦ制御され、前記第５スイッチは、前記第２トランジスタのＯＮ・ＯＦＦにほぼ同期してＯＮ・ＯＦＦ制御される。この例では、出力ダイナミックレンジをいっそう拡大できると共に、駆動能力をいっそう向上できるという利点がある。この例では、好ましくは、前記第４スイッチ及び前記第１定電流源と前記第５スイッチ及び前記第２定電流源が、出力アイドリング電流を流すために使用される。こうすると、Ｂ級プッシュプル動作を行って出力電流がゼロになった時に、前記第１及び第２のトランジスタのゲート電位を安定化することができるという利点がある。

本発明の駆動回路によれば、出力偏差を低減しつつ駆動能力を増大することができる、という効果が得られる。

以下、本発明に係る駆動回路の好適な実施の形態について、添付図面を参照して詳細に説明する。この実施形態では、本発明をＬＣＤ駆動用増幅回路に適用している。

図１は、本発明の一実施形態に係るＬＣＤ駆動用増幅回路１０の構成を示す回路図である。図２は、そのＬＣＤ駆動用増幅回路１０を用いて構成したＬＣＤ駆動回路２０の構成を示す機能ブロック図である。

図１において、本発明の一実施形態に係るＬＣＤ駆動用増幅回路１０は、差動増幅部１１と、出力部１２と、入力端子Ｔｉｎ及び出力端子Ｔｏｕｔとを備えている。出力端子Ｔｏｕｔには負荷（液晶パネルの液晶容量）６０が接続されている。

差動増幅部１１は、演算増幅器（オペアンプ）により構成されており、入力端子Ｔｉｎから印加されたアナログ入力信号電圧Ｖｉｎをその非反転（＋側）入力端子で受けると共に、帰還せしめられた出力電圧Ｖｏｕｔを反転（−側）入力端子で受け、両信号電圧を差動増幅して出力する。差動増幅部１１の出力信号Ｖｉｎａは、出力部１２に供給される。差動増幅部１１の構成及び動作は周知であり、また本発明とは直接の関係を持たないので、それらに関する詳細な説明は省略する。

出力部１２は、ソースフォロア構成のＮチャネルＭＯＳトランジスタＭ１と、ソースフォロア構成のＰチャネルＭＯＳトランジスタＭ２と、定電流源ＣＩ３とを備えている。両トランジスタＭ１とＭ２のゲートは、差動増幅部１１の出力端に共通接続されている。両トランジスタＭ１とＭ２のソースは、ノード（出力点）Ｐに共通接続されている。出力点Ｐは差動増幅部１１の反転入力端子に接続されているから、出力点Ｐの信号（Ｖｏｕｔ）は差動増幅部１１の反転入力端子に帰還される。トランジスタＭ１のドレインは、電源電圧ＶＤＤが印加された電源線（電源端子）に接続され、トランジスタＭ２のドレインは、接地電位ＧＮＤに保持された接地線（接地端子）との間に接続されている。定電流源ＣＩ３は、電源線とトランジスタＭ１（とＭ２）のゲートの間に接続されている。この定電流源ＣＩ１３は、差動増幅部１１の出力電流を制御するための電流源である。

なお、接地電位ＧＮＤに保持された接地線（接地端子）に代えて、電源電圧ＶＳＳが印加された他の電源線（電源端子）としてもよいことは、言うまでもない。

このように、図１の回路構成では、導電型の異なる二つのトランジスタＭ１とＭ２がそれぞれＢ級動作を行うソースフォロア構成とされていると共に、それらトランジスタＭ１とＭ２は電源線と接地線との間に互いに直列に接続されている。そして、トランジスタＭ１とＭ２のゲートに差動増幅部１１の出力信号が共通に印加され、それらトランジスタＭ１とＭ２のソース（出力点Ｐ）から当該ソースフォロア回路ブロックの出力が取り出される。換言すれば、導電型の異なる二つのトランジスタＭ１とＭ２が、それぞれソースフォロア構成として二つの電源供給端子の間に（すなわち電源線と接地線との間に）直列接続されており、両トランジスタＭ１とＭ２の共通接続されたソース（すなわち出力点Ｐ）をＢ級プッシュプル駆動する。よって、当該ソースフォロア・ブロックは、Ｂ級プッシュプル増幅を行うと共に、コンプリメンタリー型出力を構成している。その結果、十分な電流吐き出し／吸い込み能力が得られる。また、ソースフォロア構成であるから出力インピーダンスは比較的低く、さらに帰還をかけているのでその出力インピーダンスはさらに低下し、この種の増幅器（バッファ）としての優れた特性が得られる。

出力部１２はさらに、二つの定電流源ＣＩ１及びＣＩ２と、五つのスイッチＳ１、Ｓ２、Ｓ３、Ｓ４及びＳ５とを有している。スイッチＳ１は、ノードＱとノードＲの間に設けられており、ノード（すなわちソースフォロア回路ブロックの出力点）Ｐと出力端子Ｔｏｕｔとの経路を開閉する。定電流源ＣＩ１は吐き出し型であって、その一端は電源線に接続され、他端はスイッチＳ２の一端に接続されている。スイッチＳ２の他端は、ノードＱに接続されている。したがって、定電流源ＣＩ１による電流は、スイッチＳ２がＯＮになった時だけノードＱに供給される。他方、定電流源ＣＩ２は吸い込み型であって、その一端は接地線に接続され、他端はスイッチＳ３の一端に接続されている。スイッチＳ３の他端は、ノードＱに接続されている。したがって、スイッチＳ３がＯＮになった時だけ電流がノードＱから定電流源ＣＩ２に吸い込まれる。定電流源ＣＩ１及びＣＩ２とスイッチＳ３及びＳ４は、ＬＣＤ駆動用増幅回路１０の出力ダイナミックレンジを広げる作用をする。

スイッチＳ４は、電源線とノードＲの間に接続されている。スイッチＳ５は、接地線とノードＲの間に接続されている。両スイッチＳ４及びＳ５はプリチャージ制御用であり、必要時にＯＮとなって出力端子Ｔｏｕｔに対してプリチャージ（オーバードライブ）を行う。

出力得端子Ｔｏｕｔは、ノードＲ、スイッチＳ１、ノードＱ、そしてノード（出力点）Ｐを介して差動増幅部１１の反転入力端子に接続されており、出力信号電圧Ｖｏｕｔ（出力点Ｐの信号電圧）をＬＣＤ駆動用増幅回路１０の入力側に帰還するようになっている。

以上の構成を持つＬＣＤ駆動用増幅回路１０を用いた本実施形態に係るＬＣＤ駆動回路２０の構成を図２に示す。

図２より明らかなように、図１のＬＣＤ駆動用増幅回路１０の入力側に、デジタル入力信号電圧Ｖｄｉｎをアナログ信号に変換してアナログ入力信号電圧Ｖｉｎを生成するＤ／Ａコンバータ２１を設けている。また、スイッチＳ１〜Ｓ５の開閉を制御するために、上位ｎビット判定回路２２とスイッチ制御回路２３を設けている。

上位ｎビット判定回路２２は、デジタル入力信号Ｖｄｉｎの上位ｎビットを調べてプリチャージ（オーバードライブ）が必要か否かを判定し、その判定結果に応じた信号をスイッチ制御回路２３に送る。例えば、デジタル入力信号Ｖｄｉｎの上位３ビットを調べれば、それが図４に示すプリチャージ（オーバードライブ）必要範囲にあるか否かを判定できる。また、例えば、階調出力が０〜１ボルトの範囲あるいは（ＶＤＤ−１）〜ＶＤＤボルトの範囲にある時にのみプリチャージを実施し、それ以外の時はプリチャージなしの通常動作を実施するようにすることができる。

スイッチ制御回路２３は、上位ｎビット判定回路２２から送られる判定結果信号の内容に応じて、図５と図６に示した波形が得られるようにスイッチＳ１〜Ｓ５の開閉を制御する。

以上説明ところから理解されるように、図１に示すＬＣＤ駆動用増幅回路１０の構成では、入力信号Ｖｉｎを受ける差動増幅部１１と、出力点Ｐに互いのソースが接続される形態で二つの電源供給端子ＶＤＤ及びＧＮＤ間に直列接続されると共に、差動増幅部１１の出力信号Ｖｉｎａに応答して出力点Ｐをプッシュプル駆動する、互いに異なる導電型のトランジスタＭ１とＭ２とを有している。そして、出力点Ｐの信号が差動増幅部１１に帰還されている。このため、この増幅回路１１では、差動増幅部１１の出力側において、一導電型のトランジスタＭ１がソースフォロア構成を持ち、他導電型のトランジスタＭ２が同じくソースフォロア構成を持つ。そして、それらトランジスタＭ１とＭ２は、差動増幅部１１の出力信号Ｖｉｎａに応答して出力点Ｐをプッシュプル駆動する。このため、オフセット電圧に起因する出力偏差を低減することができる。また、出力偏差に起因する画質劣化が生じる恐れも減少する。

さらに、出力点Ｐの信号が差動増幅部１１に帰還されているため、二つのトランジスタＭ１とＭ２の持つ駆動能力を有効に利用することができる。よって、当該ＬＣＤ駆動用増幅回路１０の駆動能力を増大することができる。

なお、トランジスタＭ１とＭ２は、Ｂ級動作に基づきプッシュプル駆動されるのが好ましい。これはＢ級動作を行うと消費電力を低減できる利点があるからである。しかし、そうでなくても、本発明は実施可能である。

スイッチＳ４とＳ５は、プリチャージ用のスイッチであり、出力端子Ｔｏｕｔに対してプリチャージが必要と判定された場合にＯＮとされ、プリチャージが不要と判定された場合にはＯＦＦとされる。本発明の実施には、スイッチＳ４とＳ５は必ずしも必要ではない。しかし、実際の使用状況ではプリチャージは必要であるから、本実施形態のように両スイッチＳ４とＳ５も併せて設けられるのが通常である。スイッチＳ４とＳ５は、トランジスタＭ１とＭ２がソースフォロア動作を行えない範囲において、スイッチＳ４とＳ５を選択的にＯＮにすることにより、出力点Ｐ（すなわち出力端子Ｔｏｕｔ）に対してプリチャージが行われる。このため、高駆動能力が得られる範囲を拡大できると共に、動作の高速化が可能となるという利点がある。

スイッチＳ２とＳ３並びに定電流源ＣＩ１とＣＩ２は、出力ダイナミックレンジを広げるためのものであるから、本発明の実施には必ずしも必要ではない。しかし、実際の使用状況では、出力ダイナミックレンジはできるだけ広い方が好ましいから、本実施形態のように併せて設けるのが好ましい。

スイッチＳ１は、当該ＬＣＤ駆動用増幅回路１０の出力端子Ｔｏｕｔと出力点Ｐとを結ぶ経路に設けられており、出力点Ｐに対してプリチャージが行われる時に前記経路を遮断し、プリチャージが行われない時に前記経路を接続するように制御される。スイッチＳ１は、本発明の実施には必ずしも必要ではない。しかし、本実施形態のように設けるのが好ましい。それは、プリチャージを行う際にスイッチＳ１によって出力点Ｐを当該駆動回路１０の出力端子Ｔｏｕｔから切り離すため、プリチャージが出力点Ｐに影響を与えるのを防止できるからである。

次に、図１の構成を持つＬＣＤ駆動用増幅回路１０と図２の構成を持つＬＣＤ駆動回路２０の動作について説明する。

ＬＣＤ駆動用増幅回路１０では、トランジスタＭ１とＭ２よりなる二つのソースフォロア回路は、帰還ループの中に入っているので、出力点Ｐの電圧が常に入力電圧Ｖｉｎに等しくなるように動作する。その結果、入力信号電圧Ｖｉｎを増幅してなる差動増幅部１１の増幅出力電圧Ｖｉｎａは、（Ｖｉｎ＋ＶＧＳ１）または（Ｖｉｎ−ＶＧＳ２）となる。ただし、ＶＧＳ１はトランジスタＭ１のゲート・ソース間電圧、ＶＧＳ２はトランジスタＭ２のゲート・ソース間電圧である。換言すれば、差動増幅回路１０の反転入力端子（すなわち出力点Ｐ）と入力端子Ｔｉｎはイマジナリ・ショートの関係にあり、従って当該回路１０は、出力点Ｐの電圧が常に入力電圧Ｖｉｎに等しくなるように動作する。

負荷である液晶パネルの液晶容量６０に対する交流駆動において、入力信号電圧Ｖｉｎの極性が正の期間では、トランジスタＭ１がＯＦＦ（遮断状態）、トランジスタＭ２がＯＮ（能動状態）となり、出力点Ｐの電位は入力電圧Ｖｉｎに等しくなる。その結果、差動増幅部１１の増幅出力電圧Ｖｉｎａは、（Ｖｉｎ−ＶＧＳ２）となる。入力信号電圧Ｖｉｎの極性が負の期間ではこれと逆になり、トランジスタＭ１がＯＮ（能動状態）、トランジスタＭ２がＯＦＦ（遮断状態）となり、点Ｐの電位は入力電圧Ｖｉｎに等しくなる。その結果、差動増幅器１１の増幅出力電圧Ｖｉｎａは、（Ｖｉｎ＋ＶＧＳ１）となる。ＬＣＤ駆動用増幅回路１０のソースフォロア回路ブロック（トランジスタＭ１とＭ２と電流源ＣＩ３）は、こうしてプッシュプル形式でソースフォロア動作をする。

増幅入力信号電圧Ｖｉｎａが、トランジスタＭ１とＭ２を含むソースフォロア回路ブロックを駆動できる範囲にあれば、上述したようにしてＢ級プッシュプル増幅を行う。このため、低出力インピーダンスで高い駆動能力が得られる。

当該ソースフォロア回路ブロックの駆動できる範囲を具体的に言うと、
ＶＤＤ−（ＶＧＳ１＋ＶＤＳ（ｓａｔ））〜ＶＧＳ２＋ＶＤＳ（ｓａｔ）
である。ここで、ＶＤＳ（ｓａｔ）は、前段または電流源ＣＩ３を構成するトランジスタの３極管領域と５極管領域の境界電圧である。

この範囲外では、当該ソースフォロア回路ブロックはソースフォロア動作を行えないため、出力端子Ｔｏｕｔに対してプリチャージを行うことにより、負荷６０の駆動を可能とする。すなわち、電源電圧ＶＤＤに近い範囲では、プリチャージによりＬＣＤ駆動用増幅回路１０の出力部１２すなわち出力点Ｐの電位をいったん電源電圧ＶＤＤにまで引き上げることによって、ＰチャネルのトランジスタＭ２が動作可能となる。トランジスタＭ２は、電流を吐き出す能力はないが電流を吸い込む能力は持っているから、これが可能となる。接地電位ＧＮＤに近い範囲でもこれと同様である。すなわち、プリチャージによりＬＣＤ駆動用増幅回路１０の出力部１２すなわち点Ｐの電位をいったん接地電位ＧＮＤにまで引き下げることによって、ＮチャネルのトランジスタＭ１が動作可能となる。トランジスタＭ１は、電流を吸い込む能力はないが電流を吐き出す能力は持っているから、これが可能となる。こうして、電源電圧ＶＤＤから接地電位ＧＮＤまでの全範囲で駆動可能となる。図３と図４はこの状況を概念的に示したものである。

次に、図５と図６と用いて上記動作をより詳細に説明する。

以下、プリチャージを必要としない場合とプリチャージを必要とする場合に分けて説明するが、プリチャージを必要とするか否かは上位ｎビット判定回路２２によって判定する。

（プリチャージを必要としない場合）
プリチャージを必要としない場合は、図５に示すように、出力電圧Ｖｏｕｔの出力を可能とするためにスイッチＳ１は常時ＯＮ（閉）としておき、プリチャージが行われないようにスイッチＳ４とＳ５は常時ＯＦＦ（開）とする。また、ＬＣＤ駆動用増幅回路１０はＢ級プッシュプル増幅を行うことから、出力電流がゼロになった時のソースフォロア回路ブロックのトランジスタＭ１、Ｍ２のゲート電位を安定化するために、スイッチＳ２またはＳ３を選択的にＯＮにして出力アイドリング電流を流すことが好ましい。これを図５のタイミング・チャートで説明すると、入力電圧Ｖｉｎの極性が正の期間（時刻ｔ１〜ｔ２）（すなわち１水平同期期間＝１Ｈ）は、スイッチＳ２をＯＮ、スイッチＳ３をＯＦＦ、スイッチＳ１をＯＮとして、定電流源ＣＩ１による定電流を出力端子Ｔｏｕｔに向けて流すようにする。入力電圧Ｖｉｎの極性が負の期間（時刻ｔ２〜ｔ３）（すなわち次の１水平同期期間）は、スイッチＳ２をＯＦＦ、スイッチＳ３をＯＮ、スイッチＳ１をＯＮとして、定電流源ＣＩ１による定電流を出力端子Ｔｏｕｔから吸い込むようにする。この場合の出力電圧Ｖｏｕｔの波形は、図３（ｂ）に示すようになる。図３（ｂ）において、実線は負荷近端波形、すなわち負荷６０に近い端の波形、破線は負荷遠端波形、すなわち負荷６０から遠い端の波形である。

なお、プリチャージを必要としない場合であっても、液晶パネルへのデータ書き込み速度を早めるために、プリチャージを実施してもよい。また、図５のＶＤＤ２は、各スイッチを制御する制御電圧の振幅である。

（プリチャージを必要とする場合）
プリチャージを必要とする場合でも、プリチャージを必要としない場合と同様に、ＬＣＤ駆動用増幅回路１０はＢ級プッシュプル増幅を行うことから、出力電流がゼロになった時のソースフォロア回路ブロックのトランジスタＭ１、Ｍ２のゲート電位を安定化するために、スイッチＳ２またはＳ３を選択的にＯＮにして出力アイドリング電流を流すことが必要である。しかし、時間を限定してプリチャージを行うため、プリチャージを必要とする場合は制御方法に少し工夫が必要である。

本実施形態では、時間を限定してプリチャージを行うために、各水平同期期間の最初の一部の時間を使ってプリチャージを行うようにしている。これを図６のタイミング・チャートで説明すると、入力電圧Ｖｉｎの極性が正の期間の最初の部分（時刻ｔ１１〜ｔ１２）（すなわち１水平同期期間の最初の部分）は、スイッチＳ１をＯＦＦとして出力端子Ｔｏｕｔをソースフォロア回路ブロック（出力点Ｐ）から切り離すと共に、スイッチＳ４をＯＮとして電源電圧ＶＤＤを出力端子Ｔｏｕｔに印加することにより、出力端子Ｔｏｕｔに対してプリチャージを行う。これにより、出力端子Ｔｏｕｔに電源電圧ＶＤＤが直接印加されるから、出力電圧ＶｏｕｔはＶＤＤまで引き上げられる。その後、時刻ｔ１２でスイッチＳ４をＯＦＦとしてプリチャージを停止すると共に、スイッチＳ１をＯＮとして出力端子Ｔｏｕｔをソースフォロア回路ブロック（出力点Ｐ）に接続すると、ソースフォロア回路ブロックの出力電圧（出力点Ｐの信号電圧）が出力端子Ｔｏｕｔに現れる。その結果、出力端子Ｔｏｕｔには当該ブロックの出力電圧が出力される（つまり、所望の電圧まで戻される）。この復帰動作は、ソースフォロア構成を持つＰチャネルトランジスタＭ２によって行われ、入力電圧Ｖｉｎの極性が正の期間の残りの部分（時刻ｔ１２〜ｔ１３）の間、継続される。

入力電圧Ｖｉｎの極性が正の期間中（時刻ｔ１１〜ｔ１３）、スイッチＳ２はＯＮに保持される（スイッチＳ３はＯＦＦに保持される）。これは、定電流源ＣＩ１によってトランジスタＭ２をバイアスして、上記出力電圧復帰動作が十分に行われるようにするためである。

他方、入力電圧Ｖｉｎの極性が負の期間の最初のプリチャージ期間（時刻ｔ１３〜ｔ１４）（すなわち次の１水平同期期間）は、スイッチＳ１をＯＦＦとして出力端子Ｔｏｕｔをソースフォロア回路ブロック（出力点Ｐ）から切り離すと共に、スイッチＳ５をＯＮとして接地電位ＧＮＤを出力端子Ｔｏｕｔに印加することにより、出力端子Ｔｏｕｔに対してプリチャージを行う。これにより、出力端子Ｔｏｕｔに接地電位ＧＮＤが直接印加されるから、出力電圧ＶｏｕｔはＧＮＤまで引き下げられる。その後、時刻ｔ１４でスイッチＳ５をＯＦＦとしてプリチャージを停止すると共に、スイッチＳ１をＯＮとして出力端子Ｔｏｕｔをソースフォロア回路ブロック（出力点Ｐ）に接続すると、ソースフォロア回路ブロックの出力電圧（出力点Ｐの信号電圧）が出力端子Ｔｏｕｔに現れる。その結果、出力端子Ｔｏｕｔには当該ブロックの出力電圧が出力される（つまり、所望の電圧まで戻される）。この復帰動作は、ソースフォロア構成を持つＮチャネルトランジスタＭ１によって行われ、入力電圧Ｖｉｎの極性が負の期間の残りの部分（時刻ｔ１４〜ｔ１５）の間、継続される。

入力電圧Ｖｉｎの極性が負の期間中（時刻ｔ１３〜ｔ１５）、スイッチＳ２はＯＦＦに保持される（スイッチＳ３はＯＮに保持される）。これは、定電流源ＣＩ２によってトランジスタＭ１をバイアスして、上記出力電圧復帰動作が十分に行われるようにするためである。この場合の出力電圧Ｖｏｕｔの波形は、図３（ａ）に示すようになる。図３（ａ）において、実線は負荷近端波形であり、破線は負荷遠端波形である。

図３（ａ）の波形より判るように、近端、すなわち当該ＬＣＤ駆動用増幅回路１０に近い箇所における波形（実線で表示）は、各水平同期期間の最初に突起が出たようになるが、最終値到達時間は従来より短くなっており、より高速の書き込みが実現できる。また、遠端、すなわち当該ＬＣＤ駆動用増幅回路１０から遠い箇所における波形（破線で表示）は、データ線の持つ時定数に従って鈍っている。しかし、この場合でも、最終値到達時間は従来より短くなっており、より高速の書き込みが実現できる。

図５より判るように、ストローブ信号ＳＴＢの立ち下がりは時刻ｔ１、ｔ２、ｔ３で生じており、それら時刻に始まる水平同期期間でのスイッチＳ２の極性は、それら時刻における極性信号ＰＯＬの極性と反対になっている。また、同水平同期期間でのスイッチＳ３の極性は、それら時刻における極性信号ＰＯＬの極性と同一になっている。これは図６においても同様である。

上述したスイッチＳ１〜Ｓ５の制御は、スイッチ制御回路２３（図２を参照）によって行われる。スイッチＳ２とＳ３の制御を実現する回路構成の例を図７に示す。

図７のスイッチ制御回路３０は、ストローブ信号ＳＴＢの立ち下がりで極性信号ＰＯＬを取り込むフリップフロップ回路３１と、フリップフロップ（Ｆ／Ｆ）回路３１の出力の極性を反転するインバータ回路３２と、インバータ回路３２の出力の電圧レベルをシフトするレベルシフタ（Ｌ／Ｓ）回路３３と、フリップフロップ回路３１の出力の電圧レベルをシフトするレベルシフタ回路３４とを備えている。レベルシフタ回路３３と３４は、低圧系ロジック電圧（例えば３．３Ｖ）から高圧系電圧（例えば１０Ｖ）へ信号を伝達するための回路である。この回路３０により、図５と図６に示す波形図に応じたスイッチＳ２とＳ３の動作が実現できることは明らかである。

スイッチ制御回路２３（図２を参照）の他の構成例を図８に示す。図８は、スイッチＳ１〜Ｓ５のＯＮとＯＦＦを制御するスイッチ制御回路４０の構成図である。なお、この例では、上位ｎビット判定回路２２（図２参照）としてｎ入力ＡＮＤゲート４６が使用されている。

Ｄフリップフロップ４１のデータ端子Ｄとラッチ端子φには、極性信号ＰＯＬとストローブ信号ＳＴＢの反転信号がそれぞれ入力される。Ｄフリップフロップ４１の二つのデータ端子ＱとＱバーより出力される出力信号は、レベルシフタ４３と４２を介して出力され、それぞれスイッチＳ３とＳ２用の制御信号となる。図５で説明すれば、Ｄフリップフロップ４１は、ストローブ信号ＳＴＢの立ち下がり（時刻ｔ１）における極性信号ＰＯＬの論理状態（Ｌ）をストローブ信号ＳＴＢの次の立ち下がり（時刻ｔ２）まで保持し、続いて、ストローブ信号ＳＴＢの立ち下がり（時刻ｔ２）における極性信号ＰＯＬの論理状態（Ｈ）をストローブ信号ＳＴＢの次の立ち下がり（時刻ｔ３）まで保持する。従って、スイッチＳ２とＳ３の制御信号の波形は図５に示すようになる。（これは図６においても同様である。）
ストローブ信号ＳＴＢは、フリップフロップ５１のセット端子Ｓと、ダウンカウンタ５３のデータ端子Ｐに入力される。ダウンカウンタ５３のクロック端子ＣＬには、二入力ＡＮＤゲート５２の出力信号が入力される。ダウンカウンタ５３の出力端子ＢＬから出力される出力信号は、フリップフロップ５１のリセット端子Ｒに入力される。フリップフロップ５１の出力端子Ｑから出力される出力信号は、二入力ＡＮＤゲート５２の一方の入力端子に入力されるとともに、三入力ＡＮＤゲート４７と４８にもそれぞれ入力される。二入力ＡＮＤゲート５２の他方の入力端子には、ドットクロックが入力される。三入力ＡＮＤゲート４７と４８の他の二つの入力端子には、Ｄフリップフロップ４１の二つのデータ端子ＱとＱバーより出力される出力信号がそれぞれ入力される。三入力ＡＮＤゲート４７と４８の出力端子から出力される出力信号は、レベルシフタ４９と５０を介して出力され、それぞれスイッチＳ４とＳ５用の制御信号となる。

プリセット値入力回路５４は、ダウンカウンタ５３にプリセット値を入力するために使用される。ダウンカウンタ５３は、クロック入力端子ＣＬへの入力信号に同期して、設定されたプリセット値から０までデータ入力端子Ｐへの入力信号のダウンカウントを行い、カウント値に応じた論理状態の信号を順次出力する。プリセット値は、デジタル入力信号の上位ｎビットがすべて１である場合に、所望のプリチャージ期間が得られるように設定される。

図６で説明すれば、Ｄフリップフロップ４１のデータ端子ＱとＱバーより出力される出力信号は、それぞれ、スイッチＳ２とＳ３の制御信号の波形と同じ波形を持つ。つまり、データ端子Ｑより出力される出力信号は、時刻ｔ１１〜ｔ１３の間は論理状態Ｈ、時刻ｔ１３〜ｔ１５の間は論理状態Ｌとなる。データ端子Ｑバーより出力される出力信号は、時刻ｔ１１〜ｔ１３の間は論理状態Ｌ、時刻ｔ１３〜ｔ１５の間は論理状態Ｈとなる。他方、フリップフロップ５１の出力端子Ｑから出力される出力信号は、そのリセット端子Ｒにダウンカウンタ５３から論理状態Ｈの信号が入力されるまでは、ストローブ信号ＳＴＢの論理状態を反転した論理状態に保持される。すなわち、時刻ｔ１１より時刻ｔ１３の少し前までは論理状態Ｈ、それ以後で時刻ｔ１３までの間は論理状態Ｌとなる。そして、ｎ入力ＡＮＤゲート４６の出力端子から出力される出力信号は、デジタル入力信号の上位ｎビットがすべて１の場合に論理状態Ｈとなる。その結果、スイッチＳ４とＳ５用の制御信号の波形は図６に示すようになる。

すなわち、時刻ｔ１１〜ｔ１２の間に、デジタル入力信号の上位ｎビットがすべて１となって、ｎ入力ＡＮＤゲート４６の出力信号が論理状態Ｈとなったとすると、Ｄフリップフロップ４１のデータ端子Ｑバーより出力される出力信号は、論理状態Ｈであり、フリップフロップ５１の出力端子Ｑの出力信号は、そのリセット端子Ｒにダウンカウンタ５３から論理状態Ｈの信号が入力されるまでは、ストローブ信号ＳＴＢの論理状態を反転した論理状態に保持されるから、論理状態Ｈである。よって、時刻ｔ１１〜ｔ１２では三入力ＡＮＤゲート４３の出力信号は論理状態Ｈとなる。時刻ｔ１２〜ｔ１３の間にデジタル入力信号の上位ｎビットがすべて１でなくなると、三入力ＡＮＤゲート４３の出力信号は論理状態Ｌとなる。その結果、時刻ｔ１１〜ｔ１３の間におけるスイッチＳ４の制御信号の波形は、図６に示すようになる。

時刻ｔ１１〜ｔ１３の間、Ｄフリップフロップ４１のデータ端子Ｑより出力される出力信号は、論理状態Ｌに保持されるから、この間、三入力ＡＮＤゲート４３の出力信号は論理状態Ｌに保持される。よって、スイッチＳ５の制御信号の波形は、図６に示すようになる。

時刻ｔ１１〜ｔ１５の間のスイッチＳ５の制御信号については、スイッチＳ４の場合と同様の理由から、図６に示す波形となる。

三入力ＡＮＤゲート４７と４８の出力信号は、スイッチＳ４とＳ５の制御信号とそれぞれ同じ波形である。ＮＯＲ回路４４の出力信号をレベルシフタ４５を介して取り出したものがスイッチＳ１用の制御信号であるから、スイッチＳ４とＳ５の制御信号のいずれか一方の論理状態がＨの時に、スイッチＳ１の制御信号は論理状態Ｌとなる。よって、図６に示すような波形となる。

以上詳述したように、本実施形態に係るＬＣＤ駆動用増幅回路１０では、差動増幅部１１の出力側に配置されたＮチャネルトランジスタＭ１とＰチャネルＭ２が、出力点Ｐに互いのソースが接続される形態で二つの電源供給端子間（ここでは電源端子と接地端子の間）に直列接続されており、差動増幅部１１の出力信号Ｖｉｎａに応答して出力点Ｐをプッシュプル駆動する。差動増幅部１１の出力側において、トランジスタＭ１とＭ２はそれぞれソースフォロア構成を持つ。そして、トランジスタＭ１とＭ２は、差動増幅部１１の出力信号Ｖｉｎａに応答して出力点Ｐをプッシュプル駆動する。よって、オフセット電圧に起因する出力偏差を低減することができ、それによって生じる画質劣化の生じる恐れが減少する。また、本実施形態では、トランジスタＭ１とＭ２がＢ級動作に基づくプッシュプル動作を行うため、消費電力も低減することができる。

さらに、出力点Ｐの信号が差動増幅部１１の反転入力端子に帰還されているため、トランジスタＭ１とＭ２の持つ駆動能力を有効に利用することができる。よって、駆動能力を増大することができる。

さらに、上位ｎビット判定回路２２において、デジタル入力信号Ｖｄｉｎの上位ｎビットを調べてプリチャージ（オーバードライブ）が必要か否かを判定し、その判定結果に応じた信号をスイッチ制御回路２３に送り、スイッチ制御回路２３はその信号に応じてスイッチＳ１〜Ｓ５のＯＮ、ＯＦＦ（開閉）を制御するので、必要な時間に限ってプリチャージ動作を行うことができる。

さらに、プリチャージ期間を各水平同期期間の最初の一部に限定して、スイッチＳ４とＳ５を用いて出力端子Ｔｏｕｔに対してプリチャージを行い、それによって出力端子Ｔｏｕｔに現れる出力電圧Ｖｏｕｔを電源電圧ＶＤＤまで引き上げ、あるいは接地電位ＧＮＤまで引き下げているので、ＬＣＤのような容量性負荷６０を高速で駆動することができる。

なお、データ信号の極性を２水平同期期間毎に反転させるいわゆる「２Ｈ」駆動においても、本発明は適用可能である。また、デジタル入力信号Ｖｄｉｎの如何にかかわらず常にプリチャージを行うようにすれば、本発明によっていわゆるオーバードライブ機能を実現できる。その結果、書き込み時間を短縮できる利点が得られる。この場合、オーバードライブ期間を出力電圧Ｖｏｕｔに応じて最適化するのが好ましい。

（変形例）
上述した実施形態は本発明を具体化した例を示すものであり、したがって、本発明はこの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上記実施形態では、上位ｎビット判定回路２２でデジタル入力信号Ｖｄｉｎの上位ｎビットを調べてプリチャージが必要か否かを判定しているが、プリチャージが必要か否かを判定できるものであれば、これら以外の判定方法も使用可能である。

本発明の一実施形態に係るＬＣＤ駆動回路に使用されるＬＣＤ駆動用増幅回路の構成を示す回路図である。 本発明の一実施形態に係るＬＣＤ駆動回路の構成を示す機能ブロック図である。 本発明の一実施形態に係るＬＣＤ駆動回路の出力波形の一例を示す波形図である。 本発明の一実施形態に係るＬＣＤ駆動回路の動作範囲の区分を示す説明図である。 本発明の一実施形態に係るＬＣＤ駆動回路のプリチャージをしない場合の動作を示すタイミング・チャートである。 本発明の一実施形態に係るＬＣＤ駆動回路のプリチャージをする場合の動作を示すタイミング・チャートである。 本発明の一実施形態に係るＬＣＤ駆動回路のスイッチ制御回路の構成例を示す機能ブロック図である。 スイッチＳ１〜Ｓ５のＯＮとＯＦＦを制御するスイッチ制御回路の構成図である。 「片側駆動」方式を用いた従来の液晶表示装置（従来例１）の概略構成を示す図である。 ６ビットの入力データと階調電圧Ｖ０〜Ｖ４及びＶ５〜Ｖ９との関係を示すグラフである。 図９に示した従来の液晶表示装置に使用された出力回路の構成を示す回路図である。 図９に示した従来の液晶表示装置に使用された出力回路を構成するボルテージ・フォロアの例を示す回路図である。 図９に示した従来の液晶表示装置に使用された出力回路を構成する他のボルテージ・フォロアの例を示す回路図である。 図９に示した従来の液晶表示装置の動作を示すタイミング・チャートである。 図１１のボルテージ・フォロワ用として使用可能な他の構成例（従来例２）を示す回路図である。 図１５のボルテージ・フォロワにおける出力波形を示す波形図である。

符号の説明

１０ ＬＣＤ駆動用増幅回路
１１ 差動増幅部
１２ 差動増幅部１１の出力部
２１ Ｄ／Ａコンバータ
２２ 上位ｎビット判定回路
２３ スイッチ制御回路
３０ スイッチ制御回路
３１ フリップフロップ回路
３２ インバータ
３３、３４ レベルシフタ（Ｌ／Ｓ）
４０ スイッチ制御回路
４１ Ｄフリップフロップ
４２、４３、４５、４９、５０ レベルシフタ（Ｌ／Ｓ）
４４ ＮＯＲゲート
４６ ｎ入力ＡＮＤゲート
４７、４８ 三入力ＡＮＤゲート
５２ 二入力ＡＮＤゲート
５１ フリップフロップ
５３ ダウンカウンタ
５４ プリセット値入力回路
６０ 負荷（液晶パネルの液晶容量）
Ｔｉｎ 入力端子
Ｔｏｕｔ 出力端子
Ｍ１ ＮチャネルＭＯＳトランジスタ
Ｍ２ ＰチャネルＭＯＳトランジスタ
ＣＩ１、ＣＩ２、ＣＩ３ 定電流源
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５ スイッチ

Claims (6)

1. 入力信号を受ける増幅回路と、
   出力点に互いのソースが接続される形態で二つの電源供給端子間に直列接続されると共に、前記増幅回路の出力信号に応答して前記出力点をプッシュプル駆動する、互いに異なる導電型の第１及び第２のトランジスタと、
   前記二つの電源供給端子の一方と前記出力点との間に前記第１トランジスタに並列に設けられた第１スイッチと、
   前記二つの電源供給端子の他方と前記出力点との間に前記第２トランジスタに並列に設けられた第２スイッチと、
   当該駆動回路の出力端子と前記出力点とを結ぶ経路に設けられ、且つ前記出力点に対してプリチャージが行われる時に前記経路を遮断し、プリチャージが行われない時に前記経路を接続するように制御される第３スイッチとを備え、
   前記第１及び第２のトランジスタがＢ級動作に基づきプッシュプル駆動されると共に、前記出力点の信号が前記増幅回路に帰還されていることを特徴とする駆動回路。
2. 前記入力信号を調べてプリチャージが必要か否かを判定する判定回路をさらに有している請求項１に記載の駆動回路。
3. 前記判定回路が、前記入力信号の上位ｎビット（ｎは正の整数）を判定してプリチャージが必要か否かを判定する請求項２に記載の駆動回路。
4. 前記判定回路が、ｎ入力のＡＮＤ回路から構成される請求項３に記載の駆動回路。
5. 互いに直列接続された第４スイッチ及び第１定電流源が、前記二つの電源供給端子の一方と前記出力点との間において前記第１トランジスタに並列に設けられていると共に、互いに直列接続された第５スイッチ及び第２定電流源が、前記二つの電源供給端子の他方と前記出力点との間において前記第２トランジスタに並列に設けられており、
   前記第４スイッチは、前記第１トランジスタのＯＮ・ＯＦＦにほぼ同期してＯＮ・ＯＦＦ制御され、前記第５スイッチは、前記第２トランジスタのＯＮ・ＯＦＦにほぼ同期してＯＮ・ＯＦＦ制御される請求項１〜４のいずれか１項に記載の駆動回路。
6. 前記第４スイッチ及び前記第１定電流源と前記第５スイッチ及び前記第２定電流源が、出力アイドリング電流を流すために使用される請求項５に記載の駆動回路。
   

Images