JP4781831B2

JP4781831B2 - 定電圧回路

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Publication number: JP4781831B2
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Authority: JP
Inventors: 継範奥田; 顕仁長▲濱▼
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Current assignee: Ricoh Co Ltd
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Filing date: 2006-01-31
Publication date: 2011-09-28
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Description

本発明は、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができる、出力電流と出力電圧を交互に段階的に減少させてフの字特性に近似した特性をなす過電流保護動作を行う電流制限回路を備えた定電圧回路に関する。

従来、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができる定電圧回路があった（例えば、特許文献１参照。）。
図２は、このような従来の定電圧回路の例を示した回路図である。
図２の定電圧回路１００では、通常時は、直流特性に優れた第１の誤差増幅回路ＡＭＰ１により出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏの定電圧化を図り、出力電圧Ｖｏが急速に低下するときは、第１の誤差増幅回路ＡＭＰ１が応答して出力電圧制御トランジスタＭ１の動作制御を行う前に、所定の期間、高速応答性に優れた第２の誤差増幅回路ＡＭＰ２ａによって出力電圧制御トランジスタＭ１の動作制御を行い出力電圧Ｖｏの定電圧化を図るようにしている。

また、定電圧回路１００は、出力端子ＯＵＴから出力する電流の制限を行う電流制限回路５ａを備えている。電流制限回路５ａは、図３で示すように、出力電流ｉｏが電流値ｉａに達すると、出力電圧制御トランジスタＭ１から出力される電流の増加を抑制して出力電圧Ｖｏを低下させるように出力電圧制御トランジスタＭ１を制御し、出力電圧Ｖｏが電圧値Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ２２がオフし、ＮＭＯＳトランジスタＭ２４のゲート電圧が上昇してＰＭＯＳトランジスタＭ１６のゲート電圧が低下し出力電流ｉｏが電流値ｉｃで制限されて出力電圧Ｖｏが低下し、出力電圧Ｖｏが電圧値Ｖｄまで低下すると、更にＮＭＯＳトランジスタＭ２３がオフして、ＮＭＯＳトランジスタＭ２４のゲート電圧が更に上昇してＰＭＯＳトランジスタＭ１６のゲート電圧が更に低下し出力電流ｉｏが電流値ｉｅで制限されて出力電圧Ｖｏが更に低下するようにした。
特開２００５−３５３０３７号公報

しかし、第２の誤差増幅回路ＡＭＰ２ａは、出力電圧Ｖｏの周波数成分を取り出してドライバトランジスタである出力電圧制御トランジスタＭ１をフィードバック制御するため応答速度が速く、電流制限回路５ａが作動して出力電圧Ｖｏを低下させる際に、第２の誤差増幅回路ＡＭＰ２ａが出力電圧Ｖｏの変化の周波数成分を検出して出力電圧Ｖｏを設定電圧まで上げようとする。このため、定電圧回路１００の動作が不安定になるという問題があった。特に、図３における、ｃからｄへ遷移したとき、及びｅからｆへ遷移したときに第２の誤差増幅回路ＡＭＰ２ａが作動して電流制限回路５ａによる電流制限動作が不安定になっていた。

本発明は、上記のような問題を解決するためになされたものであり、出力電流と出力電圧を交互に段階的に減少させてフの字特性に近似した特性をなす過電流保護動作を行う電流制限回路が作動して出力電圧が所定値以下に低下すると第２の誤差増幅回路の動作を停止させるようにして、該電流制限回路が作動した際に安定した過電流保護動作を行うことができる定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力電圧制御トランジスタと、
前記出力端子からの出力電圧を検出し、該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が所定の第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う第１の誤差増幅回路部と、
前記出力端子からの出力電圧の急速な低下時に、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、該出力電圧の変動に対して前記第１の誤差増幅回路部よりも応答速度が速い第２の誤差増幅回路部と、
前記出力電圧制御トランジスタから出力される電流が第１の所定値以上になると、該出力電流と前記出力端子からの出力電圧を交互に段階的に減少させて、該出力電流が第１の所定値を超えないように該出力電圧制御トランジスタの動作制御を行う電流制限回路部と、
を備え、
前記電流制限回路部は、前記出力電流が前記第１の所定値になると、前記出力電圧制御トランジスタから出力される電流の増加を抑制して前記出力電圧を第２の所定値まで低下させ、前記出力端子からの出力電圧が該第２の所定値以下になると、前記第２の誤差増幅回路部の動作を停止させるものである。

また、前記第１の誤差増幅回路部は、第２の誤差増幅回路部よりも直流利得が大きくなるようにした。

また、前記第２の誤差増幅回路部は、前記出力端子からの出力電圧の交流成分のみ増幅するようにした。

また、前記第２の誤差増幅回路部は、
入力された制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定の第２基準電圧が入力され、他方の入力端の電圧が該第２基準電圧になるように、前記制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子から出力電圧との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備えるようにした。

具体的には、前記差動増幅回路は、
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の定電流を供給する定電流回路と、
を備え、
前記電流制限回路部は、前記出力端子からの出力電圧が第２の所定値以下になると、前記定電流回路の動作を停止させて定電流の供給を停止させるようにした。

この場合、前記定電流回路は、
制御電極に所定の定電圧が入力される定電流源をなすトランジスタと、
入力された制御信号に応じて、該トランジスタの制御電極への前記定電圧の出力制御を行うスイッチと、
を備え、
前記電流制限回路部は、前記出力端子からの出力電圧が第２の所定値以下になると、前記スイッチに対して、前記トランジスタの制御電極への定電圧供給を遮断させるようにした。

一方、前記差動増幅回路は、前記差動対を構成する各トランジスタの少なくともいずれか一方にあらかじめオフセットが設けられ、前記出力電圧の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなるようにした。

本発明の定電圧回路によれば、前記出力電圧制御トランジスタから出力される電流が第１の所定値以上になると、該出力電流と前記出力端子からの出力電圧を交互に段階的に減少させて、該出力電流が第１の所定値を超えないように該出力電圧制御トランジスタの動作制御を行う電流制限回路部によって、前記出力端子からの出力電圧が第２の所定値以下になると前記第２の誤差増幅回路部の動作を停止させるようにした。このことから、出力電流と出力電圧を交互に段階的に減少させてフの字特性に近似した特性をなす過電流保護動作を行う電流制限回路が作動した際に、第２の誤差増幅回路部の影響を受けることなく安定した過電流保護動作を行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧との間には負荷１０とコンデンサＣ２が並列に接続されている。
定電圧回路１は、所定の基準電圧Ｖｒを生成して出力する第１基準電圧発生回路２と、所定の基準電圧Ｖｂ１を生成して出力する第２基準電圧発生回路３と、所定のバイアス電圧Ｖｂ２を生成して出力する定電圧発生回路４とを備えている。

更に、定電圧回路１は、出力電圧Ｖｏを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１とを備えている。更に、定電圧回路１は、分圧電圧ＶＦＢが基準電圧Ｖｒになるように出力電圧制御トランジスタＭ１の動作制御を行う第１の誤差増幅回路ＡＭＰ１と、出力電圧Ｖｏの急速な低下時に、所定の時間、前記出力電圧制御トランジスタＭ１に対して出力電流を増加させる、出力電圧Ｖｏの変動に対して前記第１の誤差増幅回路ＡＭＰ１よりも応答速度が速い第２の誤差増幅回路ＡＭＰ２と、出力電流ｉｏが所定値ｉａ以上になると出力電流ｉｏと出力電圧Ｖｏを交互に段階的に減少させてフの字特性に近似した特性をなす過電流保護動作を行う電流制限回路５とを備えている。

なお、抵抗Ｒ１及びＲ２は出力電圧検出回路部を、第１の誤差増幅回路ＡＭＰ１及び第１基準電圧発生回路２は第１の誤差増幅回路部を、第２の誤差増幅回路ＡＭＰ２、第２基準電圧発生回路３及び定電圧発生回路４は第２の誤差増幅回路部を、電流制限回路５は電流制限回路部をそれぞれなす。

第１の誤差増幅回路ＡＭＰ１は、基準電圧Ｖｒが反転入力端に入力されると共に分圧電圧ＶＦＢが非反転入力端に入力され、第２の誤差増幅回路ＡＭＰ２は、基準電圧Ｖｂ１が非反転入力端に入力されると共に出力電圧Ｖｏが反転入力端に入力されている。第１及び第２の各誤差増幅回路ＡＭＰ１，ＡＭＰ２のそれぞれの出力信号によって出力電圧制御トランジスタＭ１の動作制御が行われる。
入力端子ＩＮと出力端子ＯＵＴとの間に出力電圧制御トランジスタＭ１が接続され、第１及び第２の各誤差増幅回路ＡＭＰ１，ＡＭＰ２並びに電流制限回路５の各出力端は、出力電圧制御トランジスタＭ１のゲートにそれぞれ接続されている。また、出力端子ＯＵＴと接地電圧との間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。

第１の誤差増幅回路ＡＭＰ１は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８、ＰＭＯＳトランジスタＭ５〜Ｍ７、コンデンサＣ１及び抵抗Ｒ３で構成されている。第２の誤差増幅回路ＡＭＰ２は、ＰＭＯＳトランジスタＭ９〜Ｍ１１、ＮＭＯＳトランジスタＭ１２〜Ｍ１４、コンデンサＣ３、抵抗Ｒ４及びスイッチＳＷで構成されている。また、電流制限回路５は、ＰＭＯＳトランジスタＭ１５〜Ｍ１９，Ｍ２５、ＮＭＯＳトランジスタＭ２０〜Ｍ２４，Ｍ２６、抵抗Ｒ５〜Ｒ８及びインバータＩＮＶで構成されている。なお、第２の誤差増幅回路ＡＭＰ２のＮＭＯＳトランジスタＭ１４は制御トランジスタをなし、ＰＭＯＳトランジスタＭ９〜Ｍ１１、ＮＭＯＳトランジスタＭ１２，Ｍ１３及びスイッチＳＷは差動増幅回路をなす。

第１の誤差増幅回路ＡＭＰ１において、ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなし、ＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ５及びＭ６において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。また、ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ３のドレインに、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２が接続されている。第１基準電圧発生回路２は、入力電圧Ｖｉｎを電源にして作動し、ＮＭＯＳトランジスタＭ２及びＭ３の各ゲートには基準電圧Ｖｒがそれぞれ入力され、ＮＭＯＳトランジスタＭ２は定電流源をなす。ＮＭＯＳトランジスタＭ４のゲートには、分圧電圧ＶＦＢが入力されている。

また、入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続され、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部は、第１の誤差増幅回路ＡＭＰ１の出力端をなし、出力電圧制御トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部に接続され、ＮＭＯＳトランジスタＭ８のゲートには基準電圧Ｖｒが入力され、ＮＭＯＳトランジスタＭ８は定電流源をなす。また、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部と、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部との間には周波数補償用のコンデンサＣ１と抵抗Ｒ３が直列に接続されている。

次に、第２の誤差増幅回路ＡＭＰ２において、ＰＭＯＳトランジスタＭ１０及びＭ１１は差動対をなし、ＮＭＯＳトランジスタＭ１２及びＭ１３はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ１２及びＭ１３において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１２のドレインに接続されている。また、ＮＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１０のドレインに、ＮＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１１のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ１０及びＭ１１の各ソースは接続され、該接続部と入力端子ＩＮとの間にＰＭＯＳトランジスタＭ９が接続されている。

第２基準電圧発生回路３及び定電圧発生回路４は、入力電圧Ｖｉｎを電源にしてそれぞれ作動し、ＰＭＯＳトランジスタＭ９のゲートにはスイッチＳＷを介してバイアス電圧Ｖｂ２が、ＰＭＯＳトランジスタＭ１０のゲートには基準電圧Ｖｂ１がそれぞれ入力されている。ＰＭＯＳトランジスタＭ９は定電流源をなす。ＰＭＯＳトランジスタＭ１１のゲートと出力端子ＯＵＴとの間には、コンデンサＣ３が接続され、更にＰＭＯＳトランジスタＭ１１のゲートとコンデンサＣ３との接続部には、抵抗Ｒ４を介して基準電圧Ｖｂ１が入力されている。また、出力電圧制御トランジスタＭ１のゲートと接地電圧との間にはＮＭＯＳトランジスタＭ１４が接続され、ＮＭＯＳトランジスタＭ１４のゲートは、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３との接続部に接続されており、ＮＭＯＳトランジスタＭ１４のドレインは第２の誤差増幅回路ＡＭＰ２の出力端をなす。

次に、電流制限回路５において、ＰＭＯＳトランジスタＭ１５及びＭ１６の各ソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ１５のゲート及びＰＭＯＳトランジスタＭ１６のドレインは出力電圧制御トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ１５のドレインには、ＰＭＯＳトランジスタＭ１８及びＭ１９の各ソースが接続され、ＰＭＯＳトランジスタＭ１９のドレインと接地電圧との間には、抵抗Ｒ６〜Ｒ８が直列に接続されている。ＰＭＯＳトランジスタＭ１７〜Ｍ１９の各ゲートはそれぞれ接続され、該接続部はＰＭＯＳトランジスタＭ１７のドレインに接続されている。

ＰＭＯＳトランジスタＭ１８のドレインと接地電圧との間には、ＮＭＯＳトランジスタＭ２１が接続されており、ＮＭＯＳトランジスタＭ２０及びＭ２１の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２１のドレインに接続されている。また、ＰＭＯＳトランジスタＭ１７のドレインと接地電圧との間には、ＮＭＯＳトランジスタＭ２０が接続され、ＮＭＯＳトランジスタＭ２０及びＭ２１はカレントミラー回路を形成している。

入力電圧Ｖｉｎと接地電圧との間には、抵抗Ｒ５及びＮＭＯＳトランジスタＭ２４が直列に接続されると共に、ＰＭＯＳトランジスタＭ２５及びＮＭＯＳトランジスタＭ２６が直列に接続されている。抵抗Ｒ５とＮＭＯＳトランジスタＭ２４の接続部にＰＭＯＳトランジスタＭ１６及びＭ２５の各ゲートが接続され、ＮＭＯＳトランジスタＭ２４のゲートは、ＰＭＯＳトランジスタＭ１９と抵抗Ｒ６との接続部に接続されている。抵抗Ｒ７とＲ８との直列回路に並列にＮＭＯＳトランジスタＭ２２が接続され、抵抗Ｒ８に並列にＮＭＯＳトランジスタＭ２３が接続されている。ＮＭＯＳトランジスタＭ２２及びＭ２６の各ゲートには、それぞれ分圧電圧ＶＦＢが入力され、ＮＭＯＳトランジスタＭ２３のゲートには出力電圧Ｖｏが入力されている。ＰＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２６との接続部は、インバータＩＮＶを介して第２の誤差増幅回路ＡＭＰ２におけるスイッチＳＷの制御信号入力端に接続されている。

このような構成において、まず最初に、電流制限回路５が、出力電流ｉｏに対する過電流保護動作を行っていない場合について説明する。この場合、第２の誤差増幅回路ＡＭＰ２のスイッチＳＷの制御信号入力端にはハイレベルの信号が入力されており、スイッチＳＷはオンして導通状態になっている。
第１の誤差増幅回路ＡＭＰ１は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源をなすＮＭＯＳトランジスタＭ２のドレイン電流ができるだけ小さくなるように設計されている。一方、第２の誤差増幅回路ＡＭＰ２は、入力端であるＰＭＯＳトランジスタＭ１１のゲートが、カップリングコンデンサをなすコンデンサＣ３を介して出力端子ＯＵＴに接続されていることから、出力電圧Ｖｏの交流成分のみを増幅する。

また、第２の誤差増幅回路ＡＭＰ２は、高速動作を行うことができるように、定電流源をなすＰＭＯＳトランジスタＭ９のドレイン電流ができるだけ大きくなるように設計されている。このため、第２の誤差増幅回路ＡＭＰ２は、出力電圧Ｖｏの急峻な変化、特に出力電流ｉｏが急増して出力電圧Ｖｏが急速に低下すると、一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行う。この際、第２の誤差増幅回路ＡＭＰ２は、出力電圧Ｖｏの急速な低下に対して高速に応答して出力電圧制御トランジスタＭ１の動作制御を行い出力電圧Ｖｏを増加させる。

ここで、負荷１０に流れる電流ｉｏが急増して出力電圧Ｖｏが急速に低下した場合の動作について、もう少し詳細に説明する。
出力電圧Ｖｏが急速に低下すると、第１の誤差増幅回路ＡＭＰ１は、出力電圧Ｖｏの急速な変化に対する応答速度が遅いことから、出力電圧制御トランジスタＭ１に対して出力電流ｉｏを増加させる動作を行うまでに時間がかかる。これに対して、第２の誤差増幅回路ＡＭＰ２は、出力電圧Ｖｏの急速な変化に対して高速に応答することができることから、出力電圧Ｖｏが急速に低下すると、まず第２の誤差増幅回路ＡＭＰ２のみが応答して、出力電圧制御トランジスタＭ１に対して出力電流を増加させるように動作制御を行う。

第２の誤差増幅回路ＡＭＰ２において、出力電圧Ｖｏが急速に低下すると、コンデンサＣ３を介してＰＭＯＳトランジスタＭ１１のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１１のドレイン電流が増加してＮＭＯＳトランジスタＭ１４のゲート電圧が上昇する。このため、ＮＭＯＳトランジスタＭ１４のドレイン電流が増加して、出力電圧制御トランジスタＭ１のゲート電圧が低下して出力電圧制御トランジスタＭ１のドレイン電流が増加する。このことから、出力電流ｉｏが増加して出力電圧Ｖｏの低下が抑制される。

また、ＰＭＯＳトランジスタＭ１１のゲート電圧は、抵抗Ｒ４とコンデンサＣ３の時定数によって、出力電圧Ｖｏが急速に低下してから一定期間後に基準電圧Ｖｂ１と同電圧になる。抵抗Ｒ４とコンデンサＣ３による時定数を大きくするほど出力電圧Ｖｏの変動に対する第２の誤差増幅回路ＡＭＰ２の応答性がよくなり、該時定数を小さくするほど出力電圧Ｖｏの変動に対する第２の誤差増幅回路ＡＭＰ２の応答性は悪くなる。このため、レイアウト面積等の他の要因を考慮して、例えば抵抗Ｒ４の抵抗値を２ＭΩ、コンデンサＣ３の容量を５ｐＦ程度にそれぞれ設定してもよい。

ここで、ＰＭＯＳトランジスタＭ１０及びＭ１１の少なくとも一方にオフセットが設けられており、ゲートに同じ電圧が入力された場合、ＰＭＯＳトランジスタＭ１０は大きな電流を出力するのに対して、ＰＭＯＳトランジスタＭ１１はごく小さな電流しか出力しない。例えば、ＰＭＯＳトランジスタＭ１０のトランジスタサイズをＷ（ゲート幅）／Ｌ（ゲート長）＝４０μｍ／２μｍに、ＰＭＯＳトランジスタＭ１１のトランジスタサイズをＷ／Ｌ＝３２μｍ／２μｍにそれぞれなるように形成する。すなわち、ＰＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ１１のトランジスタサイズ比が１０：８程度になるようにＰＭＯＳトランジスタＭ１０及びＭ１１を形成するようにすればよい。
このようなことから、出力電圧Ｖｏの急速な低下がないときは、ＮＭＯＳトランジスタＭ１４による出力電圧制御トランジスタＭ１の動作制御は行われず、第２の誤差増幅回路ＡＭＰ２は、通常時において、第１の誤差増幅回路ＡＭＰ１による出力電圧制御トランジスタＭ１の動作制御に影響を及ぼすことはない。

次に、電流制限回路５の動作について説明する。なお、電流制限回路５が作動したときの出力電流ｉｏと出力電圧Ｖｏとの関係を示した図は図３と同じであり、図３を参照しながら電流制限回路５の動作について説明する。
電流制限回路５は、出力電流を制御するドライバトランジスタである出力電圧制御トランジスタＭ１に流れる電流に比例した電流が流れるＰＭＯＳトランジスタＭ１５と、ＰＭＯＳトランジスタＭ１８及びＭ１９で構成された電流分割回路と、ＮＭＯＳトランジスタＭ２０に流れる電流値に応じて出力電圧制御トランジスタＭ１のゲート電圧を制御する回路を構成する抵抗Ｒ５〜Ｒ８、ＮＭＯＳトランジスタＭ２２〜Ｍ２４及びＰＭＯＳトランジスタＭ１６を備えている。更に、電流制限回路５は、出力電圧Ｖｏが所定の電圧、すなわち図３の電圧値Ｖｂ以下になると第２の誤差増幅回路ＡＭＰ２のスイッチＳＷをオフさせて遮断状態にして第２の誤差増幅回路ＡＭＰ２の動作を停止させる回路を構成するＰＭＯＳトランジスタＭ２５、ＮＭＯＳトランジスタＭ２６及びインバータＩＮＶを備えている。

電流制限回路５において、ＰＭＯＳトランジスタ１５のドレイン電流は、出力電圧制御トランジスタＭ１に流れる電流に比例した電流が流れる。該ドレイン電流は、ＰＭＯＳトランジスタＭ１８及びＭ１９で構成される電流分割回路に入力され、ＰＭＯＳトランジスタＭ１８とＭ１９とのサイズ比に比例した電流値に分割されてＰＭＯＳトランジスタＭ１８及びＭ１９の各ドレイン電流となってそれぞれ出力される。ＰＭＯＳトランジスタＭ１９のドレイン電流は、抵抗Ｒ６に流れてＰＭＯＳトランジスタＭ１９のドレイン側に電圧が発生する。該電圧は、ＮＭＯＳトランジスタＭ２４のゲートに入力され、ＮＭＯＳトランジスタＭ２４のしきい値電圧に達するとＮＭＯＳトランジスタＭ２４がオンして、ＰＭＯＳトランジスタＭ１６をオンさせる。

ＰＭＯＳトランジスタＭ１６のドレインは出力電圧制御トランジスタＭ１のゲートに接続されている。このため、ＰＭＯＳトランジスタＭ１６がオンすると出力電圧制御トランジスタＭ１のゲート電圧が上昇するように作用し、出力電圧制御トランジスタＭ１から出力される電流が制限されて出力電流ｉｏが制限され、図３のａからｂに遷移して出力電圧Ｖｏが電圧値Ｖｘから電圧値Ｖｂに低下する。ＮＭＯＳトランジスタＭ２２のゲートには、分圧電圧ＶＦＢが入力され、ＮＭＯＳトランジスタＭ２３のゲートには出力電圧Ｖｏが入力されている。出力電圧Ｖｏの低下によって、ＮＭＯＳトランジスタＭ２２がオフして遮断状態になり、抵抗Ｒ６に抵抗Ｒ７が直列に接続される。なお、ＮＭＯＳトランジスタＭ２２は、電流制限回路５が電流制限動作を行わないときはオンして導通状態になっており、抵抗Ｒ７とＲ８の直列回路は短絡されている。

抵抗Ｒ６に抵抗Ｒ７が直列に接続されると、ＮＭＯＳトランジスタＭ２４のゲート電圧が更に大きくなり、ＰＭＯＳトランジスタＭ１６のドレイン電圧が大きくなって出力電圧制御トランジスタＭ１のゲート電圧を更に上昇させる。このことにより、出力電流ｉｏが制限され、図３のｃからｄに遷移して出力電圧Ｖｏが電圧値Ｖｂから電圧値Ｖｄに低下する。出力電圧が更に低下することによって、ＮＭＯＳトランジスタＭ２３がオフして遮断状態になり、抵抗Ｒ７に抵抗Ｒ８が直列に接続される。このため、ＮＭＯＳトランジスタＭ２４のゲート電圧が更に大きくなり、出力電圧制御トランジスタＭ１のゲート電圧を更に上昇させることによって出力電流ｉｏが制限され、図３のｅからｆに遷移して出力電圧Ｖｏが電圧値Ｖｄから０に低下する。

ここで、出力電圧Ｖｏが電圧値Ｖｂを超えていると、ＮＭＯＳトランジスタＭ２２と共にＮＭＯＳトランジスタＭ２６がオンして導通状態になる。このため、ＮＭＯＳトランジスタＭ２６によってインバータＩＮＶの出力端はハイレベルになり、第２の誤差増幅回路ＡＭＰ２のスイッチＳＷをオンさせて導通状態にし、ＰＭＯＳトランジスタＭ９のゲートに定電圧Ｖｂ２が入力されてＰＭＯＳトランジスタＭ９は定電流源とし作動し、第２の誤差増幅回路ＡＭＰ２は作動状態になる。

出力電圧Ｖｏが電圧値Ｖｂ以下に低下すると、ＮＭＯＳトランジスタＭ２２と共にＮＭＯＳトランジスタＭ２６がオフして遮断状態になる。このため、ＰＭＯＳトランジスタＭ２５によってインバータＩＮＶの出力端はローレベルになり、第２の誤差増幅回路ＡＭＰ２のスイッチＳＷをオフさせて遮断状態にし、ＰＭＯＳトランジスタＭ９がオフして第２の誤差増幅回路ＡＭＰ２の動作は停止する。すなわち、ＮＭＯＳトランジスタＭ１４はオフして遮断状態になる。

このように、本第１の実施の形態における定電圧回路は、出力電圧Ｖｏが所定値Ｖｂ以下になるとスイッチＳＷをオフさせて遮断状態になるようにして、第２の誤差増幅回路ＡＭＰ２の差動対に電流を供給する定電流源をなすＰＭＯＳトランジスタＭ９をオフさせて電流供給を停止させ、第２の誤差増幅回路ＡＭＰ２の動作を停止させるようにした。このことから、フの字に近似した特性を有する電流制限回路が作動した際にも安定した電流制限動作を行うことができる。

なお、前記説明では、電流制限回路が図３で示したような特性を有するように電流制限動作を行う場合を例にして説明したが、これは一例であり、本発明は、電流制限回路が、出力電圧Ｖｏと出力電流ｉｏを交互に段階的に減少させる電流制限動作を行う場合に適用するものである。

本発明の第１の実施の形態における定電圧回路の構成例を示した図である。従来の定電圧回路の例を示した回路図である。電流制限回路が作動したときの定電圧回路の出力電圧と出力電流との関係例を示した図である。

符号の説明

１定電圧回路
２第１基準電圧発生回路
３第２基準電圧発生回路
４定電圧発生回路
５電流制限回路
１０負荷
ＡＭＰ１第１の誤差増幅回路
ＡＭＰ２第２の誤差増幅回路
Ｍ１出力電圧制御トランジスタ
Ｒ１，Ｒ２出力電圧検出用の抵抗

Claims

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力電圧制御トランジスタと、
前記出力端子からの出力電圧を検出し、該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が所定の第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う第１の誤差増幅回路部と、
前記出力端子からの出力電圧の急速な低下時に、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、該出力電圧の変動に対して前記第１の誤差増幅回路部よりも応答速度が速い第２の誤差増幅回路部と、
前記出力電圧制御トランジスタから出力される電流が第１の所定値以上になると、該出力電流と前記出力端子からの出力電圧を交互に段階的に減少させて、該出力電流が第１の所定値を超えないように該出力電圧制御トランジスタの動作制御を行う電流制限回路部と、
を備え、
前記電流制限回路部は、前記出力電流が前記第１の所定値になると、前記出力電圧制御トランジスタから出力される電流の増加を抑制して前記出力電圧を第２の所定値まで低下させ、前記出力端子からの出力電圧が該第２の所定値以下になると、前記第２の誤差増幅回路部の動作を停止させることを特徴とする定電圧回路。
前記第１の誤差増幅回路部は、第２の誤差増幅回路部よりも直流利得が大きいことを特徴とする請求項１記載の定電圧回路。
前記第２の誤差増幅回路部は、前記出力端子からの出力電圧の交流成分のみ増幅することを特徴とする請求項１又は２記載の定電圧回路。
前記第２の誤差増幅回路部は、
入力された制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に所定の第２基準電圧が入力され、他方の入力端の電圧が該第２基準電圧になるように、前記制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子から出力電圧との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
を備えることを特徴とする請求項１、２又は３記載の定電圧回路。
前記差動増幅回路は、
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の定電流を供給する定電流回路と、
を備え、
前記電流制限回路部は、前記出力端子からの出力電圧が第２の所定値以下になると、前記定電流回路の動作を停止させて定電流の供給を停止させることを特徴とする請求項４記載の定電圧回路。
前記定電流回路は、
制御電極に所定の定電圧が入力される定電流源をなすトランジスタと、
入力された制御信号に応じて、該トランジスタの制御電極への前記定電圧の出力制御を行うスイッチと、
を備え、
前記電流制限回路部は、前記出力端子からの出力電圧が第２の所定値以下になると、前記スイッチに対して、前記トランジスタの制御電極への定電圧供給を遮断させることを特徴とする請求項５記載の定電圧回路。
前記差動増幅回路は、前記差動対を構成する各トランジスタの少なくともいずれか一方にあらかじめオフセットが設けられ、前記出力電圧の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなることを特徴とする請求項５又は６記載の定電圧回路。