JP4050671B2 - 定電圧回路 - Google Patents

Description

本発明は、過電流保護回路を備えた定電圧回路に関し、特にフの字特性を有する過電流保護回路を備えた定電圧回路に関する。

図９は、フの字特性を有する過電流保護回路を備えた従来の定電圧回路の例を示した回路図である。なお、定電圧回路における定電圧発生動作の説明を省略し、以下、フの字特性を有する過電流保護回路の動作説明を行う。
図９において、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ４２は、ソースとゲートが、出力電流ｉｏｕｔを制御するドライバトランジスタをなすＰＭＯＳトランジスタＭ４１のソースとゲートに対応して接続されている。このため、ＰＭＯＳトランジスタＭ４２のドレインからは、ＰＭＯＳトランジスタＭ４１のドレイン電流に比例した電流が出力される。

ＰＭＯＳトランジスタＭ４２のドレイン電流は、ＰＭＯＳトランジスタＭ４４及びＭ４５で構成された電流分割回路に入力される。ＰＭＯＳトランジスタＭ４４及びＭ４５において、各ソースはそれぞれ接続されると共に各ゲートはそれぞれ接続されている。このことから、ＰＭＯＳトランジスタＭ４２のドレイン電流が、ＰＭＯＳトランジスタＭ４４とＭ４５のトランジスタサイズ比に比例した電流値に分割され、ＰＭＯＳトランジスタＭ４４及びＭ４５のドレイン電流となってそれぞれ出力される。

ＰＭＯＳトランジスタＭ４４のドレイン電流は抵抗Ｒ５３に流れて、抵抗Ｒ５３の両端に電圧が発生する。該電圧が、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ４９のしきい値電圧に達すると、ＮＭＯＳトランジスタＭ４９がオンし、ＰＭＯＳトランジスタＭ４３をオンさせる。ＰＭＯＳトランジスタＭ４３のドレインは、ＰＭＯＳトランジスタＭ４１のゲートに接続されていることから、ＰＭＯＳトランジスタＭ４３がオンすると、ＰＭＯＳトランジスタＭ４１のゲート電圧を引き上げるように作用し、ＰＭＯＳトランジスタＭ４１から出力される電流ｉｏｕｔの増加が抑えられ、該出力電流ｉｏｕｔが出力される出力端子の電圧である定電圧回路１００の出力電圧Ｖｏｕｔが低下する。

出力電圧Ｖｏｕｔを検出するための抵抗Ｒ５１と抵抗Ｒ５２との接続部は、ＰＭＯＳトランジスタＭ５３〜Ｍ５７、抵抗Ｒ５４及びコンデンサＣ５１で構成された差動増幅回路の一方の入力端をなすＰＭＯＳトランジスタＭ５４のゲートに接続されている。該差動増幅回路の他方の入力端をなすＰＭＯＳトランジスタＭ５５のゲートと負側電源電圧Ｖｓｓとの間には、抵抗Ｒ５５が接続されている。抵抗Ｒ５５はＰＭＯＳトランジスタＭ５８及びＭ５９を介して正側電源電圧Ｖｄｄから電流が供給されているため、ＰＭＯＳトランジスタＭ５５のゲートには所定の電圧が印加される。

出力電圧Ｖｏｕｔが所定の電圧になっている場合、前記差動増幅回路において、ＰＭＯＳトランジスタＭ５４のゲート電圧は、ＰＭＯＳトランジスタＭ５５のゲート電圧よりも高くなるように設定されている。出力電流ｉｏｕｔが過電流となって流れ出力電圧Ｖｏｕｔが低下すると、出力電圧Ｖｏｕｔの検出を行う抵抗Ｒ５１と抵抗Ｒ５２との接続部の電圧も低下し、ＰＭＯＳトランジスタＭ５４のゲート電圧を低下させる。ＰＭＯＳトランジスタＭ５４のゲート電圧がＰＭＯＳトランジスタＭ５５のゲート電圧よりも低下すると、ＰＭＯＳトランジスタＭ５４のドレイン電流が増加し、ＰＭＯＳトランジスタＭ５４のドレイン電圧が上昇する。ＰＭＯＳトランジスタＭ５４のドレインにはＮＭＯＳトランジスタＭ５１のゲートが接続されていることから、ＮＭＯＳトランジスタＭ５１はオンする。

ＮＭＯＳトランジスタＭ５１がオンすると、ＮＭＯＳトランジスタＭ５１のドレインに接続されているＰＭＯＳトランジスタＭ５０がオンする。ＰＭＯＳトランジスタＭ５０は、ＰＭＯＳトランジスタＭ５２とカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ５２もオンする。ＰＭＯＳトランジスタＭ５２のドレインは、ＰＭＯＳトランジスタＭ４１のゲートに接続されているため、ＰＭＯＳトランジスタＭ５２がオンすると、ＰＭＯＳトランジスタＭ４１のゲート電圧を上昇させ、ＰＭＯＳトランジスタＭ４１のドレイン電流、すなわち出力電流ｉｏｕｔを減少させる。出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係を示した特性は、図１０のようにフの字特性になる。

また、負荷短絡やハーフショートによって出力電圧が低下した場合、これを電圧検出回路で検出し、この検出信号に基づいて保護回路から電流制限回路に動作信号を供給し、電流制限回路がこれにより制御部に停止信号を出力することによって負荷に電流を供給するスイッチング素子を非導通状態に保持するようにしたものがあった（例えば、特許文献１参照。）。
特公平７−４６２９１号公報

一方、近年電子機器の省電力化が求められ、定電圧回路をなす電源回路においても低消費電流化の要求が強く、該定電圧回路に設けられた保護回路の消費電流も小さくすることが求められている。
しかし、図９で示しているように、従来の過電流保護回路は、差動増幅回路を使用していることから、該差動増幅回路の消費電流を小さくするために、ＰＭＯＳトランジスタＭ５３で設定されるバイアス電流を小さくすると、差動増幅回路の応答速度が遅くなり、位相補償が難しくなる。

前記位相補償が適切でないと、図１０の出力電圧Ｖｏｕｔが低下しながら出力電流ｉｏｕｔが減少する領域で、前記差動増幅回路の動作が不安定となり発振を起こすという問題があった。前記差動増幅回路の位相補償は、図９の抵抗Ｒ５４とコンデンサＣ５１の時定数を変更することによってある程度可能であるが、バイアス電流を０近くまで下げることはできなかった。

本発明は、上記のような問題を解決するためになされたものであり、従来のフの字特性に近い特性を有しながら、消費電流の低下を図ることができる過電流保護回路を有した定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力制御用トランジスタを有し、該出力制御用トランジスタから出力される電流が所定値を超えないように該出力制御用トランジスタの動作制御を行う過電流保護回路を備えた定電圧回路において、
前記過電流保護回路は、
前記出力制御用トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を所定の比率で分割する電流分割回路部と、
該電流分割回路部で分割される比率の制御を行う分割比率制御回路部と、
前記電流分割回路部で分割された各電流の内、所定の１つの電流を電圧に変換して出力する電流−電圧変換回路部と、
該電流−電圧変換回路部で変換された電圧に応じて、前記出力制御用トランジスタに対して出力電流制御を行う出力電流制御回路部と、
を備え、
前記出力電流制御回路部は、前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力制御用トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、前記分割比率制御回路部は、該出力電圧が所定の第１制限電圧まで低下すると、前記電流−電圧変換回路部に供給される電流を増加させて出力制御用トランジスタから出力される電流が減少するように、前記電流分割回路部で分割される比率を変えるものである。

また、前記過電流保護回路は、前記出力端子から出力された出力電圧に応じて前記電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部を備え、該変換比率変更回路部は、前記出力端子から出力された出力電圧が所定の第２制限電圧まで低下すると、電流−電圧変換回路部の出力電圧が上昇して出力制御用トランジスタから出力される電流が減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えるようにした。

具体的には、前記第１制限電圧は、前記第２制限電圧よりも大きくなるように設定されるようにしてもよい。

また、具体的には、前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されるようにした。

この場合、前記変換比率変更回路部は、電流−電圧変換回路部の所定の抵抗を短絡するスイッチ素子を備え、該スイッチ素子は、前記出力端子から出力される出力電圧に応じてスイッチングを行い、該スイッチングによって電流−電圧変換回路部の合成抵抗値を変化させ電流−電圧変換回路部の電流−電圧変換比率を変えるようにした。

具体的には、前記電流−電圧変換回路部の少なくとも１つの抵抗は、トリミングによって抵抗値が設定されるようにしてもよい。

一方、前記比例電流生成回路部は、出力制御用トランジスタのトランジスタサイズを小さくしたトランジスタである第１トランジスタで構成され、該第１トランジスタは、前記出力制御用トランジスタから出力された電流に比例した電流を出力するようにしてもよい。

また、前記電流分割回路部は、前記出力端子から出力される出力電圧に応じた電圧が制御信号入力端にそれぞれ入力される複数のトランジスタで構成され、該各トランジスタは、前記比例電流生成回路部から出力された電流が入力されトランジスタサイズ比に応じた電流をそれぞれ出力するようにしてもよい。

この場合、前記電流分割回路部は、前記各トランジスタの内、所定のトランジスタが前記電流−電圧変換回路部に接続され、他の各トランジスタの内、所定のトランジスタにスイッチ素子が接続されて構成され、前記分割比率制御回路部は、前記出力端子から出力された電圧に応じて該スイッチ素子のスイッチングを制御することによって、電流分割回路部で分割される比率の制御を行うようにしてもよい。

具体的には、所定の基準電圧を生成して出力する基準電圧発生回路と、
所定の出力端子から出力された出力電圧を検出し該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路と、
前記基準電圧と該出力電圧検出回路から出力された電圧との電圧差を増幅して出力した電圧で前記出力制御用トランジスタの動作制御を行う誤差増幅器と、
を備え、
前記基準電圧発生回路は、
ゲート・ソース間が短絡されたデプレッション型のＮＭＯＳトランジスタからなる第２トランジスタと、
ゲート・ドレイン間が短絡されたエンハンスメント型のＮＭＯＳトランジスタからなる第３トランジスタと、
を有し、
前記第２トランジスタ及び第３トランジスタは直列に接続され、該第２トランジスタのドレインが直流電源の正側電源電圧側に接続されると共に該第３トランジスタのソースが直流電源の負側電源電圧側に接続され、前記第２トランジスタ及び第３トランジスタの接続部から前記基準電圧を出力するようにした。

この場合、前記分割比率制御回路部は、前記出力端子から出力された出力電圧が前記第１制限電圧を超えるとオンする、前記第３トランジスタと同型で該第３トランジスタよりもトランジスタサイズが大きい第４トランジスタを備え、該第４トランジスタがターンオフすると、前記電流−電圧変換回路部に供給される電流を増加させて出力制御用トランジスタから出力される電流が減少するように、前記電流分割回路部で分割される比率を変えるようにしてもよい。

また、前記変換比率変更回路部は、前記出力端子から出力された出力電圧が前記第２制限電圧を超えるとオンする、前記第４トランジスタと同型で該第４トランジスタよりもトランジスタサイズが大きいか又はしきい値電圧が小さい第５トランジスタを備え、前記出力端子から出力された出力電圧が前記第２制限電圧まで低下して該第５トランジスタがターンオフすると、電流−電圧変換回路部の出力電圧が上昇して出力制御用トランジスタから出力される電流が減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えるようにしてもよい。

また、前記第４トランジスタ及び第５トランジスタは、複数のＭＯＳトランジスタと、該各ＭＯＳトランジスタの所定のＭＯＳトランジスタに直列に接続された少なくとも１つのヒューズとでそれぞれ構成され、該ヒューズを選択的に切断してトランジスタサイズがそれぞれ設定されるようにしてもよい。

更に、前記第２トランジスタ及び第３トランジスタに流れた電流に応じた電流を前記第４トランジスタ及び第５トランジスタにそれぞれ供給するカレントミラー回路部を備えると共に、第４トランジスタ及び第５トランジスタにおける各しきい値電圧及び各β値の温度特性をそれぞれ打ち消すように、第２トランジスタ、第４トランジスタ及び第５トランジスタの各トランジスタサイズが設定されるようにしてもよい。

一方、前記出力端子から出力された出力電圧に応じて前記電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部を備え、該変換比率変更回路部は、前記出力端子から出力された出力電圧の低下に応じて、出力制御用トランジスタから出力される電流が減少するように前記電流−電圧変換回路部の電流−電圧変換比率を変えるようにした。

この場合、前記変換比率変更回路部は、前記出力電圧が所定の第３制限電圧まで低下すると、出力制御用トランジスタから出力される電流が減少するように、前記電流分割回路部で分割される比率を変えるようにした。

また、前記変換比率変更回路部は、前記出力電圧が所定の第４制限電圧まで低下すると、出力制御用トランジスタから出力される電流が更に減少するように、前記電流分割回路部で分割される比率を変えるようにしてもよい。

具体的には、前記第１制限電圧は第２制限電圧よりも大きく、第２制限電圧は第３制限電圧よりも大きく、第３制限電圧は第４制限電圧よりも大きくなるようにそれぞれ設定されるようにした。

本発明の定電圧回路によれば、低消費電流でしかも発振等の不安定な動作のない、フの字特性に近似した出力電圧と出力電流の制限特性を有する過電流保護回路を備えることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
図１において、定電圧回路１は、出力端子ＯＵＴから出力される出力電流ｉｏを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏが所定の電圧で一定になるようにするものであり、出力電流ｉｏに対する過電流保護回路２を備えている。過電流保護回路２は、出力電圧Ｖｏと出力電流ｉｏとの関係がフの字特性に近似した特性をなすように動作する。

定電圧回路１は、過電流保護回路２と、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路３と、出力電圧Ｖｏを抵抗Ｒ１及びＲ２で分圧して出力する出力電圧検出回路４と、該出力電圧検出回路４から出力された分圧電圧ＶＦＢと基準電圧Ｖｒとの差電圧を増幅して出力する誤差増幅器５と、該誤差増幅器５からの出力信号に応じて出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御するドライバトランジスタをなすＰＭＯＳトランジスタＭ１とを備えている。また、過電流保護回路２は、ＰＭＯＳトランジスタＭ２〜Ｍ１５、ＮＭＯＳトランジスタＭ１６〜Ｍ２７及び抵抗Ｒ３〜Ｒ５で構成されている。

なお、ＰＭＯＳトランジスタＭ１は出力制御用トランジスタを、抵抗Ｒ１及びＲ２は出力電圧検出回路をそれぞれなし、ＰＭＯＳトランジスタＭ２は比例電流生成回路部及び第１トランジスタを、ＰＭＯＳトランジスタＭ４及びＭ５は電流分割回路部を、ＰＭＯＳトランジスタＭ１０，Ｍ１２及びＮＭＯＳトランジスタＭ１６，Ｍ２４，Ｍ２５は分割比率制御回路部をそれぞれなす。また、抵抗Ｒ３及びＲ４は電流−電圧変換回路部を、ＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ２０及び抵抗Ｒ５は出力電流制御回路部を、ＰＭＯＳトランジスタＭ７，Ｍ９及びＮＭＯＳトランジスタＭ２１〜Ｍ２３は変換比率変更回路部をそれぞれなす。また、ＮＭＯＳトランジスタＭ２２は第５トランジスタを、ＮＭＯＳトランジスタＭ２４は第４トランジスタをそれぞれなす。

正側電源電圧Ｖｄｄと出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＭ１が接続され、出力端子ＯＵＴと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１とＲ２との直列回路が接続されている。抵抗Ｒ１と抵抗Ｒ２との接続部は、誤差増幅器５の非反転入力端に接続され、誤差増幅器５の反転入力端には基準電圧Ｖｒが入力されている。誤差増幅器５の出力端は、ＰＭＯＳトランジスタＭ１のゲートに接続されている。誤差増幅器５は、分圧電圧ＶＦＢが基準電圧ＶｒになるようにＰＭＯＳトランジスタＭ１の動作制御を行い、出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御する。

ＰＭＯＳトランジスタＭ２のソースはＰＭＯＳトランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ２のゲートはＰＭＯＳトランジスタＭ１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ１のドレイン電流に比例した電流がＰＭＯＳトランジスタＭ２のドレインから流れる。ＰＭＯＳトランジスタＭ２のドレイン電流は、ＰＭＯＳトランジスタＭ４〜Ｍ６で構成されたカレントミラー回路におけるＰＭＯＳトランジスタＭ４及びＭ５の各ソースに供給され、ＰＭＯＳトランジスタＭ４及びＭ５のトランジスタサイズに比例した電流に分割され、ＰＭＯＳトランジスタＭ４及びＭ５のドレイン電流となってそれぞれ出力される。

前記分割された一方の電流であるＰＭＯＳトランジスタＭ４のドレイン電流は、直列に接続された抵抗Ｒ３及びＲ４に供給される。なお、抵抗Ｒ４の両端には通常はオンしているＮＭＯＳトランジスタＭ２１が並列に接続されて短絡されている。抵抗Ｒ３とＰＭＯＳトランジスタＭ４のドレインとの接続部は、ＮＭＯＳトランジスタＭ２０のゲートに接続されている。抵抗Ｒ３と抵抗Ｒ４の直列回路の両端電圧が、ＮＭＯＳトランジスタＭ２０のしきい値電圧になるとＮＭＯＳトランジスタＭ２０がオンする。

ＮＭＯＳトランジスタＭ２０のドレインにはＰＭＯＳトランジスタＭ３のゲートが接続されているため、ＮＭＯＳトランジスタＭ２０がオンするとＰＭＯＳトランジスタＭ３もオンする。ＰＭＯＳトランジスタＭ３のソースはＰＭＯＳトランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ３のドレインはＰＭＯＳトランジスタＭ１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ３がオンすると、ＰＭＯＳトランジスタＭ１のゲート電圧を制御して、出力電流ｉｏの増加を抑制し出力電圧Ｖｏを低下させるようにする。

これは、出力電圧Ｖｏと出力電流ｉｏの関係を示した図２における（ａ）点の状態を示している。すなわち、出力電流ｉｏが第１制限電流値ｉａになると、ＮＭＯＳトランジスタＭ２０がオンし、ＰＭＯＳトランジスタＭ３によって出力電流ｉｏが第１制限電流値ｉａに制限されるように過電流保護回路２によってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。

一方、ＮＭＯＳトランジスタＭ２４のゲートには分圧電圧ＶＦＢが入力されており、ＮＭＯＳトランジスタＭ２４には、トランジスタサイズを大きくしたものを使用している。定電圧回路１が正常に作動している間は、分圧電圧ＶＦＢと基準電圧Ｖｒは同電圧になるように制御されているため、この状態では、ＮＭＯＳトランジスタＭ２４はオンしている。出力電圧Ｖｏの低下に伴って分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図２の（ｂ）点の電圧Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ２４はオフする。すなわち、ＮＭＯＳトランジスタＭ２４は、第１制限電圧Ｖｂを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ２４のドレインはＮＭＯＳトランジスタＭ２５のゲートに接続されているため、ＮＭＯＳトランジスタＭ２４がオフすると、ＮＭＯＳトランジスタＭ２５がオンし、ＮＭＯＳトランジスタＭ２５のドレイン電圧を低下させる。ＮＭＯＳトランジスタＭ２５のドレインはＮＭＯＳトランジスタＭ１６とＭ１７の各ゲートに接続されているため、ＮＭＯＳトランジスタＭ１６及びＭ１７はそれぞれオフする。

ＮＭＯＳトランジスタＭ１６がオフすると、出力電流ｉｏに比例したＰＭＯＳトランジスタＭ２のドレイン電流を分割しているＰＭＯＳトランジスタＭ５のドレイン電流の電流経路が遮断されるため、ＰＭＯＳトランジスタＭ２のドレイン電流は、すべてＰＭＯＳトランジスタＭ４に流れるようになる。この結果、抵抗Ｒ３の両端電圧が上昇し、ＮＭＯＳトランジスタＭ２０のドレイン電流が増加してＰＭＯＳトランジスタＭ３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図２の（ｃ）点の状態を示している。すなわち、出力電流ｉｏが電流値ｉｃになると、ＮＭＯＳトランジスタＭ１６がオフし、ＰＭＯＳトランジスタＭ３によって出力電流ｉｏが第２制限電流値ｉｃに制限されるように過電流保護回路２によってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。

また、ＮＭＯＳトランジスタＭ２２のゲートには、分圧電圧ＶＦＢが入力されている。ＮＭＯＳトランジスタＭ２２には、ＮＭＯＳトランジスタＭ２４よりもトランジスタサイズが大きなもの又はしきい値電圧が小さいものを使用している。定電圧回路１が正常に作動している間は、ＮＭＯＳトランジスタＭ２４と同様、ＮＭＯＳトランジスタＭ２２はオンしている。出力電圧Ｖｏの低下に伴って、分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図２の（ｄ）点の電圧Ｖｄまで低下すると、ＮＭＯＳトランジスタＭ２２はオフする。すなわち、ＮＭＯＳトランジスタＭ２２は、第２制限電圧Ｖｄを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ２２のドレインはＮＭＯＳトランジスタＭ２３のゲートに接続されているため、ＮＭＯＳトランジスタＭ２２がオフすると、ＮＭＯＳトランジスタＭ２３がオンし、ＮＭＯＳトランジスタＭ２３のドレイン電圧を低下させる。ＮＭＯＳトランジスタＭ２３のドレインはＮＭＯＳトランジスタＭ２１のゲートに接続されているため、ＮＭＯＳトランジスタＭ２１はオフする。

ＮＭＯＳトランジスタＭ２１がオフすると、抵抗Ｒ３だけに流れていたＰＭＯＳトランジスタＭ２のドレイン電流が抵抗Ｒ４にも流れる。このため、ＮＭＯＳトランジスタＭ２０のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ２０及びＰＭＯＳトランジスタＭ３を介して、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図２の（ｅ）点の状態を示している。すなわち、出力電流ｉｏが電流値ｉｅになると、ＮＭＯＳトランジスタＭ２１がオフし、ＰＭＯＳトランジスタＭ３によって出力電流ｉｏが第３制限電流値ｉｅに制限されるように過電流保護回路２によってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。このように定電圧回路１の出力電流ｉｏが第１制限電流ｉａまで大きくなると、出力電圧Ｖｏと出力電流ｉｏが概略フの字になるように階段状に低下する。

次に、過電流保護回路２の作動開始について説明する。
ＮＭＯＳトランジスタＭ２６は、デプレッション型のＭＯＳトランジスタであり、ゲートが接地電圧に接続されているため、所定のドレイン電流が流れるように作用している。ＮＭＯＳトランジスタＭ２６のドレインには、ＮＭＯＳトランジスタＭ２７のゲートとＰＭＯＳトランジスタＭ１４のドレインがそれぞれ接続されている。また、ＰＭＯＳトランジスタＭ１４のソースにはＰＭＯＳトランジスタＭ１３のドレインが接続されている。

ＰＭＯＳトランジスタＭ１３のソースはＰＭＯＳトランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ１３のゲートはＰＭＯＳトランジスタＭ１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ１３のドレイン電流は、出力電流ｉｏに比例した電流になる。ＰＭＯＳトランジスタＭ１３のドレイン電流が、バイアス電圧設定用のＰＭＯＳトランジスタＭ１４を介してＮＭＯＳトランジスタＭ２６のドレイン電流になる。

定電圧回路１の出力電流ｉｏが所定の電流値ｉａになると、ＮＭＯＳトランジスタＭ２６のドレイン電圧が、ＮＭＯＳトランジスタＭ２７のしきい値電圧を超え、ＮＭＯＳトランジスタＭ２７がオンする。ＮＭＯＳトランジスタＭ２７がオンすると、ＮＭＯＳトランジスタＭ２７のドレインにゲートがそれぞれ接続されているＰＭＯＳトランジスタＭ８及びＭ１１がそれぞれオンし、ＮＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２４のドレインが、電流源であるＰＭＯＳトランジスタＭ７及びＭ１０に対応して接続され、ＮＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２４は、それぞれ機能するようになる。ＰＭＯＳトランジスタＭ７，Ｍ９，Ｍ１０，Ｍ１２，Ｍ１５は、それぞれ定電流源をなし、各ゲートには基準電圧発生回路３からの所定のバイアス電圧Ｖｂｉａｓがそれぞれ入力されている。

次に、図３は、基準電圧発生回路３の回路例を示した図である。
図３において、基準電圧発生回路３は、ＰＭＯＳトランジスタＭ３１、デプレッション型のＮＭＯＳトランジスタＭ３２、及びエンハンスメント型のＮＭＯＳトランジスタＭ３３で構成されている。なお、ＮＭＯＳトランジスタＭ３２は第２トランジスタを、ＮＭＯＳトランジスタＭ３３は第３トランジスタをそれぞれなす。正側電源電圧Ｖｄｄと負側電源電圧Ｖｓｓ、図１の場合は接地電圧との間にＰＭＯＳトランジスタＭ３１、ＮＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ３３が直列に接続されている。

ＰＭＯＳトランジスタＭ３１においてゲートはドレインに接続され、ＮＭＯＳトランジスタＭ３２においてゲートはソースに接続され、ＮＭＯＳトランジスタＭ３３においてゲートはドレインに接続されている。ＰＭＯＳトランジスタＭ３１及びＮＭＯＳトランジスタＭ３２の接続部からバイアス電圧Ｖｂｉａｓが出力され、ＮＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３３との接続部から基準電圧Ｖｒが出力される。ＰＭＯＳトランジスタＭ３１は、ＰＭＯＳトランジスタＭ７、Ｍ９、Ｍ１０、Ｍ１２及びＭ１５とそれぞれカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ３１、Ｍ７及びＭ１０はカレントミラー回路部をなしている。

エンハンスメント型のＮＭＯＳトランジスタＭ３３と同型でトランジスタサイズが大きいＮＭＯＳトランジスタＭ２２やＮＭＯＳトランジスタＭ２４は、エンハンスメント型のＮＭＯＳトランジスタＭ３３と同じドレイン電流を流すために必要なゲート・ソース間電圧がＮＭＯＳトランジスタＭ３３よりも小さくてよい。したがって、前述した第１制限電圧Ｖｂ及び第２制限電圧Ｖｄを検出する各検出回路を構成することができる。

なお、前記説明において、第１制限電圧Ｖｂ及び第２制限電圧Ｖｄを検出する電圧検出用回路にトランジスタサイズの異なるＭＯＳトランジスタを複数使用して出力電圧Ｖｏの低下を多段に検出し、しかもＰＭＯＳトランジスタＭ４と抵抗Ｒ３との接続部の電圧を多段に変換させるようにすると、出力電流ｉｏをよりフの字特性に近い特性に制限することができる。

また、前記説明において、抵抗Ｒ３及びＲ４はそれぞれ１つの抵抗で構成されている場合を例にして説明したが、抵抗Ｒ３及び抵抗Ｒ４を、それぞれ複数の抵抗を直列に接続すると共に該各抵抗のすべて又は一部にそれぞれヒューズを並列に接続する構成にしてもよい。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断して抵抗Ｒ３及びＲ４をそれぞれ所望の抵抗値に設定することができる。

例えば、抵抗Ｒ３は、図４で示すように、直列に接続された２つの抵抗Ｒ３１及びＲ３２と抵抗Ｒ３１に並列に接続されたヒューズＦ３で構成され、該ヒューズＦ３を切断するか否かによって抵抗Ｒ３の抵抗値を変えることができる。同様に、例えば、抵抗Ｒ４は、図５で示すように、直列に接続された２つの抵抗Ｒ４１及びＲ４２と抵抗Ｒ４１に並列に接続されたヒューズＦ４で構成され、該ヒューズＦ４を接続するか否かによって抵抗Ｒ４の抵抗値を変えることができる。

また、ＮＭＯＳトランジスタＭ２２及びＮＭＯＳトランジスタＭ２４は、それぞれ１つのＮＭＯＳトランジスタで構成されている場合を例にして説明したが、ＮＭＯＳトランジスタＭ２２及びＭ２４を、それぞれ複数のＮＭＯＳトランジスタと該各ＮＭＯＳトランジスタのすべて又は一部にそれぞれ直列に接続された各ヒューズとで構成するようにしてもよい。ヒューズとＮＭＯＳトランジスタとの各直列回路、及びヒューズが接続されていないＮＭＯＳトランジスタがある場合は該ＮＭＯＳトランジスタがそれぞれ並列に接続されている。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断してＮＭＯＳトランジスタＭ２２及びＭ２４をそれぞれ所望の電流駆動能力に設定することができる。このことは、ＮＭＯＳトランジスタＭ２２及びＭ２４の各トランジスタサイズを変えることと同じである。

例えば、ＮＭＯＳトランジスタＭ２２は、図６で示すように、ＮＭＯＳトランジスタＭ２２１〜Ｍ２２４及びＮＭＯＳトランジスタＭ２２２〜Ｍ２２４に対応して直列に接続されたヒューズＦ２２１〜Ｆ２２３で構成されている。ＮＭＯＳトランジスタＭ２２は、該ヒューズＦ２２１〜Ｆ２２３を切断するか否か及び該ヒューズＦ２２１〜Ｆ２２３のいずれを切断するか否かによって電流駆動能力、すなわちトランジスタサイズを変えることができる。また、例えば、ＮＭＯＳトランジスタＭ２４は、図７で示すように、ＮＭＯＳトランジスタＭ２４１，Ｍ２４２及びＮＭＯＳトランジスタＭ２４２に直列に接続されたヒューズＦ２４１で構成されている。ＮＭＯＳトランジスタＭ２４は、該ヒューズＦ２４１を切断するか否かによって電流駆動能力、すなわちトランジスタサイズを変えることができる。

一方、ＮＭＯＳトランジスタＭ２２及びＭ２４のしきい値電圧は温度によって変動することから、第１制限電圧Ｖｂ及び第２制限電圧Ｖｄが変動する。例えば、高温時には第１制限電圧Ｖｂ及び第２制限電圧Ｖｄが低下し、図２の（ｂ）点及び（ｄ）点でのＰＭＯＳトランジスタＭ１の発熱量が大きくなり、更に温度が上昇して第１制限電圧Ｖｂ及び第２制限電圧Ｖｄが低下する。そこで、基準電圧発生回路３のＰＭＯＳトランジスタＭ３１及びＮＭＯＳトランジスタＭ３２，Ｍ３３に流れる電流の温度依存性が、ＮＭＯＳトランジスタＭ２２，Ｍ２４の温度による各しきい値電圧及び各β値の変化によって打ち消されるように回路定数を調整することで第１制限電圧Ｖｂ及び第２制限電圧Ｖｄが温度によって変化しないようにすることができる。

例えば、ＰＭＯＳトランジスタＭ３１のドレイン・ソース間電流ｉｄｓが流れることにより、カレントミラー回路を形成するＰＭＯＳトランジスタＭ３１及びＭ１０のトランジスタサイズ比に応じたドレイン・ソース間電流ｉｄｓ（定電流）がＰＭＯＳトランジスタＭ１０に流れる。同時に、カレントミラー回路を形成するＰＭＯＳトランジスタＭ３１及びＭ７のトランジスタサイズ比に応じたドレイン・ソース間電流ｉｄｓ（定電流）がＰＭＯＳトランジスタＭ７に流れる。

温度変化によって、ＮＭＯＳトランジスタＭ３２のしきい値電圧及びβ値が変動し、ＮＭＯＳトランジスタＭ３２のドレイン・ソース間電流ｉｄｓが変動すると、ＰＭＯＳトランジスタＭ３１のドレイン・ソース間電流ｉｄｓも同じく変動する。これに伴って、ＰＭＯＳトランジスタＭ１０及びＭ７の各ドレイン・ソース間電流ｉｄｓも、ＰＭＯＳトランジスタＭ３１との各トランジスタサイズ比に応じてそれぞれ変動する。

このことから、ＮＭＯＳトランジスタＭ２４及びＭ２２の温度変動による各しきい値電圧及び各β値のそれぞれの変化で、ＰＭＯＳトランジスタＭ１０及びＭ７の各ドレイン・ソース間電流の変化を打ち消すことにより、ＮＭＯＳトランジスタＭ２５及びＭ２３がオン／オフする分圧電圧ＶＦＢの電圧レベルが温度に依存しないようにする。このことにより、第１制限電圧Ｖｂ及び第２制限電圧Ｖｄが温度に依存しないようにすることができ、これはＮＭＯＳトランジスタＭ３２，Ｍ２４，Ｍ２２の各トランジスタサイズの調整によって実現することができる。

また、前記説明ではＮＭＯＳトランジスタＭ２２及びＭ２４の各ゲートには、分圧電圧ＶＦＢがそれぞれ入力されるようにしたが、図８で示すように、ＮＭＯＳトランジスタＭ２２及びＭ２４の各ゲートに出力電圧Ｖｏがそれぞれ入力されるようにしてもよい。

このように、本第１の実施の形態における定電圧回路は、過電流保護回路２によって、出力電流ｉｏが第１制限電流ｉａに達すると、ＰＭＯＳトランジスタＭ１から出力される電流の増加を抑制して出力電圧Ｖｏを低下させるようにＰＭＯＳトランジスタＭ１を制御し、出力電圧Ｖｏが所定の第１制限電圧Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ２４がオフしてＮＭＯＳトランジスタＭ１６がオフし、ＮＭＯＳトランジスタＭ２０のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏが第２制限電流値ｉｃで制限されて出力電圧Ｖｏを低下させ、出力電圧Ｖｏが所定の第２制限電圧Ｖｄまで低下すると、ＮＭＯＳトランジスタＭ２２がオフしてＮＭＯＳトランジスタＭ２１がオフし、ＮＭＯＳトランジスタＭ２０のゲート電圧が更に上昇し、ＰＭＯＳトランジスタＭ１のゲート電圧を更に上昇させて出力電流ｉｏが第３制限電流値ｉｅで制限されて出力電圧Ｖｏを更に低下させる。

このようなことから、出力電流ｉｏに対する制限電流値をステップ状に変化させ該制限電流値と出力電圧Ｖｏの組み合わせを階段状に変化させることができ、発振等の発生を防止できると共に消費電流の低減を図ることができる。

なお、図２において、通常時の出力電圧Ｖｏの所定の電圧値Ｖｘと第１制限電圧値Ｖｂとの電圧差は小さい方がよく、すなわち第１制限電圧値Ｖｂは大きい方がよい。このようにする理由は、第１制限電流値ｉａのまま出力電圧Ｖｏが低下すると多大な熱が発生するため、第１制限電圧値Ｖｂを大きく設定することで該発熱を小さくするという効果を得ることにある。また、図２において、発熱を小さくするために、第２制限電圧値Ｖｄは、周囲温度及びプロセスのばらつきを含めた最小値が０Ｖにならない程度に小さくするがよい。したがって、図２は、図１１で示すような特性をなすようにするとよい。

図１１で示すように第１制限電圧値Ｖｂを大きくすると共に第２制限電圧値Ｖｄを小さくするには、次の（Ｉ）〜（III）の３つの条件のいずれか１つを満たすか、又は（Ｉ）及び（II）の各条件をそれぞれ満たすようにすればよい。
（Ｉ）ＮＭＯＳトランジスタＭ２４のしきい値電圧がＮＭＯＳトランジスタＭ２２のしきい値電圧よりも大きくなるようにする。
（II）ＮＭＯＳトランジスタＭ２４のトランジスタサイズがＮＭＯＳトランジスタＭ２２のトランジスタサイズよりも小さくなるようにする。
（III）ＮＭＯＳトランジスタＭ２２及びＭ２４の各しきい値電圧及び各トランジスタサイズをそれぞれ同じにして、ＮＭＯＳトランジスタＭ２４のゲートに分圧電圧ＶＦＢを、ＮＭＯＳトランジスタＭ２２のゲートに出力電圧Ｖｏをそれぞれ入力するようにする。

ここで、図１１において、破線で示した特性は、定電圧回路１の仕様上の出力電流ｉｏの最大値と出力電圧Ｖｏの設定値Ｖｘの交点と、出力電圧Ｖｏが０Ｖで出力電流ｉｏが０Ａである点とをつないだ線であり、これを負荷経線Ｌ１と呼ぶ。
第３制限電流値ｉｅは、出力短絡時の発熱を低減させるために小さくする方がよいが、電源投入時の立ち上がり時間は、第３制限電流値ｉｅを小さくすると遅くなる。このため、パッケージの許容損失を含めて第３制限電流値ｉｅを最適値に設定するようにする。

ここで、第２制限電圧値Ｖｄと第３制限電流値ｉｅとの交点Ｐは、図１１の斜線部に入らないようにしなくてはならない。これは、仕様の出力電流ｉｏの最大値を抵抗負荷で使用すると、電源投入時の出力は負荷経線Ｌ１上を立ち上がるため、交点Ｐが図１１の斜線部に入っていると過電流保護回路２によって出力が立ち上がらなくなるためである。したがって、図１２で示すように、負荷経線Ｌ１と第３制限電流値ｉｅとの交点Ｐが、周囲温度及びプロセスのばらつきを含む第２制限電圧値Ｖｄのばらつきを含めた最小値となるように、第２制限電圧値Ｖｄを設定すれば発熱を最小限に抑えることができる。

このように第２制限電圧値Ｖｄを設定することにより、出力電圧Ｖｏが０Ｖになる短絡時の発熱を低減するためには第３制限電流値ｉｅが小さいことが望ましいが、第２制限電圧値Ｖｄを小さく設定することで図１１で示した斜線部分に前記交点Ｐが入らない範囲で第３制限電流値ｉｅをより小さくすることができる。また、出力電流ｉｏに急峻な変動があった場合に、出力電圧が変動して一時的に第２制限電圧値Ｖｄ以下となり、かつそのときの出力電流ｉｏが第３制限電流値ｉｅよりも大きければ、出力電圧Ｖｏは製品の設定出力電圧へ復帰しない。このため、第２制限電圧値Ｖｄを小さく設定することができればこのような状態になりにくく、より急峻に出力電流ｉｏが変動する場合でも使用することができると共に、出力電圧Ｖｏを安定させるための外付けのコンデンサの容量を小さくすることができ小型化及び軽量化を図ることができる。

第２の実施の形態．
図１３は、本発明の第２の実施の形態における定電圧回路の例を示した回路図である。
図１３において、定電圧回路１ａは、出力端子ＯＵＴから出力される出力電流ｉｏを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏが所定の電圧で一定になるようにするものであり、出力電流ｉｏに対する過電流保護回路２ａを備えている。過電流保護回路２ａは、出力電圧Ｖｏと出力電流ｉｏとの関係がフの字特性に近似した特性をなすように動作する。

定電圧回路１ａは、過電流保護回路２ａと、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路３ａと、出力電圧Ｖｏを抵抗Ｒ７１及びＲ７２で分圧して出力する出力電圧検出回路４ａと、該出力電圧検出回路４ａから出力された分圧電圧ＶＦＢと基準電圧Ｖｒとの差電圧を増幅して出力する誤差増幅器５ａと、該誤差増幅器５ａからの出力信号に応じて出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御するドライバトランジスタをなすＰＭＯＳトランジスタＭ７１とを備えている。また、過電流保護回路２ａは、ＰＭＯＳトランジスタＭ７２〜Ｍ７６、ＮＭＯＳトランジスタＭ７７〜Ｍ８１及び抵抗Ｒ７３〜Ｒ７６で構成されている。

なお、ＰＭＯＳトランジスタＭ７１は出力制御用トランジスタを、抵抗Ｒ７１及びＲ７２は出力電圧検出回路をそれぞれなし、ＰＭＯＳトランジスタＭ７２は比例電流生成回路部及び第１トランジスタを、ＰＭＯＳトランジスタＭ７４及びＭ７５は電流分割回路部をそれぞれなす。また、抵抗Ｒ７３〜Ｒ７５は電流−電圧変換回路部を、ＰＭＯＳトランジスタＭ７３、ＮＭＯＳトランジスタＭ７９及び抵抗Ｒ７６は出力電流制御回路部を、ＮＭＯＳトランジスタＭ８０，Ｍ８１は変換比率変更回路部及びスイッチ素子をそれぞれなす。

正側電源電圧Ｖｄｄと出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＭ７１が接続され、出力端子ＯＵＴと負側電源電圧Ｖｓｓとの間には抵抗Ｒ７１とＲ７２との直列回路が接続されている。抵抗Ｒ７１と抵抗Ｒ７２との接続部は、誤差増幅器５ａの非反転入力端に接続され、誤差増幅器５ａの反転入力端には基準電圧Ｖｒが入力されている。誤差増幅器５ａの出力端は、ＰＭＯＳトランジスタＭ７１のゲートに接続されている。誤差増幅器５ａは、出力電圧Ｖｏが抵抗Ｒ７１とＲ７２で分圧された分圧電圧ＶＦＢが基準電圧ＶｒになるようにＰＭＯＳトランジスタＭ７１の動作制御を行い、出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御する。

ＰＭＯＳトランジスタＭ７２のソースはＰＭＯＳトランジスタＭ７１のソースに、ＰＭＯＳトランジスタＭ７２のゲートはＰＭＯＳトランジスタＭ７１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ７１のドレイン電流に比例した電流がＰＭＯＳトランジスタＭ７２のドレインから流れる。ＰＭＯＳトランジスタＭ７２のドレイン電流は、ＰＭＯＳトランジスタＭ７４〜Ｍ７６で構成されたカレントミラー回路におけるＰＭＯＳトランジスタＭ７４及びＭ７５の各ソースに供給され、ＰＭＯＳトランジスタＭ７４及びＭ７５のトランジスタサイズに比例した電流に分割され、ＰＭＯＳトランジスタＭ７４及びＭ７５のドレイン電流となってそれぞれ出力される。

ＰＭＯＳトランジスタＭ７５のドレインと負側電源電圧Ｖｓｓとの間にはＮＭＯＳトランジスタＭ７７が接続され、ＰＭＯＳトランジスタＭ７６のドレインと負側電源電圧Ｖｓｓとの間にはＮＭＯＳトランジスタＭ７８が接続されている。ＮＭＯＳトランジスタＭ７７とＭ７８の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ７７のドレインに接続されている。ＮＭＯＳトランジスタＭ７７及びＭ７８はカレントミラー回路を形成している。

前記分割された一方の電流であるＰＭＯＳトランジスタＭ７４のドレイン電流は、直列に接続された抵抗Ｒ７３〜Ｒ７５に供給される。抵抗Ｒ７３とＰＭＯＳトランジスタＭ７４のドレインとの接続部は、ＮＭＯＳトランジスタＭ７９のゲートに接続されている。抵抗Ｒ７３とＰＭＯＳトランジスタＭ７４との接続部の電圧が、ＮＭＯＳトランジスタＭ７９のしきい値電圧になるとＮＭＯＳトランジスタＭ７９がオンする。

ＰＭＯＳトランジスタＭ７３のゲートは抵抗Ｒ７６を介して正側電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタＭ７９のドレインにはＰＭＯＳトランジスタＭ７３のゲートが接続されているため、ＮＭＯＳトランジスタＭ７９がオンするとＰＭＯＳトランジスタＭ７３もオンする。ＰＭＯＳトランジスタＭ７３のソースはＰＭＯＳトランジスタＭ７１のソースに、ＰＭＯＳトランジスタＭ７３のドレインはＰＭＯＳトランジスタＭ７１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ７３がオンすると、ＰＭＯＳトランジスタＭ７１のゲート電圧を制御して、出力電流ｉｏの増加を抑制し出力電圧Ｖｏを低下させるようにする。

これは、出力電圧Ｖｏと出力電流ｉｏとの関係を示した図２における（ａ）点の状態を示している。すなわち、出力電流ｉｏが第１制限電流値ｉａになると、ＮＭＯＳトランジスタＭ７９がオンし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第１制限電流値ｉａに制限されるように過電流保護回路２ａによってＰＭＯＳトランジスタＭ７１の動作制御が行われ、出力電圧Ｖｏは低下する。

一方、抵抗Ｒ７４とＲ７５の直列回路に並列にＮＭＯＳトランジスタＭ８１が接続され、ＮＭＯＳトランジスタＭ８１のゲートには分圧電圧ＶＦＢが入力されている。また、抵抗Ｒ７５と並列にＮＭＯＳトランジスタＭ８０が接続され、ＮＭＯＳトランジスタＭ８０のゲートには分圧電圧ＶＦＢが入力されている。定電圧回路１ａが正常に作動している間は、分圧電圧ＶＦＢと基準電圧Ｖｒは同電圧になるように制御されているため、この状態では、ＮＭＯＳトランジスタＭ８０及びＭ８１はそれぞれオンしている。出力電圧Ｖｏの低下に伴って分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図２の（ｂ）点の電圧Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ８１はオフする。すなわち、ＮＭＯＳトランジスタＭ８１は、第１制限電圧Ｖｂを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ８１がオフすると、ＮＭＯＳトランジスタＭ７９のゲートと接地電圧との間に抵抗Ｒ７３及びＲ７４が直列に接続され、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ７９のドレイン電流が増加してＰＭＯＳトランジスタＭ７３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ７１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図２の（ｃ）点の状態を示している。すなわち、出力電流ｉｏが電流値ｉｃになると、ＮＭＯＳトランジスタＭ８１がオフし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第２制限電流値ｉｃに制限されるように過電流保護回路２ａによってＰＭＯＳトランジスタＭ７１の動作制御が行われ、出力電圧Ｖｏは低下する。

また、ＮＭＯＳトランジスタＭ８０には、ＮＭＯＳトランジスタＭ８１よりもトランジスタサイズが大きなもの又はしきい値電圧が小さいものを使用している。定電圧回路１ａが正常に作動している間は、ＮＭＯＳトランジスタＭ８１と同様、ＮＭＯＳトランジスタＭ８０はオンしている。出力電圧Ｖｏの低下に伴って、分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図２の（ｄ）点の電圧Ｖｄまで低下すると、ＮＭＯＳトランジスタＭ８０はオフする。すなわち、ＮＭＯＳトランジスタＭ８０は、第２制限電圧Ｖｄを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ８０がオフすると、ＮＭＯＳトランジスタＭ７９のゲートと接地電圧との間に抵抗Ｒ７３〜Ｒ７５が直列に接続され、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ７９のドレイン電流が増加してＰＭＯＳトランジスタＭ７３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ７１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図２の（ｅ）点の状態を示している。

すなわち、出力電流ｉｏが電流値ｉｅになると、ＮＭＯＳトランジスタＭ８０がオフし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第２制限電流値ｉｅに制限されるように過電流保護回路２ａによってＰＭＯＳトランジスタＭ７１の動作制御が行われ、出力電圧Ｖｏは低下する。このように定電圧回路１ａの出力電流ｉｏが第１制限電流ｉａまで大きくなると、出力電圧Ｖｏと出力電流ｉｏが概略フの字になるように階段状に低下する。

なお、前記説明ではＮＭＯＳトランジスタＭ８０及びＭ８１の各ゲートには、分圧電圧ＶＦＢがそれぞれ入力されるようにしたが、図１４で示すように、ＮＭＯＳトランジスタＭ８０及びＭ８１の各ゲートに出力電圧Ｖｏがそれぞれ入力されるようにしてもよい。また、図１５で示すように、ＮＭＯＳトランジスタＭ８０のゲートには出力電圧Ｖｏが、ＮＭＯＳトランジスタＭ８１のゲートには分圧電圧ＶＦＢがそれぞれ入力されるようにしてもよい。

また、前記説明において、抵抗Ｒ７３〜Ｒ７５はそれぞれ１つの抵抗で構成されている場合を例にして説明したが、抵抗Ｒ７３〜抵抗Ｒ７５を、図４及び図５で示した抵抗Ｒ３及びＲ４と同様に、それぞれ複数の抵抗を直列に接続すると共に該各抵抗のすべて又は一部にそれぞれヒューズを並列に接続する構成にしてもよい。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断して抵抗Ｒ７３〜Ｒ７５をそれぞれ所望の抵抗値に設定することができる。

このように、本第２の実施の形態における定電圧回路は、過電流保護回路２ａによって、出力電流ｉｏが第１制限電流値ｉａに達すると、ＰＭＯＳトランジスタＭ７１から出力される電流の増加を抑制して出力電圧Ｖｏを低下させるようにＰＭＯＳトランジスタＭ７１を制御し、出力電圧Ｖｏが所定の第１制限電圧値Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ８１がオフし、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ７１のゲート電圧を上昇させて出力電流ｉｏが第２制限電流値ｉｃで制限されて出力電圧Ｖｏを低下させ、出力電圧Ｖｏが所定の第２制限電圧値Ｖｄまで低下すると、ＮＭＯＳトランジスタＭ８０がオフし、ＮＭＯＳトランジスタＭ７９のゲート電圧が更に上昇し、ＰＭＯＳトランジスタＭ７１のゲート電圧を更に上昇させて出力電流ｉｏが第３制限電流値ｉｅで制限されて出力電圧Ｖｏを更に低下させる。このようなことから、前記第１の実施の形態と同様の効果を得ることができると共に、回路を構成するトランジスタの数を削減することができ、コストの低減を図ることができる。

第３の実施の形態．
前記第１の実施の形態と前記第２の実施の形態を１つにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図１６は、本発明の第３の実施の形態における定電圧回路の例を示した部分回路図である。なお、図１６では、図１又は図１３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する共に図１との相違点のみ説明する。また、図１６では、図１と異なる部分の回路のみを示している。

図１６における図１との相違点は、図１の抵抗Ｒ３を抵抗Ｒ７３〜Ｒ７５の直列回路に置き換えると共に、図１のＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ２０及び抵抗Ｒ５を、図１３のＰＭＯＳトランジスタＭ７３、ＮＭＯＳトランジスタＭ７９及び抵抗Ｒ７６に置き換えたことにある。これに伴って、図１の過電流保護回路２を過電流保護回路２ｂにすると共に図１の定電圧回路１を定電圧回路１ｂにした。

図１６において、過電流保護回路２ｂは、ＰＭＯＳトランジスタＭ２，Ｍ４〜Ｍ１５，Ｍ７３、ＮＭＯＳトランジスタＭ１６〜Ｍ１９，Ｍ２１〜Ｍ２７，Ｍ７９〜Ｍ８１及び抵抗Ｒ４，Ｒ７３〜Ｒ７６で構成されている。なお、ＰＭＯＳトランジスタＭ７３，ＮＭＯＳトランジスタＭ７９〜Ｍ８１及び抵抗Ｒ７３〜Ｒ７６の動作は図１３と同じであり、その他の動作は図１と同じであることからその説明を省略する。
このような構成において、ＮＭＯＳトランジスタＭ２２，Ｍ２４，Ｍ８０，Ｍ８１の各しきい値電圧をＶｔｈ２２，Ｖｔｈ２４，Ｖｔｈ８０，Ｖｔｈ８１とし、Ｖｔｈ２４＞Ｖｔｈ８１＞Ｖｔｈ８０＞Ｖｔｈ２２になるように各ＮＭＯＳトランジスタＭ２２，Ｍ２４，Ｍ８０，Ｍ８１を形成する。

図１７は、図１６における出力電圧Ｖｏと出力電流ｉｏの関係を示した図である。
図１７において、出力電流ｉｏが第１制限電流値ｉＡになると、ＮＭＯＳトランジスタＭ７９がオンし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第１制限電流値ｉＡに制限されるように過電流保護回路２ｂによってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。この状態は、図１７の（Ａ）点の状態を示している。
出力電圧Ｖｏの低下に伴って分圧電圧ＶＦＢは低下し、出力電圧Ｖｏが図１７の（Ｂ）点の電圧ＶＢまで低下すると、ＮＭＯＳトランジスタＭ２４がオフする。すなわち、ＮＭＯＳトランジスタＭ２４は、第１制限電圧ＶＢを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ２４がオフすると、ＮＭＯＳトランジスタＭ２５がオンし、ＮＭＯＳトランジスタＭ２５のドレイン電圧を低下させ、ＮＭＯＳトランジスタＭ１６及びＭ１７はそれぞれオフする。ＮＭＯＳトランジスタＭ１６がオフすると、出力電流ｉｏに比例したＰＭＯＳトランジスタＭ２のドレイン電流を分割しているＰＭＯＳトランジスタＭ５のドレイン電流の電流経路が遮断されるため、ＰＭＯＳトランジスタＭ２のドレイン電流は、すべてＰＭＯＳトランジスタＭ４に流れるようになる。この結果、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ７９のドレイン電流が増加してＰＭＯＳトランジスタＭ７３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図１７の（Ｃ）点の状態を示している。

すなわち、出力電流ｉｏが電流値ｉＣになると、ＮＭＯＳトランジスタＭ１６がオフし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第２制限電流値ｉＣに制限されるように過電流保護回路２ｂによってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。この状態では、ＮＭＯＳトランジスタＭ８０及びＭ８１はそれぞれオンしている。
出力電圧Ｖｏの低下に伴って分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図１７の（Ｄ）点の電圧ＶＤまで低下すると、ＮＭＯＳトランジスタＭ８１はオフする。すなわち、ＮＭＯＳトランジスタＭ８１は、第２制限電圧ＶＤを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ８１がオフすると、ＮＭＯＳトランジスタＭ２１がオンしていることからＮＭＯＳトランジスタＭ７９のゲートと接地電圧との間に抵抗Ｒ７３及びＲ７４が直列に接続される。このため、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ７９のドレイン電流が増加してＰＭＯＳトランジスタＭ７３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図１７の（Ｅ）点の状態を示している。すなわち、出力電流ｉｏが電流値ｉＥになると、ＮＭＯＳトランジスタＭ８１がオフし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第２制限電流値ｉＥに制限されるように過電流保護回路２ｂによってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。

出力電圧Ｖｏの低下に伴って、分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図１７の（Ｆ）点の電圧ＶＦまで低下すると、ＮＭＯＳトランジスタＭ８０はオフする。すなわち、ＮＭＯＳトランジスタＭ８０は、第３制限電圧ＶＦを検出するためのトランジスタをなす。
ＮＭＯＳトランジスタＭ８０がオフすると、ＮＭＯＳトランジスタＭ２１がオンしていることからＮＭＯＳトランジスタＭ７９のゲートと接地電圧との間に抵抗Ｒ７３〜Ｒ７５が直列に接続される。このため、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ７９のドレイン電流が増加してＰＭＯＳトランジスタＭ７３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図１７の（Ｇ）点の状態を示している。

すなわち、出力電流ｉｏが電流値ｉＧになると、ＮＭＯＳトランジスタＭ８０がオフし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第４制限電流値ｉＧに制限されるように過電流保護回路２ｂによってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。
出力電圧Ｖｏの低下に伴って、分圧電圧ＶＦＢが低下し、出力電圧Ｖｏが図１７の（Ｈ）点の電圧ＶＨまで低下すると、ＮＭＯＳトランジスタＭ２２はオフする。すなわち、ＮＭＯＳトランジスタＭ２２は、第４制限電圧ＶＨを検出するためのトランジスタをなす。

ＮＭＯＳトランジスタＭ２２がオフすると、ＮＭＯＳトランジスタＭ２３がオンし、ＮＭＯＳトランジスタＭ２３のドレイン電圧を低下させ、ＮＭＯＳトランジスタＭ２１はオフする。ＮＭＯＳトランジスタＭ２１がオフすると、抵抗Ｒ７３〜Ｒ７５に流れていたＰＭＯＳトランジスタＭ２のドレイン電流が抵抗Ｒ４にも流れる。このため、ＮＭＯＳトランジスタＭ７９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ７９及びＰＭＯＳトランジスタＭ７３を介して、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを減少させる。これは、図１７の（Ｊ）点の状態を示している。

すなわち、出力電流ｉｏが電流値ｉＪになると、ＮＭＯＳトランジスタＭ２１がオフし、ＰＭＯＳトランジスタＭ７３によって出力電流ｉｏが第５制限電流値ｉＪに制限されるように過電流保護回路２ｂによってＰＭＯＳトランジスタＭ１の動作制御が行われ、出力電圧Ｖｏは低下する。このように定電圧回路１ｂの出力電流ｉｏが第１制限電流ｉＡまで大きくなると、出力電圧Ｖｏと出力電流ｉｏが概略フの字になるように階段状に低下する。

なお、前記説明ではＮＭＯＳトランジスタＭ８０及びＭ８１の各ゲートには、分圧電圧ＶＦＢがそれぞれ入力されるようにしたが、ＮＭＯＳトランジスタＭ８０及びＭ８１の各ゲートに出力電圧Ｖｏがそれぞれ入力されるようにしてもよい。また、ＮＭＯＳトランジスタＭ８０のゲートには出力電圧Ｖｏが、ＮＭＯＳトランジスタＭ８１のゲートには分圧電圧ＶＦＢがそれぞれ入力されるようにしてもよい。また、図１６では、ＰＭＯＳトランジスタＭ４と抵抗Ｒ４との間に３つの抵抗を直列に接続した場合を例にして示したが、これは１例であり、ＰＭＯＳトランジスタＭ４と抵抗Ｒ４との間に複数の抵抗を直列に接続し、該抵抗の数に応じて各抵抗の接続部と接地電圧との接続制御を行うトランジスタを設けるようにするとよい。

このように、本第３の実施の形態における定電圧回路は、前記第１の実施の形態の抵抗Ｒ３を前記第２の実施の形態のように抵抗Ｒ７３〜Ｒ７５の直列回路に置き換え、出力電圧Ｖｏに応じて抵抗Ｒ７５及びＲ４の直列回路を短絡するＮＭＯＳトランジスタＭ８０と、出力電圧Ｖｏに応じて抵抗Ｒ７４、Ｒ７５及びＲ４の直列回路を短絡するＮＭＯＳトランジスタＭ８１とを備えるようにした。このことから、第１の実施の形態と同様の効果を得ることができると共に、図１よりも多段階に出力電圧及び出力電流を低下させることができ、よりフの字に近似した過電流保護特性を得ることができる。

本発明の第１の実施の形態における定電圧回路の例を示した回路図である。 図１の定電圧回路における出力電圧と出力電流との関係を示した図である。 図１の基準電圧発生回路３の回路例を示した図である。 図１における抵抗Ｒ３の他の例を示した図である。 図１における抵抗Ｒ４の他の例を示した図である。 図１におけるＮＭＯＳトランジスタＭ２２の他の例を示した図である。 図１におけるＮＭＯＳトランジスタＭ２４の他の例を示した図である。 本発明の第１の実施の形態における定電圧回路の他の例を示した回路図である。 フの字特性を有する過電流保護回路を備えた従来の定電圧回路の例を示した回路図である。 図９の定電圧回路における出力電圧と出力電流との関係を示した図である。 図１の定電圧回路における出力電圧と出力電流との関係例を示した図である。 図１の定電圧回路における出力電圧と出力電流との関係例を示した図である。 本発明の第２の実施の形態における定電圧回路の例を示した回路図である。 本発明の第２の実施の形態における定電圧回路の他の例を示した回路図である。 本発明の第２の実施の形態における定電圧回路の他の例を示した回路図である。 本発明の第３の実施の形態における定電圧回路の例を示した部分回路図である。 図１６の定電圧回路における出力電圧と出力電流との関係例を示した図である。

符号の説明

１ 定電圧回路
２ 過電流保護回路
３ 基準電圧発生回路
４ 出力電圧検出回路
５ 誤差増幅器
Ｍ１〜Ｍ１５，Ｍ３１ ＰＭＯＳトランジスタ
Ｍ１６〜Ｍ２７，Ｍ３２，Ｍ３３ ＮＭＯＳトランジスタ
Ｒ１〜Ｒ５ 抵抗
１ａ 定電圧回路
２ａ 過電流保護回路
３ａ 基準電圧発生回路
４ａ 出力電圧検出回路
５ａ 誤差増幅器
Ｍ７１〜Ｍ７６ ＰＭＯＳトランジスタ
Ｍ７７〜Ｍ８１ ＮＭＯＳトランジスタ
Ｒ７１〜Ｒ７６ 抵抗

Claims (18)

1. 所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力制御用トランジスタを有し、該出力制御用トランジスタから出力される電流が所定値を超えないように該出力制御用トランジスタの動作制御を行う過電流保護回路を備えた定電圧回路において、
   前記過電流保護回路は、
   前記出力制御用トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
   該比例電流生成回路部から出力された電流を所定の比率で分割する電流分割回路部と、
   該電流分割回路部で分割される比率の制御を行う分割比率制御回路部と、
   前記電流分割回路部で分割された各電流の内、所定の１つの電流を電圧に変換して出力する電流−電圧変換回路部と、
   該電流−電圧変換回路部で変換された電圧に応じて、前記出力制御用トランジスタに対して出力電流制御を行う出力電流制御回路部と、
   を備え、
   前記出力電流制御回路部は、前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力制御用トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、前記分割比率制御回路部は、該出力電圧が所定の第１制限電圧まで低下すると、前記電流−電圧変換回路部に供給される電流を増加させて出力制御用トランジスタから出力される電流が減少するように、前記電流分割回路部で分割される比率を変えることを特徴とする定電圧回路。
2. 前記過電流保護回路は、前記出力端子から出力された出力電圧に応じて前記電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部を備え、該変換比率変更回路部は、前記出力端子から出力された出力電圧が所定の第２制限電圧まで低下すると、電流−電圧変換回路部の出力電圧が上昇して出力制御用トランジスタから出力される電流が減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項１記載の定電圧回路。
3. 前記第１制限電圧は、前記第２制限電圧よりも大きくなるように設定されることを特徴とする請求項２記載の定電圧回路。
4. 前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されることを特徴とする請求項１、２又は３記載の定電圧回路。
5. 前記変換比率変更回路部は、電流−電圧変換回路部の所定の抵抗を短絡するスイッチ素子を備え、該スイッチ素子は、前記出力端子から出力される出力電圧に応じてスイッチングを行い、該スイッチングによって電流−電圧変換回路部の合成抵抗値を変化させ電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項４記載の定電圧回路。
6. 前記電流−電圧変換回路部の少なくとも１つの抵抗は、トリミングによって抵抗値が設定されることを特徴とする請求項４又は５記載の定電圧回路。
7. 前記比例電流生成回路部は、出力制御用トランジスタのトランジスタサイズを小さくしたトランジスタである第１トランジスタで構成され、該第１トランジスタは、前記出力制御用トランジスタから出力された電流に比例した電流を出力することを特徴とする請求項１、２、３、４、５又は６記載の定電圧回路。
8. 前記電流分割回路部は、前記出力端子から出力される出力電圧に応じた電圧が制御信号入力端にそれぞれ入力される複数のトランジスタで構成され、該各トランジスタは、前記比例電流生成回路部から出力された電流が入力されトランジスタサイズ比に応じた電流をそれぞれ出力することを特徴とする請求項１、２、３、４、５、６又は７記載の定電圧回路。
9. 前記電流分割回路部は、前記各トランジスタの内、所定のトランジスタが前記電流−電圧変換回路部に接続され、他の各トランジスタの内、所定のトランジスタにスイッチ素子が接続されて構成され、前記分割比率制御回路部は、前記出力端子から出力された電圧に応じて該スイッチ素子のスイッチングを制御することによって、電流分割回路部で分割される比率の制御を行うことを特徴とする請求項８記載の定電圧回路。
10. 所定の基準電圧を生成して出力する基準電圧発生回路と、
    所定の出力端子から出力された出力電圧を検出し該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路と、
    前記基準電圧と該出力電圧検出回路から出力された電圧との電圧差を増幅して出力した電圧で前記出力制御用トランジスタの動作制御を行う誤差増幅器と、
    を備え、
    前記基準電圧発生回路は、
    ゲート・ソース間が短絡されたデプレッション型のＮＭＯＳトランジスタからなる第２トランジスタと、
    ゲート・ドレイン間が短絡されたエンハンスメント型のＮＭＯＳトランジスタからなる第３トランジスタと、
    を有し、
    前記第２トランジスタ及び第３トランジスタは直列に接続され、該第２トランジスタのドレインが直流電源の正側電源電圧側に接続されると共に該第３トランジスタのソースが直流電源の負側電源電圧側に接続され、前記第２トランジスタ及び第３トランジスタの接続部から前記基準電圧を出力することを特徴とする請求項２又は３記載の定電圧回路。
11. 前記分割比率制御回路部は、前記出力端子から出力された出力電圧が前記第１制限電圧を超えるとオンする、前記第３トランジスタと同型で該第３トランジスタよりもトランジスタサイズが大きい第４トランジスタを備え、該第４トランジスタがターンオフすると、前記電流−電圧変換回路部に供給される電流を増加させて出力制御用トランジスタから出力される電流が減少するように、前記電流分割回路部で分割される比率を変えることを特徴とする請求項１０記載の定電圧回路。
12. 前記変換比率変更回路部は、前記出力端子から出力された出力電圧が前記第２制限電圧を超えるとオンする、前記第４トランジスタと同型で該第４トランジスタよりもトランジスタサイズが大きいか又はしきい値電圧が小さい第５トランジスタを備え、前記出力端子から出力された出力電圧が前記第２制限電圧まで低下して該第５トランジスタがターンオフすると、電流−電圧変換回路部の出力電圧が上昇して出力制御用トランジスタから出力される電流が減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項１０又は１１記載の定電圧回路。
13. 前記第４トランジスタ及び第５トランジスタは、複数のＭＯＳトランジスタと、該各ＭＯＳトランジスタの所定のＭＯＳトランジスタに直列に接続された少なくとも１つのヒューズとでそれぞれ構成され、該ヒューズを選択的に切断してトランジスタサイズがそれぞれ設定されることを特徴とする請求項１２記載の定電圧回路。
14. 前記第２トランジスタ及び第３トランジスタに流れた電流に応じた電流を前記第４トランジスタ及び第５トランジスタにそれぞれ供給するカレントミラー回路部を備えると共に、第４トランジスタ及び第５トランジスタにおける各しきい値電圧及び各β値の温度特性をそれぞれ打ち消すように、第２トランジスタ、第４トランジスタ及び第５トランジスタの各トランジスタサイズが設定されることを特徴とする請求項１２記載の定電圧回路。
15. 前記出力端子から出力された出力電圧に応じて前記電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部を備え、該変換比率変更回路部は、前記出力端子から出力された出力電圧の低下に応じて、出力制御用トランジスタから出力される電流が減少するように前記電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３又は１４記載の定電圧回路。
16. 前記変換比率変更回路部は、前記出力電圧が所定の第３制限電圧まで低下すると、出力制御用トランジスタから出力される電流が減少するように、前記電流分割回路部で分割される比率を変えることを特徴とする請求項１５記載の定電圧回路。
17. 前記変換比率変更回路部は、前記出力電圧が所定の第４制限電圧まで低下すると、出力制御用トランジスタから出力される電流が更に減少するように、前記電流分割回路部で分割される比率を変えることを特徴とする請求項１６記載の定電圧回路。
18. 前記第１制限電圧は第２制限電圧よりも大きく、第２制限電圧は第３制限電圧よりも大きく、第３制限電圧は第４制限電圧よりも大きくなるようにそれぞれ設定されることを特徴とする請求項１７記載の定電圧回路。

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