JP4856512B2

JP4856512B2 - 半導体集積回路の製造方法及び製造プログラム

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Publication number: JP4856512B2
Application number: JP2006282193A
Authority: JP
Inventors: 昌久坂本
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Current assignee: Sharp Corp
Priority date: 2006-10-17
Filing date: 2006-10-17
Publication date: 2012-01-18
Anticipated expiration: 2026-10-17
Also published as: JP2008103377A

Description

本発明は、半導体集積回路のレイアウトパターンの作成方法に関する。

従来、半導体集積回路（ＬＳＩ：ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ、大規模集積回路）の設計では、チップ面積を抑えるために、最小加工寸法を多用して可能な限り配線間隔を狭く、配線幅を細くしてレイアウトを行なっていた。しかし、近年、微細化が進むことにより、例えば、パーティクル（Ｐａｒｔｉｃｌｅ）による配線の短絡や断線等のパターン欠陥、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学的機械研磨）工程で発生する凹み不良に起因するパターン欠陥、リソグラフィ工程（露光工程）における光の回析現象によるウェハ上の転写パターンの形崩れに起因するパターン欠陥等が問題となっている。このような問題は、特に、９０ｎｍや、６５ｎｍ以下のテクノロジーノードの半導体集積回路において顕在化し、半導体集積回路の製造歩留まりを低下させる要因となっている。

より具体的には、従来の概ね９０ｎｍより大きいテクノロジーノードの半導体集積回路を製造する場合には、パーティクルの大きさに比べ、マスクパターンの配線幅や配線間隔が十分に大きかったため、少量のパーティクルがパターン欠陥を引き起こす主要因とはなっていなかった。また、洗浄工程の実施等によりパーティクル数を減らすことでパターン欠陥の発生に対処することが可能であった。しかし、加工寸法の微細化が進み、マスクパターンの配線幅が細く、配線間隔が狭くなると、特に６５ｎｍ以下のテクノロジーノードの半導体集積回路の場合には、パーティクルの大きさに対してマスクパターンの配線間隔及び配線幅を十分にとることが困難になり、少量のパーティクルによるパターン欠陥の発生率が増加する傾向にある。更に、従来の概ね９０ｎｍより大きいテクノロジーノードの半導体集積回路を製造する場合には、リソグラフィ工程において、ＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄＤｅｓｉｇｎ）で作成した設計レイアウトパターンをウェハ上に転写する際、光の回析現象によりウェハ上の転写パターンの形崩れ等が発生しても、転写パターンの形崩れの度合いに対し配線間隔及び配線幅が十分に余裕があったため、配線の短絡や断線等のパターン欠陥を引き起こす主要因とはなっていなかった。しかし、微細化が進むにつれて、光の回析現象によるウェハ上の転写パターンの形崩れによる問題が顕在化し、パターン欠陥が増大する傾向にある。

尚、このような問題は、従来は、製造部門において対処していたが、近年の更なる微細化により、特に、６５ｎｍ以下のテクノロジーノードの半導体集積回路においては、製造部門における対処だけで量産の初期段階から高い製造歩留りを確保することが困難になってきている。

このため、設計部門においても、上記問題に対応した設計を行なうことが求められており、近年、半導体集積回路の製造段階における様々な問題を設計段階で解決するための仕組みとしてＤＦＭ（ＤｅｓｉｇｎｆｏｒＭａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ）が提案されている。

このようなＤＦＭに係る技術としては、例えば、コンパクションツール、ＲＥＴ（ＲｅｓｏｌｕｔｉｏｎＥｎｈａｎｃｅｍｅｎｔＴｅｃｈｎｉｑｕｅ）処理ツール及びＯＰＣ（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ）処理ツールを用いてマスクパターンを作成し、作成したマスクパターンについてマスク工程、リソグラフィ工程及びエッチング工程を考慮したウェハ上での仕上がり平面形状算出シミュレーションを行い、このシミュレーション結果を解析する危険パターン解析ツールを用いてマスクパターン中の危険パターンを特定し、特定した危険パターンに対する寸法管理を厳密化してマスクパターンを修正する半導体集積回路の製造方法がある（例えば、特許文献１参照）。

特開２００５−１８１５２４号公報

しかしながら、特許文献１に記載の半導体集積回路の製造方法では、所望のマスクパターンを得られるまで、コンパクションツールによるマスクパターン修正、仕上がり平面形状算出シミュレーション、及び、危険パターンの解析を繰り返し実行する構成であるため、所望のマスクパターンを得るまでの工程が多くなり、ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）が長くなる虞があるという問題があった。更に、特許文献１に記載の半導体集積回路の製造方法では、危険パターンの特定を仕上がり平面形状算出シミュレーションの結果を解析して行なうことから、マスクパターンの修正精度は、コンパクションツール、ＲＥＴ処理ツール、ＯＰＣ処理ツール及び危険パターン解析ツール等の各種ツールの精度に依存することとなる。従って、マスクパターンの修正精度を向上させて歩留まりを向上させるには、各種ツールの精度を十分に確保するために、各種ツール間で半導体集積回路を製造するためのプロセスパラメータを正確に合わせ込んでおく必要があり、多大な時間と労力がかかるという問題があった。

本発明は上記の問題に鑑みてなされたものであり、その目的は、微細化によるパターン欠陥を、比較的少ない工程数で簡単且つ効果的に低減することができる半導体集積回路の製造方法を提供する点にある。また、微細化によるパターン欠陥を、比較的少ない工程数で簡単且つ効果的に低減することができる半導体集積回路の製造プログラムを提供する。

上記目的を達成するための本発明に係る半導体集積回路の製造方法は、半導体集積回路の製造における最小加工寸法に基づいて設定された寸法制約に従って仮レイアウトを実施し、前記仮レイアウトで得られたチップサイズに基づいて、前記仮レイアウトによって求められる仮レイアウトパターンを変更した後の設計レイアウトパターンから得られるチップサイズに対する制約を含む修正可能条件を設定する修正可能条件設定工程と、前記寸法制約の種類別に、前記寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を取得する修正情報取得工程と、前記修正情報の夫々に対して優先順位を設定する優先順位設定工程と、前記優先順位に基づいて前記仮レイアウトパターンに対する修正処理で用いる前記修正情報を順次選択し、選択した前記修正情報の前記寸法制約の種類に基づいて前記仮レイアウトパターンから修正対象パターンを抽出し、前記修正対象パターン毎に、前記修正対象パターンに対する修正処理結果が、選択した前記修正情報より前記優先順位の高い前記修正情報の前記緩和寸法制約及び前記修正可能条件を満たすか否かを判定し、前記修正処理結果が、選択した前記修正情報より前記優先順位の高い前記修正情報の前記緩和寸法制約及び前記修正可能条件を満たす場合に、前記修正処理結果を前記仮レイアウトパターンに反映させる前記修正処理工程と、を備え、前記修正処理工程を、前記修正情報夫々について繰り返し実行することを第１の特徴とする。

上記特徴の本発明に係る半導体集積回路の製造方法は、前記寸法制約の種類が配線間隔である前記修正情報を含むことを第２の特徴とする。

上記何れかの特徴の本発明に係る半導体集積回路の製造方法は、前記寸法制約の種類が配線幅である前記修正情報を含むことを第３の特徴とする。

上記何れかの特徴の本発明に係る半導体集積回路の製造方法は、前記修正可能条件は、前記設計レイアウトパターンから得られるチップサイズの面積、前記設計レイアウトパターン全体を収める矩形領域の長辺の長さ、及び、前記矩形領域の短辺の長さの少なくとも何れか１つに対する制約を含むことを第４の特徴とする。

上記第４の特徴の本発明に係る半導体集積回路の製造方法は、前記修正可能条件は、前記仮レイアウトパターンから抽出された修正前の修正対象パターンの頂点数に対する修正後の修正対象パターンの頂点数の変更可能範囲に対する制約を含むことを第５の特徴とする。

上記何れかの特徴の本発明に係る半導体集積回路の製造方法は、前記優先順位設定工程は、外部入力に応じて前記優先順位を修正する優先順位修正工程を含むことを第６の特徴とする。

上記目的を達成するための本発明に係る半導体集積回路の製造プログラムは、上記何れかの特徴の半導体集積回路の製造方法における各工程をコンピュータ上で実行するプログラムステップを含むことを特徴とする。

本発明によれば、寸法制約の種類別に、寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を用い、優先順位の高い修正情報から順に修正処理に適用して、仮レイアウトパターンの修正を行なうので、製造段階で生じる問題に対応した設計レイアウトパターンを、比較的短時間で容易に得ることができる。特に、緩和寸法制約に対応する欠陥発生率が高い順に修正情報の優先順位を設定して仮レイアウトパターンの修正を行なうことで、仮レイアウトパターン中の比較的狭い配線間隔をとる領域や比較的細い配線幅をとる領域等、欠陥発生率が高い修正対象パターンから優先的に修正処理を行なうことが可能になる。これによって、設計部門におけるレイアウト設計にかかる手間を著しく増大させることなく、製造段階におけるパターン欠陥に対する対応を低減することが可能になる。更に、本発明によれば、仮レイアウトパターンの修正により、リソグラフィ工程におけるパターン欠陥を減少させることができ、量産の初期段階から高い歩留りを確保することが可能になる。

以下、本発明に係る半導体集積回路の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明方法の第１実施形態について、図１〜図７を基に説明する。

先ず、本発明方法を実行する半導体集積回路の製造装置の構成について、図１を基に説明する。図１に示すように、製造装置１は、本発明方法を実行する制御手段１０、本発明方法で用いる各種データを記憶する記憶手段２０、及び、外部との通信を行う通信インターフェースである入出力手段３０を備えて構成され、各手段はバスを介して接続されている。

制御手段１０は、半導体集積回路の製造における最小加工寸法に基づいて設定された寸法制約に従って仮レイアウトを実施するレイアウト手段１１、仮レイアウトで得られたチップサイズに基づいて、仮レイアウトによって求められる仮レイアウトパターンを変更した後の設計レイアウトパターンから得られるチップサイズに対する制約を含む修正可能条件を設定する修正可能条件設定手段１２、寸法制約の種類別に、寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を取得する修正情報取得手段１３、修正情報の夫々に対して優先順位を設定する優先順位設定手段１４、及び、優先順位に基づいて仮レイアウトパターンに対する修正処理で用いる修正情報を順次選択し、選択した修正情報の寸法制約の種類に基づいて仮レイアウトパターンから修正対象パターンを抽出し、修正対象パターン毎に、修正対象パターンに対する修正処理結果が、選択した修正情報より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たすか否かを判定し、修正処理結果が、選択した修正情報より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たす場合に、修正処理結果を仮レイアウトパターンに反映させる修正処理手段１５を備えて構成される。

尚、本実施形態では、製造装置１内に仮レイアウトを実行するレイアウト手段１１を設けたが、外部装置によって作成された仮レイアウト結果を入出力手段３０を介して受け付けるように構成しても良い。また、本実施形態では、制御手段１０内の各手段は、本発明方法における各工程をコンピュータ上で実行する製造プログラムでソフトウェア的に構成されている。

次に、本発明方法の各処理工程について、図２を基に説明する。

製造装置１は、先ず、レイアウト手段１１により、入出力手段３０を介して仮レイアウトで用いるデザインルール（寸法制約）を取得し、取得したデザインルールに従って仮レイアウトを実施する（ステップ＃１０１）。更に、レイアウト手段１１は、仮レイアウトによって求められる半導体集積回路の各層の仮レイアウトパターンやチップサイズ等の仮レイアウト結果を記憶手段２０に記憶する。ここでのデザインルールは、製造プロセスに応じて、レイアウトパターンにおける最小配線幅や最小配線間隔等を規定した最小加工寸法を含んでいる。

続いて、製造装置１は、修正可能条件設定手段１２により、仮レイアウトで得られたチップサイズに基づいて、仮レイアウトパターンを変更した後の設計レイアウトパターンから得られるチップサイズに対する制約を含む修正可能条件を設定する（ステップ＃１０２、修正可能条件設定工程）。本実施形態での修正可能条件は、チップサイズの面積である。より具体的には、修正可能条件として、例えば、設計レイアウトパターンから求められるチップサイズの面積を、最小加工寸法に基づいて実施した仮レイアウトにより求められるチップサイズの面積の１１０％以下に規定する。

引き続き、製造装置１は、修正情報取得手段１３により、寸法制約の種類別に、寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を取得する（ステップ＃１０３、修正情報取得工程）。更に、製造装置１は、優先順位設定手段１４により、取得した修正情報の夫々に対して優先順位を設定する（ステップ＃１０４、優先順位設定工程）。ここで、図３は、寸法制約の種類が配線間隔である場合における緩和寸法制約と優先順位の一関係例を示す表であり、図４は、各寸法制約、即ち、配線間隔と欠陥発生率の関係を示すグラフである。図３に示すように、本実施形態の緩和寸法制約は、配線間隔Ｓ１〜Ｓ５であり、図４に示すように、最小加工寸法の配線間隔Ｓｍｉｎ＜配線間隔Ｓ１＜配線間隔Ｓ２＜配線間隔Ｓ３＜配線間隔Ｓ４＜配線間隔Ｓ５となるように設定している。ここで、図４から分かるように、配線間隔が狭くなるほど欠陥発生率が増大することから、優先順位設定手段１４は、配線間隔が狭く規定されている緩和寸法制約ほど優先順位が高くなるように設定する。

引き続き、製造装置１は、修正処理手段１５により、修正情報を用いて、仮レイアウトパターンに対する修正処理を行なう（ステップ＃１０５、修正処理工程）。以下、修正処理手段１５による修正処理工程の詳細について、図５及び図６を基に説明する。ここで、図５（ａ）は、修正処理前の修正対象パターンの一例として、修正対象パターンを含む仮レイアウトパターンの一部領域Ｐ１を示しており、図５（ｂ）は、図５（ａ）に示す一部領域Ｐ１を修正処理した後の領域Ｐ１’を示している。同様に、図６（ａ）は、修正処理前の修正対象パターンの一例として、修正対象パターンを含む仮レイアウトパターンの一部領域Ｐ２を示しており、図６（ｂ）は、図６（ａ）に示す一部領域Ｐ２を修正処理した後の領域Ｐ２’を示している。

具体的には、修正処理手段１５は、図２に示すように、先ず、優先順位に基づいて仮レイアウトパターンに対する修正処理で用いる修正情報を順次選択する（ステップ＃１０６）。本実施形態では、修正処理で利用されていない修正情報の中から最も優先順位の高い修正情報を選択する。以下、修正情報から、図３に示す優先順位が１位の配線間隔Ｓ１を選択した場合を想定して説明する。

続いて、修正処理手段１５は、選択した修正情報の寸法制約の種類に基づいて、仮レイアウトパターンから修正対象パターンを抽出する（ステップ＃１０７）。詳細には、修正情報の寸法制約の種類として配線間隔Ｓ１が選択されている場合、修正処理手段１５は、図５（ａ）において、配線パターンｍ１と配線パターンｘ１の間の配線間隔、及び、配線パターンｘ１と配線パターンｃ１の間の配線間隔が配線間隔Ｓ１を満たさないことから、配線パターンｍ１、ｃ１を修正対象パターンとして抽出する。同様に、修正処理手段１５は、図６（ａ）において、配線パターンｍ２と配線パターンｘ２２の間の配線間隔、及び、配線パターンｘ２２と配線パターンｃ２の間の配線間隔が配線間隔Ｓ１を満たさないことから、配線パターンｍ２、ｃ２を修正対象パターンとして抽出する。

引き続き、修正処理手段１５は、図２に示すように、修正対象パターン毎に、修正対象パターンに対する修正処理を行なう（ステップ＃１０８）。詳細には、修正処理手段１５は、図５（ａ）において、配線パターンｍ１に対し、隣接パターンｘ１の反対側に十分なスペースがあることから、隣接パターンｘ１との間の間隔が配線間隔Ｓ１となるように隣接パターンｘ１とは反対側に移動させる処理を行なう。更に、修正処理手段１５は、図５（ａ）に示す配線パターンｃ１に対し、隣接パターンｘ１との間の間隔が配線間隔Ｓ１となるように配線幅を細くする処理を行なう。また、修正処理手段１５は、図６（ａ）において、配線パターンｍ２に対し、隣接パターンｘ２２との間の間隔が配線間隔Ｓ１となるように隣接パターンｘ２２とは反対側に移動させる処理を行なう。更に、修正処理手段１５は、図６（ａ）に示す配線パターンｃ２に対し、隣接パターンｘ２２との間の間隔が配線間隔Ｓ１となるように配線幅を細くする処理を行なう。

引き続き、修正処理手段１５は、図２に示すように、修正処理結果が、選択した修正情報より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たすか否かを判定し（ステップ＃１０９）、修正処理結果が、選択した修正情報より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たす場合に（ステップ＃１０９でＯＫ分岐）、修正処理結果を仮レイアウトパターンに反映させる（ステップ＃１１０）。尚、本実施形態において、図３では、ステップ＃１０８の修正処理に用いる修正情報のみを記載しているが、ステップ＃１０９の判定処理では、最小加工寸法の配線間隔Ｓｍｉｎ及び配線幅Ｗｍｉｎを最も優先順位の高い緩和寸法制約として取り扱う。

詳細には、修正処理手段１５は、図５（ａ）に示す配線パターンｍ１及び配線パターンｃ１に対する修正処理結果について、図５（ｂ）に示すように、各配線間隔及び配線幅が、最小加工寸法の配線間隔Ｓｍｉｎ及び配線幅Ｗｍｉｎ以上であることから、選択した修正情報より優先順位の高い修正情報の緩和寸法制約を満たすと判定する。更に、この修正結果を反映させた仮レイアウトパターンからチップサイズを求め、チップサイズの面積が修正可能条件を満たす場合は（ステップ＃１０９でＯＫ分岐）、修正処理結果を仮レイアウトパターンに反映させる（ステップ＃１１０）。また、修正処理手段１５は、図６（ａ）に示す配線パターンｍ２及び配線パターンｃ２に対する修正処理結果について、図６（ｂ）に示すように、配線パターンｍ２’と隣接パターンｘ２１の配線間隔が最小加工寸法の配線間隔Ｓｍｉｎより狭く、配線パターンｃ２’の配線幅が最小加工寸法の配線幅Ｗｍｉｎより細いことから、選択した修正情報より優先順位の高い修正情報の緩和寸法制約を満たさないと判定する（ステップ＃１０９でＮＧ分岐）。この場合には、修正処理をキャンセルし、修正処理結果を仮レイアウトパターンに反映させず、破棄する。

修正処理手段１５は、図３に示す修正情報の全てについて、順次、仮レイアウトパターンに対する修正処理を行なう修正処理工程を実施する（ステップ＃１１２）。このようにして、順次、より優先順位の高い修正情報の配線間隔の規定を満たすように、配線間隔を広げる処理を行なう。

製造装置１は、制御手段１０により、修正処理手段１５によるステップ＃１０５の修正処理工程の終了後（ステップ＃１１２でＮｏ分岐）、修正処理工程の最終段階において仮レイアウトパターンを修正して得られた設計レイアウトパターンを記憶手段２０に記憶する。更に、製造装置１は、入力手段３０により、設計レイアウトパターンを、外部からの入力に応じて、例えば、ＧＤＳ２ストリームファーマット等の所望のデータ形式で出力する。

尚、図７は、本発明方法を適用する前の仮レイアウトパターン７０と、本発明方法を適用した後の設計レイアウトパターン７２を示している。図７中の斜線部は、最小加工寸法の配線間隔７１をとる領域を示している。図７に示すように、本発明方法を適用する前の仮レイアウトパターン７０は、最小加工寸法に基づいて設計されている。これに対し、本実施形態の本発明方法を適用した後の設計レイアウトパターン７２は、仮レイアウトパターン７０における最小加工寸法の配線間隔７１をとる領域のいくつかが、図３に示す配線間隔Ｓ１〜Ｓ５をとるように修正され、最小加工寸法の配線間隔７１をとる領域が、本発明方法を適用する前の仮レイアウトパターン７０に比べて少なくなっている。つまり、図４から分かるように、配線間隔が広くなるほど欠陥発生率が減少するため、最も欠陥発生率の高い最小加工寸法の配線間隔Ｓｍｉｎをとる領域が少なくなったことで、本発明方法を適用した後の設計レイアウトパターン７２は仮レイアウトパターン７０に比べて欠陥発生率が低いといえる。

〈第２実施形態〉
本発明方法の第２実施形態について、図８〜図１１を基に説明する。上記第１実施形態では、修正情報の寸法制約の種類として配線間隔を想定した場合について説明したが、本実施形態では、修正情報の寸法制約の種類として配線間隔に加え配線幅を想定した場合について説明する。尚、本実施形態の本発明方法を実行する半導体集積回路の製造装置の構成は、図１に示す上記第１実施形態の製造装置１の構成と同じである。

本実施形態の本発明方法について図８〜図１０を基に説明する。

製造装置１は、図２に示すように、先ず、レイアウト手段１１により、入出力手段３０を介して仮レイアウトで用いるデザインルールを取得し、取得したデザインルールに従って仮レイアウトを実施する（ステップ＃１０１）。更に、レイアウト手段１１は、仮レイアウト実行後、仮レイアウト結果を記憶手段２０に記憶する。続いて、製造装置１は、修正可能条件設定手段１２により、仮レイアウトで得られたチップサイズに基づいて、仮レイアウトによって求められる仮レイアウトパターンを変更した後の設計レイアウトパターンから得られるチップサイズに対する制約を含む修正可能条件を設定する（ステップ＃１０２、修正可能条件設定工程）。本実施形態の修正可能条件は、上記第１実施形態と同様に、設計レイアウトパターンの面積である。

引き続き、製造装置１は、修正情報取得手段１３により、寸法制約の種類別に、寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を取得する（ステップ＃１０３、修正情報取得工程）。更に、製造装置１は、優先順位設定手段１４により、取得した修正情報の夫々に対して優先順位を設定する（ステップ＃１０４、優先順位設定工程）。ここで、図８は、緩和寸法制約と優先順位の一関係例を示す表である。本実施形態の緩和寸法制約は、配線間隔Ｓ１〜Ｓ５及び配線幅Ｗ１〜Ｗ５である。配線間隔Ｓ１〜Ｓ５は、上記第１実施形態と同様に、最小加工寸法の配線間隔Ｓｍｉｎ＜配線間隔Ｓ１＜配線間隔Ｓ２＜配線間隔Ｓ３＜配線間隔Ｓ４＜配線間隔Ｓ５となるように設定している。配線幅Ｗ１〜Ｗ５は、最小加工寸法の配線幅Ｗｍｉｎ＜配線幅Ｗ１＜配線幅Ｗ２＜配線幅Ｗ３＜配線幅Ｗ４＜配線幅Ｗ５となるように設定している。また、配線間隔Ｓ１〜Ｓ５及び配線幅Ｗ１〜Ｗ５の優先順位は、配線間隔Ｓ１＜配線幅Ｗ１＜配線間隔Ｓ２＜配線幅Ｗ２＜配線間隔Ｓ３＜配線幅Ｗ３＜配線間隔Ｓ４＜配線幅Ｗ４＜配線間隔Ｓ５＜配線幅Ｗ５となるように設定している。つまり、配線間隔が狭く規定されている緩和寸法制約ほど優先順位が高くなるように、且つ、配線幅が細く規定されている緩和寸法制約ほど優先順位が高くなるように設定されている。

引き続き、製造装置１は、修正処理手段１５により、修正情報を用いて、仮レイアウトパターンに対する修正処理を行なう（ステップ＃１０５、修正処理工程）。以下、修正処理手段１５による修正処理工程の詳細について、図９及び図１０を基に説明する。ここで、図９（ａ）は、修正処理前の修正対象パターンの一例として、修正対象パターンを含む仮レイアウトパターンの一部領域Ｐ３を示しており、図９（ｂ）は、図９（ａ）に示す一部領域Ｐ３を修正処理した後の領域Ｐ３’を示している。同様に、図１０（ａ）は、修正処理前の修正対象パターンの一例として、修正対象パターンを含む仮レイアウトパターンの一部領域Ｐ４を示しており、図１０（ｂ）は、図１０（ａ）に示す一部領域Ｐ４を修正処理した後の領域Ｐ４’を示している。

具体的には、修正処理手段１５は、図２に示すように、先ず、優先順位に基づいて仮レイアウトパターンに対する修正処理で用いる修正情報を順次選択する（ステップ＃１０６）。本実施形態では、上記第１実施形態と同様に、優先順位の高い修正情報から順に選択する。以下、修正情報から、図８に示す優先順位が２位の配線幅Ｗ１を選択した場合を想定して説明する。

続いて、修正処理手段１５は、選択した修正情報の寸法制約の種類に基づいて仮レイアウトパターンから修正対象パターンを抽出する（ステップ＃１０７）。詳細には、修正情報の寸法制約の種類として配線幅Ｗ１が選択されている場合、修正処理手段１５は、図９（ａ）において、配線幅Ｗ１を満たさない配線パターンｃ３を修正対象パターンとして抽出し、図１０（ａ）において、配線幅Ｗ１を満たさない配線パターンｃ４を修正対象パターンとして抽出する。

引き続き、修正処理手段１５は、図２に示すように、修正対象パターン毎に、修正対象パターンに対する修正処理を行なう（ステップ＃１０８）。詳細には、本実施形態の修正処理手段１５は、図９（ａ）において、配線パターンｃ３に対し、配線幅Ｗ１を満たすように、隣接パターンｘ３１側に配線幅を太くする処理を行なう。また、本実施形態の修正処理手段１５は、図１０（ａ）において、配線パターンｃ４に対し、配線幅Ｗ１を満たすように、隣接パターンｘ４２側に配線幅を太くする処理を行なう。

引き続き、修正処理手段１５は、図２に示すように、修正処理結果が、選択した修正情報より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たすか否かを判定し（ステップ＃１０９）、修正処理結果が、選択した修正情報より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たす場合に（ステップ＃１０９でＯＫ分岐）、修正処理結果を仮レイアウトパターンに反映させる（ステップ＃１１０）。尚、本実施形態においても、上記第１実施形態と同様に、図８では、ステップ＃１０８の修正処理に用いる修正情報のみを記載しているが、ステップ＃１０９の判定処理では、最小加工寸法の配線間隔Ｓｍｉｎ及び配線幅Ｗｍｉｎを最も優先順位の高い緩和寸法制約として取り扱う。

詳細には、本実施形態の修正処理手段１５は、図９（ａ）に示す配線パターンｃ３に対する修正処理結果について、図９（ｂ）に示すように、各配線間隔がより高い優先順位を持つ配線間隔Ｓ１以上であり、各配線幅が最小加工寸法の配線幅Ｗｍｉｎ以上であることから、選択した修正情報より優先順位の高い修正情報の緩和寸法制約を満たすと判定する。更に、この修正結果を反映させた仮レイアウトパターンからチップサイズを求め、チップサイズの面積が修正可能条件を満たす場合は（ステップ＃１０９でＯＫ分岐）、修正処理結果を仮レイアウトパターンに反映させる（ステップ＃１１０）。また、本実施形態の修正処理手段１５は、図１０（ａ）に示す配線パターンｃ４に対する修正処理結果について、図１０（ｂ）に示すように、配線パターンｃ４’と隣接パターンｘ４２の配線間隔が、より高い優先順位を持つ配線間隔Ｓ１以下となることから、選択した修正情報より優先順位の高い修正情報の緩和寸法制約を満たさないと判定する（ステップ＃１０９でＮＧ分岐）。この場合には、修正処理をキャンセルし、修正処理結果を仮レイアウトパターンに反映させず、破棄する。

修正処理手段１５は、図８に示す修正情報の全てについて、順次、仮レイアウトパターンに対する修正処理を行なう修正処理工程を実施する（ステップ＃１１２）。このようにして、順次、より優先順位の高い修正情報の緩和寸法制約を満たすように、配線間隔及び配線幅を広げる処理を行なう。

製造装置１は、制御手段１０により、修正処理手段１５によるステップ＃１０５の修正処理工程の終了後（ステップ＃１１２でＮｏ分岐）、修正処理工程の最終段階において仮レイアウトパターンを修正して得られた設計レイアウトパターンを記憶手段２０に記憶し、入力手段３０により、設計レイアウトパターンを、外部からの入力に応じて所望のデータ形式で出力する。

尚、図１１は、本実施形態の本発明方法を適用する前の仮レイアウトパターン１１０と、本発明方法を適用した後の設計レイアウトパターン１１２を示している。図１１中の斜線部は、最小加工寸法の配線間隔１１１をとる領域を示している。図１１に示すように、本実施形態の本発明方法を適用する前の仮レイアウトパターン１１０は、最小加工寸法に基づいて設計されている。これに対し、図１１に示すように、本実施形態の本発明方法を適用した後の設計レイアウトパターン１１２は、仮レイアウトパターン１１０における最小加工寸法の配線幅１１１をとる領域のいくつかが、図８に示す配線幅Ｗ１〜Ｗ５をとるように修正され、最小加工寸法の配線幅１１１をとる領域が、本発明方法を適用する前の仮レイアウトパターン１１０に比べて少なくなっている。配線幅についても、特に図示しないが、配線間隔の場合と同様に、最も欠陥発生率の高い最小加工寸法の配線幅Ｗｍｉｎをとる領域が少なくなったことで、本発明方法を適用した後の設計レイアウトパターン１１２は仮レイアウトパターン１１０に比べて欠陥発生率が低いといえる。

〈別実施形態〉
〈１〉上記第１実施形態では、緩和寸法制約として配線間隔Ｓ１〜Ｓ５を、上記第２実施形態では、緩和寸法制約として配線間隔Ｓ１〜Ｓ５及び配線幅Ｗ１〜Ｗ５を規定したが、これに限るものではない。緩和寸法制約としては、欠陥発生率の減少や、ウェハ上に転写されるマスクパターンの形状のばらつきの低減等、半導体集積回路の製造歩留まりを向上させることができる任意のパラメータが設定可能である。

また、緩和寸法制約は、例えば、寸法制約の種類毎に、最初に用いる緩和寸法制約だけを規定しておき、修正処理工程を経る毎に、直前の修正処理工程で用いた緩和寸法制約を一定量若しくは一定割合増加させて新たな緩和寸法制約を求め、これを用いて次の修正処理工程を実行するように構成しても良い。この場合には、例えば、緩和寸法制約として配線間隔及び配線幅を規定したとすると、修正可能条件の範囲内で、仮レイアウトパターン中の配線間隔を最大限に広げ、配線幅を最大限に太くすることができる。

〈２〉上記各実施形態では、修正可能条件として、チップサイズの面積に対する制約を規定したが、これに限るものではない。例えば、設計レイアウトパターン全体を収める矩形領域の長辺の長さ、及び、矩形領域の短辺の長さに対する制約であっても良いし、これらの制約を組み合わせて規定しても良い。

更に、修正可能条件は、仮レイアウトパターンから抽出された修正前の修正対象パターンの頂点数に対する修正後の修正対象パターンの頂点数の変更可能範囲に対する制約を含んでも良い。この制約により、修正対象パターンの形状が必要以上に複雑な形状になるのを防止することができる。

〈３〉上記各実施形態において、優先順位設定工程（ステップ＃１０４）は、外部入力に応じて前記優先順位を修正する優先順位修正工程を含んで構成されていても良い。この場合には、優先順位設定手段１４は、入出力手段３０を介して優先順位を受け付ける。

本発明方法は、スタンダードセル方式の半導体集積回路を設計する製造装置や、マスタスライス方式の半導体集積回路を設計する製造装置等に適用することができる。

本発明に係る半導体集積回路の製造方法を実現する半導体集積回路の製造装置の概略構成を示すブロック図本発明に係る半導体集積回路の製造方法の各工程を示すフローチャート本発明に係る半導体集積回路の製造方法の第１実施形態で用いる緩和寸法制約と優先順位の一関係例を示す表配線間隔と欠陥発生率の関係を示すグラフ本発明に係る半導体集積回路の製造方法における修正対象パターンの一例を示す概略ブロック図本発明に係る半導体集積回路の製造方法における修正対象パターンの一例を示す概略ブロック図本発明に係る半導体集積回路の製造方法の第１実施形態を適用する前後のレイアウトパターンを示す概略構成図本発明に係る半導体集積回路の製造方法の第２実施形態で用いる緩和寸法制約と優先順位の一関係例を示す表本発明に係る半導体集積回路の製造方法における修正対象パターンの一例を示す概略ブロック図本発明に係る半導体集積回路の製造方法における修正対象パターンの一例を示す概略ブロック図本発明に係る半導体集積回路の製造方法の第２実施形態を適用する前後のレイアウトパターンを示す概略構成図

符号の説明

１製造装置
１０制御手段
１１レイアウト手段
１２修正可能条件設定手段
１３修正情報取得手段
１４優先順位設定手段
１５修正処理手段
２０記憶手段
３０入出力手段
７０仮レイアウトパターン
７１配線間隔
７２設計レイアウトパターン
Ｐ修正対象パターン
Ｓ配線間隔
Ｗ配線幅
ｍ、ｃ配線パターン
ｘ隣接パターン

Claims

半導体集積回路の製造における最小加工寸法に基づいて設定された寸法制約に従って仮レイアウトを実施し、前記仮レイアウトで得られたチップサイズに基づいて、前記仮レイアウトによって求められる仮レイアウトパターンを変更した後の設計レイアウトパターンから得られるチップサイズに対する制約を含む修正可能条件を設定する修正可能条件設定工程と、
前記寸法制約の種類別に、前記寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を取得する修正情報取得工程と、
前記修正情報の夫々に対して優先順位を設定する優先順位設定工程と、
前記優先順位に基づいて前記仮レイアウトパターンに対する修正処理で用いる前記修正情報を順次選択し、
選択した前記修正情報の前記寸法制約の種類に基づいて前記仮レイアウトパターンから修正対象パターンを抽出し、
前記修正対象パターン毎に、前記修正対象パターンに対する修正処理結果が、選択した前記修正情報より前記優先順位の高い前記修正情報の前記緩和寸法制約及び前記修正可能条件を満たすか否かを判定し、
前記修正処理結果が、選択した前記修正情報より前記優先順位の高い前記修正情報の前記緩和寸法制約及び前記修正可能条件を満たす場合に、前記修正処理結果を前記仮レイアウトパターンに反映させる前記修正処理工程と、を備え、
前記修正処理工程を、前記修正情報夫々について繰り返し実行することを特徴とする半導体集積回路の製造方法。
前記寸法制約の種類が配線間隔である前記修正情報を含むことを特徴とする請求項１に記載の半導体集積回路の製造方法。
前記寸法制約の種類が配線幅である前記修正情報を含むことを特徴とする請求項１または２に記載の半導体集積回路の製造方法。
前記修正可能条件は、前記設計レイアウトパターンから得られるチップサイズの面積、前記設計レイアウトパターン全体を収める矩形領域の長辺の長さ、及び、前記矩形領域の短辺の長さの少なくとも何れか１つに対する制約を含むことを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路の製造方法。
前記修正可能条件は、前記仮レイアウトパターンから抽出された修正前の修正対象パターンの頂点数に対する修正後の修正対象パターンの頂点数の変更可能範囲に対する制約を含むことを特徴とする請求項４に記載の半導体集積回路の製造方法。
前記優先順位設定工程は、外部入力に応じて前記優先順位を修正する優先順位修正工程を含むことを特徴とする請求項１〜５の何れか１項に記載の半導体集積回路の製造方法。
請求項１〜６に記載の半導体集積回路の製造方法における各工程をコンピュータ上で実行するプログラムステップを含むことを特徴とする半導体集積回路の製造プログラム。