JP4765260B2 - データ処理装置およびその処理方法ならびにプログラムおよび携帯電話装置 - Google Patents
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Description
と称する)ことにより、送信データと物理チャネルのレートを一致させる。
2、42 バッファ
3、43 レートデマッチング部
4、44 先頭アドレス生成部
5、45 メモリ
21 偶数アドレス用メモリ
22 奇数アドレス用メモリ
23 アドレス生成部
24〜27 スイッチ
Claims (11)
- 2個のデータ処理を同時に実行するデータ処理装置であって、
各々のデータ処理に対応させて設けられた第一および第二のデータ処理手段と、
偶数アドレス用シングルポートメモリおよび奇数アドレス用シングルポートメモリと、
前記2個のシングルポートメモリを制御する制御手段とを含み、
前記制御手段は、前記第一および第二のデータ処理手段のうち一方のデータ処理手段が偶数アドレス用シングルポートメモリをアクセスし、次いで奇数アドレス用シングルポートメモリをアクセスし、以降この繰り返しでアクセスするよう制御し、かつ一方のデータ処理手段が偶数アドレス用シングルポートメモリをアクセスするときは他方のデータ処理手段が奇数アドレス用シングルポートメモリを同時にアクセスし、一方のデータ処理手段が奇数アドレス用シングルポートメモリをアクセスするときは他方のデータ処理手段が偶数アドレス用シングルポートメモリを同時にアクセスするよう制御するとともに、
前記第一および第二のデータ処理手段のうち一方のデータ処理手段に前記偶数または奇数アドレス用シングルポートメモリを連続してアクセスする必要が生じた場合、前記一方のデータ処理手段のアクセスを他方のデータ処理手段のアクセスに優先させることを特徴とするデータ処理装置。 - HARQ処理装置の受信側データ処理装置であり、
前記第一および第二のデータ処理手段のうち一方のデータ処理手段はレートデマッチング部で構成され、前記第一および第二のデータ処理手段のうち他方のデータ処理手段はHARQ合成部で構成されることを特徴とする請求項1記載のデータ処理装置。 - 前記制御手段は、前記2個のシングルポートメモリをアクセスするアドレスを生成するアドレス生成部と、前記アドレス生成部からの指示により前記2個のシングルポートメモリのうちの1個を選択するスイッチとを含むことを特徴とする請求項1または2記載のデータ処理装置。
- 前記レートデマッチング部において送信側で間引かれたデータの位置にダミーデータを挿入する場合もしくは送信側で繰り返されたデータを削除する場合に、
前記偶数または奇数アドレス用シングルポートメモリの連続アクセスが発生することを特徴とする請求項2または3記載のデータ処理装置。 - 2個のデータ処理を同時に実行し、各々のデータ処理に対応させて設けられた第一および第二のデータ処理手段と、偶数アドレス用シングルポートメモリおよび奇数アドレス用シングルポートメモリと、前記2個のシングルポートメモリを制御する制御手段とを含むデータ処理装置のデータ処理方法であって、
第一および第二のデータ処理手段のうち一方のデータ処理手段が偶数アドレス用シングルポートメモリをアクセスし、次いで奇数アドレス用シングルポートメモリをアクセスし、以降この繰り返しでアクセスするよう行われ、かつ一方のデータ処理手段が偶数アドレス用シングルポートメモリをアクセスするときは他方のデータ処理手段が奇数アドレス用シングルポートメモリを同時にアクセスするよう行われ、一方のデータ処理手段が奇数アドレス用シングルポートメモリをアクセスするときは他方のデータ処理手段が偶数アドレス用シングルポートメモリを同時にアクセスするよう行われるとともに、
前記第一および第二のデータ処理手段のうち一方のデータ処理手段に前記偶数または奇数アドレス用シングルポートメモリを連続してアクセスする必要が生じた場合、前記一方のデータ処理手段のアクセスを他方のデータ処理手段のアクセスに優先させることを特徴とするデータ処理方法。 - HARQ処理装置の受信側データ処理方法であり、
前記第一および第二のデータ処理手段のうち一方のデータ処理手段はレートデマッチング部で構成され、前記第一および第二のデータ処理手段のうち他方のデータ処理手段はHARQ合成部で構成されることを特徴とする請求項5記載のデータ処理方法。 - 前記レートデマッチング部において送信側で間引かれたデータの位置にダミーデータを挿入する場合もしくは送信側で繰り返されたデータを削除する場合に、
前記偶数または奇数アドレス用シングルポートメモリの連続アクセスが発生することを特徴とする請求項6記載のデータ処理方法。 - 2個のデータ処理を同時に実行し、各々のデータ処理に対応させて設けられた第一および第二のデータ処理手段と、偶数アドレス用シングルポートメモリおよび奇数アドレス用シングルポートメモリと、前記2個のシングルポートメモリを制御する制御手段とを含むデータ処理装置のデータ処理方法のプログラムであって、
前記制御手段に、
第一および第二のデータ処理手段のうち一方のデータ処理手段が偶数アドレス用シングルポートメモリをアクセスし、次いで奇数アドレス用シングルポートメモリをアクセスし、以降この繰り返しでアクセスするよう行われ、かつ一方のデータ処理手段が偶数アドレス用シングルポートメモリをアクセスするときは他方のデータ処理手段が奇数アドレス用シングルポートメモリを同時にアクセスするよう行われ、一方のデータ処理手段が奇数アドレス用シングルポートメモリをアクセスするときは他方のデータ処理手段が偶数アドレス用シングルポートメモリを同時にアクセスするよう行われるとともに、
前記第一および第二のデータ処理手段のうち一方のデータ処理手段に前記偶数または奇数アドレス用シングルポートメモリを連続してアクセスする必要が生じた場合、前記一方のデータ処理手段のアクセスを他方のデータ処理手段のアクセスに優先させる処理を実行させるためのプログラム。 - HARQ処理装置の受信側データ処理方法のプログラムであり、
前記第一および第二のデータ処理手段のうち一方のデータ処理手段はレートデマッチング部で構成され、前記第一および第二のデータ処理手段のうち他方のデータ処理手段はHARQ合成部で構成されることを特徴とする請求項8記載のプログラム。 - 前記レートデマッチング部において送信側で間引かれたデータの位置にダミーデータを挿入する場合もしくは送信側で繰り返されたデータを削除する場合に、
前記偶数または奇数アドレス用シングルポートメモリの連続アクセスが発生することを特徴とする請求項9記載のプログラム。 - 請求項1から4いずれかに記載のデータ処理装置を含む携帯電話装置。
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