CN104753653B

CN104753653B - 一种解速率匹配的方法、装置和接收侧设备

Info

Publication number: CN104753653B
Application number: CN201310754083.9A
Authority: CN
Inventors: 刘涛; 杨海涛
Original assignee: ZTE Corp
Current assignee: Sanechips Technology Co Ltd
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2019-07-12
Anticipated expiration: 2033-12-31
Also published as: EP3091683A4; EP3091683A1; WO2014187407A1; US20160329990A1; US10110349B2; EP3091683B1; CN104753653A

Abstract

本发明公开了一种解速率匹配的方法、装置和接收侧设备，方法包括：获取待处理的新数据，并基于所述待处理的新数据执行比特恢复/比特分离，得到比特恢复/比特分离后的数据写入码块数据存储器；对所述码块数据存储器中存储的数据进行解子块交织处理；将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行混合自动重传请求HARQ合并处理，并将HARQ合并结果输出。

Description

一种解速率匹配的方法、装置和接收侧设备

技术领域

本发明涉及通信领域，尤其涉及一种解速率匹配的方法、装置和接收侧设备。

背景技术

长期演进（LTE，Long Term Evolution）是第三代移动通信（3G，3rd-Generation）技术的演进，它改进并增强了3G的空中接入技术，以正交频分复用（OFDM，OrthogonalFrequency Division Multiplexing）和多输入多输出（MIMO，Multiple-Input Multiple-Output）技术为基础的新一代无线网络，在20MHZ频谱带宽下能够提供下行100Mbit/s与上行50Mbit/s的峰值速率，改善了小区边缘用户的性能，提高了小区容量和频谱利用率，降低了***延迟。根据LTE的技术标准3GPP TS36.211/3GPP TS36.212协议文件，对于LTE上下行业务信道来说，发送侧（对下行业务信道为eNodeB，对上行业务信道为UE）的处理流程如图1所示，经过循环冗余码（CRC，Cyclical Redundancy Check）校验101、码块分割102、Turbo编码103、速率匹配104、码块级联105、加扰106、调制107、层映射108、预编码109、资源映射110、产生OFDM符号111。在接收侧（对下行业务信道为eNodeB，对上行业务信道为UE）接收处理流程如图2所示，包括接收天线数据201、解OFDM符号202、解MIMO203、解调204、解扰205、解码块级联206、解速率匹配207、混合自动重传请求（HARQ，Hybrid Automatic RepeatRequest）合并208、解码209、解CRC210等。

每个码块对应一个速率匹配过程，每一个速率匹配的输入为Turbo编码的输出，即并行的三路：和所述速率匹配过程结构上包含3个对三路分别进行处理的交织器子过程、1个汇总的比特收集子过程、以及1个比特选择和裁剪子过程，如图3所示。三路数据经过各自独立的子块交织器，按行读入数据，并在行数为R、列数为32的交织矩阵的前面填充哑元NULL，按列交换之后，逐列读出数据；然后，将三路经过交织后的数据和汇总到比特收集模块，依次输入第一路数据，交替放置第二路和第三路数据；最后，从k0开始，跳过比特收集模块数据中的哑元NULL，依次取e个有效的数据，作为速率匹配的输出。

解速率匹配是速率匹配的逆过程，传统的解速率匹配方法包括三个部分：比特恢复、比特分离、解子块交织，如图4。上述三个过程的具体实现为：

比特恢复：

（1）求出以下参数：每个码块的长度、速率匹配子块交织时添加的哑元个数N_d、循环缓存器的长度N_cb、哑元在循环缓存器中的位置、速率匹配输出时的起始地址k₀、码块的物理信道比特数量e；

（2）将输入序列从k₀地址开始，依次输入到循环缓存器中，若当前地址为哑元，往循环缓存器写0，否则将输入数据写入；当地址递增到N_cb时，重新回到0地址；

（3）根据e和N_cb进行解重复或者解打孔过程，也就是速率匹配中比特选择和裁剪的逆过程；解重复就是对比特选择剪裁时重复发送的数据进行合并，解打孔就是将比特选择剪裁过程中打掉的数据恢复为0。

比特分离：比特分离与速率匹配中的比特收集对应，它将比特恢复后的数据从循环缓存器中执照一定顺序读出，分离成3个子块。其中，前R×32个数据写入子块交织器S，后2R×32个数据交替写入解子块交织器P1和解子块交织器P2；R是交织矩阵的行数。

解子块交织：对3个子块，分别按列输入，列交换后再按行输出，并在输出数据时删除子块交织时添加的哑元。

现有技术中对于LTE的解速率匹配方法，存在处理方法复杂、硬件资源消耗巨大、处理时间较长的问题。

发明内容

为解决以上技术问题，本发明实施例提供了一种解速率匹配的方法、装置和接收侧设备。

本发明实施例提供一种解速率匹配的方法，包括：

获取待处理的新数据，并基于所述待处理的新数据执行比特恢复/比特分离，得到比特恢复/比特分离后的数据写入码块数据存储器；

对所述码块数据存储器中存储的数据进行解子块交织处理；

将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行混合自动重传请求HARQ合并处理，并将HARQ合并结果输出。

其中，所述基于待处理的新数据执行比特恢复/比特分离，将比特恢复/比特分离后的数据写入码块数据存储器，包括：

在每个码块处理开始，先对所述码块数据存储器清零，再从所述码块数据存储器中读取数据，将所述从码块数据存储器中读取的数据以及获取的所述新数据进行合并和比特分离后写入所述码块数据存储器。

其中，所述码块存储器中的码块数据分***位、校验1位、校验2位三路存储，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

每路数据比特分离后的前半部分存入一个子存储器，后半部分存入另一个子存储器，三路共有6个子存储器。

其中，所述解子块交织处理包括：根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。

本发明实施例还提供一种解速率匹配的装置，该装置包括：

参数处理与控制模块，用于获取任务参数，解析、处理所述任务参数并分发给其它各模块；

新数据输入模块，用于获取和缓存待处理的新数据；

解重复/解打孔模块，用于基于所述待处理的新数据执行比特恢复/比特分离，将比特恢复/比特分离后的数据写入所述码块数据存储器；

码块数据存储器，用于存储比特恢复/比特分离后的数据；

解子块交织模块，用于对所述码块数据存储器中存储的数据进行解子块交织处理；

混合自动重传请求HARQ数据输入模块，用于获取和缓存待处理的历史数据；

HARQ合并模块，用于将所述解子块交织模块输出的数据和HARQ数据输入模块输出的历史数据合并；

HARQ数据输出模块，用于缓存和输出HARQ合并结果。

所述解重复/解打孔模块在每个码块处理开始，先对所述码块数据存储器清零，再从所述新数据输入模块中以及码块数据存储器中同时读取数据，进行合并和比特分离后写入所述码块数据存储器。

其中，所述码块存储器进一步用于，分***位、校验1位、校验2位三路存储码块数据，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

其中，所述解子块交织模块进一步用于，根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。

本发明还提供一种数据通信的接收侧设备，所述设备包括前述实施例所述的解速率匹配的装置。

本发明实施例所提供的一种解速率匹配的方法、装置和接收侧设备，简化了处理复杂度，节省了硬件资源消耗，提高了工作效率。

附图说明

图1为现有技术中LTE业务信道发送侧的数据处理流程示意图；

图2为现有技术中LTE业务信道接收侧的数据处理流程示意图；

图3为现有技术中LTE业务信道发送侧的速率匹配的处理过程示意图；

图4为现有技术中LTE业务信道接收侧的解速率匹配的处理过程示意图；

图5为本发明实施例的一种解速率匹配装置的结构示意图；

图6为本发明实施例中码块大小是8的奇数倍时，码块数据存储器各个子RAM的存储符号示意图；

图7为本发明实施例中码块大小是8的偶数倍时，码块数据存储器各个子RAM的存储符号示意图；

图8为本发明实施例的一种解速率匹配的方法的处理流程图一；

图9为本发明实施例中解重复/解打孔的示意图；

图10为本发明实施例的解重复/解打孔的处理流程图；

图11为本发明实施例中nd=20，R=4时，***位和校验1位路数据列变换前后哑元的位置示意图；

图12为本发明实施例中nd=20，R=4时，校验2位数据列变前换后哑元的位置示意图；

图13为本发明实施例中子RAM有效符号数低三位为2时，各子RAM按处理单元编址的存储结构示意图；

图14为本发明实施例的中子RAM有效符号数低三位为6时，各子RAM按处理单元编址的存储结构示意图；

图15为本发明实施例中***位和校验1位解子块交织时的修正因子和列号、N_D的关系示意图；

图16为本发明实施例中校验2位解子块交织时的修正因子和列号、Ｎ_D的关系示意图；

图17为本发明实施例中***位和校验1位子块交织前后各列的列号示意图；

图18为本发明实施例中校验2位子块交织前后各列的列号示意图；

图19为本发明实施例的一种解速率匹配的方法的处理流程图二。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。

本发明实施例提供一种用于LTE业务信道包括HARQ合并的解速率匹配的实现装置和方法。在此实施例中，***将传输块（TB）的速率匹配参数和HARQ合并参数下发给本装置；本装置通过数据总线从***读取待处理的新数据和历史数据，写出HARQ合并结果；每个数据软符号占用一个字节。

本发明实施例的一种解速率匹配的装置如图5所示，主要包括：

参数处理与控制模块501，用于获取和分发任务参数；任务参数以TB为单位，参数处理与控制模块501解析任务参数，将其按码块（CB）拆分，并分发给其它各模块；

新数据输入模块502，用于获取和缓存待处理的新数据，此数据中不含哑元；新数据输入模块502通过数据总线从外部读取数据，内部设置缓存，缓存机制为先入先出（FIFO），可按包读取数据，读取的同时取出数据处理，只需要较少的存储资源；

解重复/解打孔模块503，用于执行比特恢复/比特分离；解重复/解打孔模块503在每个码块处理开始，先对码块数据存储器505清零，再从新数据输入模块502中以及码块数据存储器505中同时读取数据，进行合并和比特分离，再写入码块数据存储器505；本模块采用8符号并行处理；合并和写入码块数据存储器505的过程中，自然完成了解重复/解打孔；不需要恢复哑元；

解子块交织模块504，用于执行解子块交织；解子块交织模块504计算输出数据的子块交织后次序，从码块数据存储器505中读***位、校验1位、校验2位三路数据，并且读取的每一路数据都是2符号并行的；

码块数据存储器505，用于存储码块经过比特恢复/比特分离且不包含哑元的数据，即解子块交织前的数据。分***位、校验1位、校验2位三路，每一路又划分为两个子RAM，分别存储三路数据的一半。子RAM的存储量应大于半个最大的码块，即6148/2=3074；为配合解重复/解打孔模块503的8符号并行处理，子RAM的位宽为8个符号，深度为3074/8=385；使用单端口RAM，每个子RAM同时读出一个符号数据，即可实现3×2符号并行的解子块交织处理。

两个子RAM分别存储一路数据在比特恢复/比特分离后的上半部分和下半部分，记为up_ram和dw_ram，***比特的上半部分子RAM就是sys_up_ram，下半部分子RAM就是sys_dw_ram，其它两路命名类推。根据TS36.212协议，码块大小K一定是8的整数倍，码块经Turbo编码后会增加4个符号。当K是8的奇数倍时，每个子RAM的存储量是8的整数倍加6，即子RAM最后一个地址只存储6个有效符号，此情况下各子RAM存储的数据格式如图6所示；当K是8的偶数倍时，每个子RAM的存储量是8的整数倍加2，即子RAM最后一个地址只存储6个有效符号，此情况下各子RAM存储的数据格式如图7所示。

HARQ合并模块506，用于将解子块交织模块504输出的数据和HARQ数据输入模块507输出的历史数据合并；HARQ合并模块506采用3×2符号并行处理；

HARQ数据输入模块507，用于获取和缓存待处理的历史数据；本模块通过数据总线从外部读取数据，内部设置缓存；本实施例的缓存机制为FIFO，可按包读取数据，读取的同时取出数据处理，只需要较少的存储资源；

HARQ数据输出模块508，用于缓存和输出HARQ合并结果；本模块通过数据总线向外部写出数据，内部设置缓存；本实施例的缓存机制为FIFO，可按包写数据，写出的同时又可以存储HARQ合并完的数据，只需要较少的存储资源。

本发明实施例的一种解速率匹配的方法的处理流程如图8所示，具体包括以下步骤：

步骤801～802，参数处理与控制模块获取任务参数，对获取的任务参数进行计算和处理后，按码块分发给其它模块。

步骤803，新数据输入模块从外部获取待处理的数据并暂存起来；此数据是从码块速率匹配输出的起始地址k₀处开始，其中不含哑元，一个码块的总数据量为e个符号。新数据输入模块在FIFO缓存还有空余空间时就可以向数据总线发起读请求，每次读一个小包的数据；在解重复/解打孔模块需要数据时，把数据从FIFO缓存取出，转换成8个符号的位宽，传送给解重复/解打孔模块；

步骤804～805，解重复/解打孔模块收到新的码块数据后，先将此码块会用到的码块数据存储器清零；根据图6和图7所示，每个子RAM只从地址存储数据，因此，只需要对RAM的这部分清零，6个子RAM同时清零。

在码块数据存储器清零后，解重复/解打孔模块按8个符号的位宽从新数据输入模块读取待处理数据，将数据调整为对齐在RAM中存储的格式；同时计算数据在RAM中的对应地址，从RAM中读取数据，与新数据合并后，再回写到RAM的原地址处，解重复/解打孔的示意图如图9所示。当整个码块的e个新数据全部合并和回写完时，比特恢复和比特分离的处理就完成了。

其中，解重复/解打孔的过程可以划分为若干个小步骤，如图10所示，具体如下：

步骤1001～1004用于调整从输入缓存取的新数据格式。

步骤1001，从输入缓存中读取数据，记为fifo_dat，数据是高位字节在前；

步骤1002，将fifo_dat从k0-k0[2:0]处，做整8字节的对齐，即若k0[2:0]!=0，就在低位字节补零，从整8字节处开始产生数据；记为dat_remove_k0，其有效数据比fifo_dat的多1拍。

步骤1003，将***比特和校验比特相分离，记为dat_sp_sel；因为***比特总共有k+4个，所以dat_sp_sel需要在dat_remove_k0***比特的最后一个8字节补4个字节零；数据在虚拟缓存每绕卷一圈后，dat_sp_sel的有效数据比dat_remove_k0多1拍。

对在校验比特，速率匹配输出的数据是p1_p2交替的格式，但在速率匹配中，由于p2和p1***哑元的列不一样，也就是最后被删除比特的位置不一样，导致会有一次两者的位置交替变为p2_p1的格式。

图11和图12以哑元个数nd=20，R=4为例说明p1/p2交换次序的情况，图中加粗的斜体字表示哑元序号，其他表示有效数据序号。在图12中阴影的位置处，p1是一个哑元，而p2是有效数据，这样输出时，在此处之后数据就变成了p2_p1的格式了，一直到最后一个校验比特都是如此。在dat_sp_sel需要做调整，从黄色位置的数据后，就将每两个字节的数据位置交换。

步骤1004，将每一路的两个子RAM的数据相分离，记为dat_ud_sel。k₀可能是在***比特上或是校验比特上，每个子RAM最后一个地址的有效符号个数有2、6两种情况，在速率匹配时还可能发生了虚拟缓存绕卷，每种情况下添加的零字节数不相同。记子RAM中的有效符号个数为ram_dat_sum，对dat_sp_sel数据的延迟记为dat_sp_sel_dly*，*为延迟的拍数。有以下几种情况：

情况（1），k₀位于***比特并且ram_dat_sum[2:0]=2，还未发生绕卷：

在sys_up_ram，dat_ud_sel<=sp_sel_dat_dly1；

在sys_up_ram的最后，加6byte0，dat_ud_sel<={sp_sel_dat_dly1[63:48]，48’d0}；

在sys_dw_ram，已加6byte0，dat_ud_sel<={sp_sel_dat_dly2[47:0]，sp_sel_dat_dly1[63:48}；

在sys_dw_ram的最后，本应增加6个byte0，但之前sp分离已加4byte，因此此处只加2byte0，dat_ud_sel<={sp_sel_dat_dly2[47:0]，16’d0}；

在p_up_ram，之前已加8byte0，即延迟一拍，dat_ud_sel<=sp_sel_dat_dly2；

在p_up_ram的最后，p_up_ram总共存k+4个数据，最后有4个有效数据，再加4个byte0，dat_ud_sel<={sp_sel_dat_dly2[63:32]，32’d0}；

在p_dw_ram，之前已增加12byte0，dat_ud_sel<={sp_sel_dat_dly3[31:0]，sp_sel_dat_dly2[63:32]}；

在p_dw_ram的最后，再增加4byte0，dat_ud_sel<={sp_sel_dat_dly3[31:0]，32’d0}

第一次绕卷后的sys_up_ram，之前已增加16byte0，延迟两拍，dat_ud_sel<=sp_sel_dat_dly3；

之后重复上面的过程，每一次绕卷延迟会增加两拍。

情况（2），k₀位于***比特并且ram_dat_sum[2:0]=6，还未绕卷：

在sys_up_ram，dat_ud_sel<=sp_sel_dat_dly1；

在sys_up_ram最后，加2byte0，dat_ud_sel<={sp_sel_dat_dly1[63:16]，16’d0}；

在sys_dw_ram，已加2byte0，dat_ud_sel<={sp_sel_dat_dly2[15:0]，sp_sel_dat_dly1[63:16}；

在sys_dw_ram的最后，本应增加2个byte0，但之前sp分离已加4byte0，因此此处无需加零，dat_ud_sel<={sp_sel_dat_dly2[15:0]，sp_sel_dat_dly1[63:16}；到此处添加的0被抵消；

在p_up_ram，之前无加0，dat_ud_sel<=sp_sel_dat_dly1；

在p_up_ram的最后，p_up_ram总存k+4个数据，最后有4个有效数据，加4个byte0，dat_ud_sel<={sp_sel_dat_dly1[63:32]，32’d0}；

在p_dw_ram，之前已增加4byte0，dat_ud_sel<={sp_sel_dat_dly2[31:0]，sp_sel_dat_dly1[63:32]}；

在p_dw_ram的最后，再增加4byte0，dat_ud_sel<={sp_sel_dat_dly2[31:0]，32’d0}；

第一次绕卷后的sys_up_ram，之前已增加8byte0，延迟1拍，dat_ud_sel<=sp_sel_dat_dly2。

之后重复上面的过程，每一次绕卷延迟增加1拍。

情况（3），k₀位于校验位并ram_dat_sum[2:0]=2，还未绕卷：

在p_up_ram，dat_ud_sel<=sp_sel_dat_dly1；

在p_up_ram的最后，p_up_ram总共存储k+4个符号，最后有4个有效符号，再加4个byte0，dat_ud_sel<={sp_sel_dat_dly1[63:32]，32’d0}；

第一次绕卷后的sys_up_ram，之前已增加8byte0，延迟1拍，dat_ud_sel<=sp_sel_dat_dly2；

第一次绕卷后的sys_up_ram最后，再增加6byte0，dat_ud_sel<={sp_sel_dat_dly2[63:48]，48’d0}；

第一次绕卷后的sys_dw_ram，之前已增加14byte0，dat_ud_sel<={sp_sel_dat_dly3[47:0]，sp_sel_dat_dly2[63:48]}；

第一次绕卷后的sys_dw_ram最后，此处应添加6byte0，但在sp分离时已加4byte0，应再加2byte0，dat_ud_sel<={sp_sel_dat_dly3[47:0]，16’d0}；

第一次绕卷后的p_up_ram最后，之前已添加16byte0，dat_ud_sel<=sp_sel_dat_dly3。

之后重复上面的过程，每一次绕卷延迟增加两拍。

情况（4），k₀位于校验位并且ram_dat_sum[2:0]=6，还未绕卷：

在p_up_ram，dat_ud_sel<=sp_sel_dat_dly1；

在p_up_ram的最后，p_up_ram总存k+4个符号，最后有4个有效符号，再加4个byte0，dat_ud_sel<={sp_sel_dat_dly1[63:32]，32’d0}；

第一次绕卷后的sys_up_ram最后，再增加2byte0，dat_ud_sel<={sp_sel_dat_dly2[63:16]，16’d0}；

第一次绕卷后的sys_dw_ram，之前已增加10byte0，dat_ud_sel<={sp_sel_dat_dly3[15:0]，sp_sel_dat_dly2[63:16]}；

第一次绕卷后的sys_dw_ram最后，此处应添加2byte0，但在sp分离时已加4byte，无需补0，dat_ud_sel<={sp_sel_dat_dly3[15:0],sp_sel_dat_dly2[63:16]}；到此处总共添加8byte0；

第一次绕卷后的p_up_ram最后，之前已添加8byte0，dat_ud_sel<=sp_sel_dat_dly2。

之后重复上面的过程，每一次绕卷延迟增加1拍。

实际中，k₀并不一定都位于up_ram；但是上述在处理过程中，即使从dw_ram开始也补齐了从up_ram开始情况下的0的字节数，再加上产生dat_remove_k0和dat_sp_sel时所补的0的字节数，最后产生的dat_ud_sel一定和RAM中存储的格式一致。

步骤1005，计算dat_ud_sel有效数据标志dat_ud_sel_valid。

用计数器ud_add_dat_cnt来表示ud分离处理过程中增加的0字节数。

在起始位置，只有处于dw_ram才会添加0。当k₀在sys_dw_ram时，若ram_dat_sum[2:0]=2，起始增加了6byte0；若ram_dat_sum[2:0]=6，起始处增加了2byte0。当k₀在p_dw_ram时，起始增加了4byte0。

数据处理过程中：若ram_dat_sum[2:0]=2，每到sys_up_ram结尾，增加6byte0；到sys_dw_ram结尾，增加2byte0；到p_up_ram或p_dw_ram结尾，增加4byte0。若ram_dat_sum[2:0]=6，则只有到p_up_ram或p_dw_ram结尾，增加4byte0。

每一拍有效数据有8个字节，根据ud_add_dat_cnt/8，即可知道up_sel_dat相对于sp_sel_dat增加了多少拍数据。而之前步骤1002和1003已分别计算得出dat_remove_k0和dat_sp_sel时增加的数据拍数，三者累加即可到dat_ud_sel_valid。

步骤1006～1009用于计算数据dat_ud_sel在RAM中的位置，并读出此位置的RAM数据：

数据在RAM中是分子块存储的，子RAM位宽为8个符号（8byte），存储k/2+2个有效符号。处理数据时是8byte并行，以每8byte为一个单元，从sys_up_ram开始对RAM中的有效数据编号。对***比特，上下两个子RAM各存储个单元的数据；而对校验比特，存在p1/p2交替间隔的处理，每8yte中分别4byte的p1和p2，即每个RAM的一个地址中会有来自两个单元的数据。

当k/2+2的低3位为2时，一个校验比特RAM内会有2M-1个处理单元，各子RAM按处理单元编址的存储结构如图13所示。

当k/2+2的低3位为6时，一个校验比特RAM内会有2M个处理单元，各子RAM按处理单元编址的存储结构如图14所示。

从图13和图14可以看出，通过编号值就能计算数据所处的子RAM、在子RAM中的地址、位使能。最终调整为子RAM中存储结构的数据是up_sel_dat，应该计算它的单元编号值，记为dat_ud_sel_cnt。步骤如下：

步骤1006，计算dat_ud_sel数据的初始编号值。若每个子RAM的存储都是满8byte的，则k0[14:3]可视为输入数据的原始单元编号。但在处理过程中，对dat_remove_k0做了加零处理，即最先写入RAM的数据是dat_remove_k0之前的数据，这会使编号前移；另一方面，子RAM的有效地址内并未写满有效数据，每到子RAM的结尾可能会添部分0，把部分数据延后到下个单元，这又使编号后移；两者的影响综合决定真正的起始单元编号。分以下几种情况：

一、起始于sys_up_ram，两种作用都不存在，起始编号就是k0[14:3]。

二、起始于sys_dw_ram，dat_ud_sel需要在dat_remove_k0前加个byte0，但由于sys_up_ram最后一个有效地址没有写满，数据又要延后个byte，两种影响相互抵消；起始编号是k0[14:3]。

三、起始于p_up_ram。若ram_dat_sum[2:0]=2，则在sys_ram中总共延后了12byte；而第一拍数据在sp分离时加的4个byte0，抵消部分延迟，总共延迟了8byte。因此，最终起始编号是k0[14:3]+1；

ram_dat_sum[2:0]=6，则在sys_ram中总共延后了4byte；而第一拍的数据在sp分离时加4个byte0，两者的影响相互抵消。因此，最终起始编号是k0[14:3]。

四、起始于p_dw_ram。相比于起始于p_up_ram，在p_up_ram结尾会延迟4拍，却又添加了4byte0，相互抵消。因此，起始于p_dw_ram和起始于p_up_ram时的情况是一样的，即ram_dat_sum[2:0]=2时起始编号是k0[14:3]+1，ram_dat_sum[2:0]=6时起始编号是k0[14:3]。

步骤1007，计算dat_ud_sel_cnt。初始值在步骤1006已求出，以后每当dat_ud_sel有效，即dat_ud_sel_valid时计数加1。到最大值后归零，ram_dat_sum尾数为2时，最大值为6M-3，否则为6M-1。

步骤1008，通过ud_sel_dat_cnt计算RAM号、地址、位使能。如前文所述，将单元编号和相比较，并考虑ram_dat_sum[2:0]的值，由图13和图14就可得到结果。

步骤1009，从步骤1008求出的RAM位置中读取数据，记为dat_ram_rd。

步骤1010，将dat_ram_rd和已调整格式的新数据dat_ud_sel相加，相加的结果记为dat_comb_wb。

步骤1011，将dat_comb_wb再写回到步骤1008求出的RAM原位置；

以上步骤完成了比特恢复和比特分离的功能，它只需要用相同的方法处理完码块的e个数据，不用区分解重复还是解打孔，也无需恢复哑元。

步骤806，HARQ数据输入模块从外部获取历史数据并暂存起来。此数据是解子块交织后的，包括***位、校验1位、校验2位三路，不含有哑元。HARQ输入模块在FIFO缓存还有空余空间时就可以向数据总线发起读请求，每次读一个小包的数据；在HARQ合并模块需要数据时，把数据从FIFO缓存取出，转换成3×2个符号的位宽，传送HARQ合并模块。

步骤807，解子块交织模块计算输出数据的子块交织后次序，从码块数据存储器中并行读取3路每路2个符号的新数据，给HARQ合并模块；

由于解子块交织模块自身没有缓存器，解子块交织是利用子块交织前后索引地址之间存在的一一对应关系，使用交织后的索引j将数据从码块数据存储器中读出，输出到交织前索引i处，以完成解子块交织，即采用交织读的方式。于是，解子块交织核心就是要实现i→j的交织索引变换。

具体实现是：记交织前CB块中的第i个元素，其添加哑元后在交织前矩阵中的序号为i′，在交织后矩阵的输出序号为j。由i可以求出i′，进而求出j。显然，i→i′是由哑元个数决定的，即i′=i+N_D；而i′→j和i′所在列之前（含此列）的哑元总个数有关。引入一个和N_D相关的修正因子S，可记为j=f(i′,S)。

由子块交织的算法可知：f(i′,S)=P(i′[4:0])*R+i′[12:5]-S(P(i′[4:0]))

修正因子S是和N_D相关的。对交织的矩阵，哑元也混杂到各列中，由列变换关系，可以得到***位、校验1位的修正因子S和列号、N_D的关系如图15所示。

对于校验2位，计算过程一致，但关系式会有所不同，如下：

i′=i+N_D-1

j=P(i′[4:0])*R+i′[12:5]-S′(P(i′[4:0]))

校验2位的修改因子S和列号、N_D的关系如图16所示。

由上述步骤即可以得出各路数据i→j的索引变换关系。

另一方面，***位和校验位是相互独立的，为加快处理速度，对三路数据并行进行解交织操作。本实施例每一路奇偶符号同时处理，若交织前的奇偶符号存在于不同的子RAM，并行度又可进一步增加。子块交织每列有32列，因此若交织前列号为偶数，则i也为偶数。LTE子块交织的列变换如图17所示。根据图17所示，对于***位和校验1位，当i为偶数时，交织后的列号均小于等于15，也就是在矩阵前半部分；当i为奇数时，交织后的列号均大于等于16，也就是在矩阵后半部分。

对校验2位，存在循环移位的操作，列变换关系如图18所示。根据图18所示，对于校验2位，当i为偶数时，交织后的列号均大于等于16，也就是在矩阵后半部分；当i为奇数时，交织后的列号均小于等于15，也就是在矩阵前半部分。

根据前文所述，每一路数据都是按分解子块交织前的顺序，分上下两部分存储的，因此可奇偶并行处理，最终达到6符号并行。各路数据和子RAM的对应关系是：

***位偶符号：位于sys_up_ram

***位奇符号：位于sys_dw_ram

校验1位偶符号：位于p1_up_ram

校验1位奇符号：位于p1_dw_ram

校验2位偶符号：位于p2_dw_ram

校验2位奇符号：位于p2_up_ram

解子块交织后的数据要先和本码块的历史数据做HARQ合并，合并后的数据除了给Turbo译码器，还要再写出外部用于下次HARQ进程。历史数据来自于数据总线，合并后的数据也通过数据总线写出。向总线读写数据不能保证一定能连续。因此，解子块交织的处理流水随时可能中断。

为了简化处理，解子块交织模块采用数据包为单位操作，即每次连续从码块存储器取一个子包的数据做解子块交织，子包中间不中断。子包结束后，检查HARQ合并模块是否有数据接求，再处理下个子包。这就要求HARQ合并模块必须等到HARQ数据输入模块内至少有一个子包的数据，并且HARQ数据输出模块中至少有容纳一个子包的空余空间才能向解子块交织模块发起数据处理请求。为消除两个子包间的气泡，在一个子包还未处理完时就可接受下个子包的请求。配合这种机制，解子块交织设置一个历史请求计数器，每收到一次请求时加上请求的子包长度，计数器不为零时可以计算交织地址并从码块存储器中读取数据，每处理一次3×2符号的数据计数器减1。

步骤808，HARQ合并模块从HARQ数据输入模块中读取历史数据，和解子块交织的输出数据合并。结果输出给外部的译码模块，同时给HARQ数据输出模块。是否进行HARQ合并以及合并的结果是否输出，可以在任务参数中配置，以提高装置在***中应用的灵活性。

步骤809，HARQ数据输出模块将HARQ合并结果暂存，并写出到外部。本模块将HARQ合并模块输入的3×2个符号的位宽的数据，转换成***位宽，写入FIFO缓存中；HARQ输出模块在FIFO缓存里足够的数据时向数据总线发起写请求,每次写出一个小包的数据；当FIFO缓存将要写满时，需通知HARQ合并模块暂停工作以防FIFO溢出。

步骤810，当一个码块的数据全部写出时，表示此码块已处理完成。若此码块是解速率匹配任务是最后一个码块，则此任务完成，否则接着处理下一个码块。

综上所述，本发明实施例的解速率匹配的方法可以概括为如图19所示的处理流程：

步骤1901，获取待处理的新数据，并基于所述待处理的新数据执行比特恢复/比特分离，得到比特恢复/比特分离后的数据写入码块数据存储器；

步骤1902，对所述码块数据存储器中存储的数据进行解子块交织处理；

步骤1903，将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行HARQ合并处理，并将HARQ合并结果输出。

另外，本发明实施例还提供了一种数据通信的接收侧设备，该接收侧设备包括上述本发明实施例的解速率匹配的装置。其中，对下行业务信道，所述接收侧设备可以为eNodeB；对上行业务信道，所述接收侧设备可以为UE。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims

1.一种解速率匹配的方法，其特征在于，包括：

获取待处理的新数据，并在每个码块处理开始，先对码块数据存储器中的数据全部置零，再从所述码块数据存储器中读取数据，将所述从码块数据存储器中读取的数据以及所述新数据进行合并和比特分离后写入所述码块数据存储器；

对所述码块数据存储器中存储的数据进行解子块交织处理；

2.根据权利要求1所述解速率匹配的方法，其特征在于，所述码块数据存储器中的码块数据分***位、校验1位、校验2位三路存储，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

3.根据权利要求1所述解速率匹配的方法，其特征在于，所述解子块交织处理包括：根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。

4.一种解速率匹配的装置，其特征在于，该装置包括：

新数据输入模块，用于获取和缓存待处理的新数据；

解重复/解打孔模块，用于在每个码块处理开始，先对码块数据存储器中的数据全部置零，再从所述新数据输入模块中以及码块数据存储器中同时读取数据，进行合并和比特分离后写入所述码块数据存储器；

码块数据存储器，用于存储比特恢复/比特分离后的数据；

HARQ数据输出模块，用于缓存和输出HARQ合并结果。

5.根据权利要求4所述解速率匹配的装置，其特征在于，所述码块数据存储器进一步用于，分***位、校验1位、校验2位三路存储码块数据，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

6.根据权利要求4所述解速率匹配的装置，其特征在于，所述解子块交织模块进一步用于，根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。

7.一种数据通信的接收侧设备，其特征在于，所述设备包括权利要求4至6任一项所述的解速率匹配的装置。