JP3870756B2

JP3870756B2 - マイクロコンピュータシステム

Info

Publication number: JP3870756B2
Application number: JP2001339349A
Authority: JP
Inventors: 俊彦松岡; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-11-05
Filing date: 2001-11-05
Publication date: 2007-01-24
Anticipated expiration: 2021-11-05
Also published as: JP2003140964A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のマイクロプロセッサが個別にアクセス可能な複数の記憶装置を共有するマイクロコンピュータシステムに関する。
【０００２】
【発明が解決しようとする課題】
データ処理システム例えばマイクロコンピュータシステムにおいては、処理の高速化およびハードウェアとソフトウェアの効率的利用を図るために、１つのシステムに複数のマイクロプロセッサと複数のメモリとを備えたものが提案されている。
【０００３】
図７は、２つのマイクロプロセッサと２つのメモリ（ＲＯＭ）とを備えたマイクロコンピュータシステムの従来構成を示している。２つのマイクロプロセッサＸ、Ｙと２つのメモリＡ、Ｂとの間には、マイクロプロセッサＸ、Ｙの各データバスＤＸ、ＤＹとメモリＡ、Ｂの各データバスＤＡ、ＤＢとを接続制御するためのコントロールユニットＵが設けられている。各データバスＤＸ、ＤＹ、ＤＡ、ＤＢは全て同じバス幅（１６ビット）を有しており、メモリＡには、例えばＦＤ００００ＨからＦＤＦＦＦＦＨまでの連続したアドレスが割り当てられており、メモリＢには、例えばＦＥ００００ＨからＦＥＦＦＦＦＨまでの連続したアドレスが割り当てられている。
【０００４】
メモリＡのアドレス領域には、例えば命令０ないし命令４から構成されマイクロプロセッサＸのみが実行するプログラムＰＲＧＸと，命令２０ないし命令２４から構成されマイクロプロセッサＹのみが実行するプログラムＰＲＧＹとが書き込まれている。また、メモリＢのアドレス領域には、命令１０ないし命令１４から構成されマイクロプロセッサＸ、Ｙがともに実行するサブルーチンプログラムＰＲＧＺが書き込まれている。
【０００５】
これから分かるように、複数のマイクロプロセッサＸ、Ｙが複数のメモリＡ、Ｂを共有するマイクロプロセッサシステムでは、マイクロプロセッサＸ、Ｙがサブルーチンプログラム、割り込み処理ルーチンプログラム、テーブルデータなどを共有化でき、しかもプログラムやデータをメモリＡ、Ｂの全記憶容量まで無駄なく配置することができるので記憶容量の低減を図ることができる。
【０００６】
しかしながら、マイクロプロセッサＸとＹは同時に同じメモリＡまたはＢにアクセスすることができないので、同一メモリに対し同時読み出しが発生した場合には優先度の低いマイクロプロセッサのアクセスが禁止されることになる。図８は、マイクロプロセッサＸ、Ｙの命令読み出しタイミングを示したものである。マイクロプロセッサＸ、ＹがそれぞれメモリＡに書き込まれたプログラムＰＲＧＸの先頭アドレス、プログラムＰＲＧＹの先頭アドレスに同時にジャンプした場合、マイクロプロセッサＸがメモリＡに書き込まれている命令０ないし命令４を読み出すまでの間、優先度の低いマイクロプロセッサＹはメモリＡへのアクセスが禁止され待機（ウェイト）状態となる。
【０００７】
この例では、マイクロプロセッサＹが待つ時間は、マイクロプロセッサＸがメモリＢに書き込まれたサブルーチンプログラムＰＲＧＺに移行するまでの５命令となっている。しかし、実際のプログラムは命令数が非常に多く、またプログラムやデータの共有化を図りつつ同一メモリへの同時読み出しとならない配置とすることは非常に難しいため、待機状態の増大によるアクセス効率の低下が避けられなかった。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、複数のマイクロプロセッサが個別にアクセス可能な複数の記憶装置を共有するものにおいて、各マイクロプロセッサの記憶装置に対するアクセス効率が高いマイクロコンピュータシステムを提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載した手段によれば、ｍ個（ｍ≧２）のマイクロプロセッサとｎ個（ｎ≧ｍ）の命令読み出し用の記憶装置とを備え、連続するｐ個（ｐ≧１）のアドレスが一群となって、そのアドレス群（ｐ＝１の場合は各アドレス）が所定の順序を持つ前記ｎ個の記憶装置に対し昇順または降順となるように周期的に割り当てられている。プログラムの読み出し時のようにマイクロプロセッサが読み出しアドレスを１ずつ増やしながら記憶装置にアクセスする場合、各マイクロプロセッサがアクセスする記憶装置はｐ回の読み出しごとに所定の順序に従って周期的に移行していく。従って、例えば２個のマイクロプロセッサが同一の記憶装置に同時にアクセスを要求した場合、優先度の低いマイクロプロセッサは最大でｐ回の命令読み出し期間だけ待機すれば当該記憶装置にアクセス可能となる。
【００１０】
また、本マイクロコンピュータシステムでは、マイクロプロセッサの数以上の数の記憶装置が存在するため、全てのマイクロプロセッサがプログラムの読み出し動作を実行している場合において、ジャンプ命令、サブルーチンコール、割り込み処理などの発生がなく且つマイクロプロセッサの内部処理（パイプライン処理など）に停滞が発生しない限りにおいて、全てのマイクロプロセッサはアクセス待ちを生じることがなく互いに異なる記憶装置に連続してアクセス可能となる。このように本手段によれば、記憶装置ごとに連続したアドレスを割り当てられていた従来構成に比べ、各マイクロプロセッサの記憶装置に対するアクセス効率を高めることができる。
【００１１】
請求項２に記載した手段によれば、アドレス群は連続する２^q個（ｑ≧０）のアドレスから構成されるので、アクセス制御装置はマイクロプロセッサが出力するアドレスの所定ビットの値に基づいて各記憶装置へのアクセスを振り分ける（デコードする）ことが可能となる。これにより、アクセス制御装置の構成が簡単となる。
【００１２】
請求項３に記載した手段によれば、２個のマイクロプロセッサのうち一方にプログラムの分岐が発生することにより同一の記憶装置に同時にアクセスを要求する場合がある。この場合、分岐したマイクロプロセッサは記憶装置から読み出した命令を使用し、分岐しなかったマイクロプロセッサは分岐したマイクロプロセッサが分岐準備のため記憶装置からの命令読み出しを停止している間、すなわち、トライステート（Ｍ４）が閉じているサイクルにワークレジスタに格納した命令を使用することにより記憶装置へのアクセス競合を避けることができ、すなわち、どちらかのマイクロプロセッサにジャンプ命令、サブルーチンコール、割り込み処理などが発生したことで規則的なメモリアクセスが阻害された場合においても全てのマイクロプロセッサはアクセス待ちを低減する最も効率的なアクセスが可能となる。
【００１４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明をマイクロコンピュータシステムに適用した第１の実施形態について図１ないし図４を参照しながら説明する。
図１はマイクロコンピュータシステムの概略的な電気的構成を示すもので、マイクロコンピュータシステム１（データ処理システムに相当）は、各種プログラムやデータが記憶された２つのメモリＡ、Ｂ（記憶装置に相当、ｎ＝２）と、これらメモリＡ、Ｂを共有する２つのマイクロプロセッサＸ、Ｙ（データ処理装置に相当、ｍ＝２）と、マイクロプロセッサＸ、ＹとメモリＡ、Ｂとの間に介在して両者の接続を制御するコントロールユニットＵ（アクセス制御装置に相当）とから構成されている。
【００１５】
このうち、メモリＡ、Ｂは、それぞれコントロールユニットＵから制御バスＣＡ、ＣＢを介して供給されるアドレス信号および制御信号（リード信号、チップセレクト信号等）に従って、１６ビットのデータバスＤＡ、ＤＢに対し独立にデータを出力可能なＲＯＭから構成されている。
【００１６】
これらメモリＡ、Ｂからなる記憶部は、ＦＤ００００ＨからＦＥＦＦＦＦＨまでのアドレス領域を有している。アドレスは、連続する２つのアドレスが一群となって（ｐ＝２、ｑ＝１）、そのアドレス群がメモリＡ、Ｂに昇順となるように周期的に割り当てられている。すなわち、メモリＡにはＦＤ００００Ｈ、ＦＤ０００１Ｈ、ＦＤ０００４Ｈ、ＦＤ０００５Ｈ、…が割り当てられ、メモリＢにはＦＤ０００２Ｈ、ＦＤ０００３Ｈ、ＦＤ０００６Ｈ、ＦＤ０００７Ｈ、…が割り当てられている。各アドレス領域はワード（１６ビット）単位となっている。
【００１７】
マイクロプロセッサＸ、Ｙは同一の命令体系を持ち、同一のクロックに同期して動作するようになっている。これらマイクロプロセッサＸ、Ｙは、メモリＡ、Ｂと同様に１６ビットのデータバスＤＸ、ＤＹを有し、１クロックごとに１命令を実行するＲＩＳＣタイプのプロセッサである。内部は３２ビット幅の内部データバスを有しており、バイト（８ビット）単位、ワード（１６ビット）単位、ロング（３２ビット）単位にてデータを扱うことが可能なように構成されている。ここで、ロング単位のデータ読み出しを行う場合には、上位データ、下位データの２回に分けて連続して読み出しを行い、バイト単位のデータ読み出しを行う場合には、ワード単位のデータ読み出しを行った後下位バイトのみを有効とするようになっている。
【００１８】
また、マイクロプロセッサＸ、Ｙは、それぞれ制御バスＣＸ、ＣＹを介してアドレスおよび制御信号をコントロールユニットに供給し、また、コントロールユニットＵから供給される停止信号ＨＸ、ＨＹがアクティブの時には一時的に動作を停止（ウェイト動作）するようになっている。
【００１９】
コントロールユニットＵは、図２に示すように、データバスＤＸ、ＤＹとデータバスＤＡ、ＤＢとの間の接続を行うデータパス部１０と、制御バスＣＸ、ＣＹと制御バスＣＡ、ＣＢとの間の接続を行うコントロールパス部２０と、データパス部１０およびコントロールパス部２０を駆動するための各種パス制御信号およびマイクロプロセッサＸ、Ｙへの停止信号ＨＸ、ＨＹを生成する制御部３０から構成されている。
【００２０】
このうち、データパス部１０は、Ｘ側読出パス回路１１とＹ側読出パス回路１２とを備えている。Ｘ側読出パス回路１１は、制御部３０からのパス制御信号Ｓｘ（Ｓ11〜Ｓ14）に従って、データバスＤＡ、ＤＢを介して供給されるメモリＡ、Ｂから読み出されたデータを、データバスＤＸを介してマイクロプロセッサＸに供給するようになっている。同様に、Ｙ側読出パス回路１２は、制御部３０からのパス制御信号Ｓｙ（Ｓ21〜Ｓ24）に従って、データバスＤＡ、ＤＢを介して供給されるメモリＡ、Ｂから読み出されたデータを、データバスＤＹを介してマイクロプロセッサＹに供給するようになっている。
【００２１】
これらＸ側読出パス回路１１とＹ側読出パス回路１２は同一構成であって、例えばパス回路１１は、一対のデータバスＤＡ、ＤＢの何れかを選択信号Ｓi1に従って選択する選択回路Ｍ１と、選択回路Ｍ１の出力をラッチ信号Ｓi2のタイミングで格納するワークレジスタＭ２と、一対のデータバスＤＡ、ＤＢとワークレジスタＭ２の出力との何れかを選択信号Ｓi3に従って選択する選択回路Ｍ３と、選択回路Ｍ３の出力とデータバスＤＸとの間をゲート信号Ｓi4に従って開閉するトライステートのゲート回路Ｍ４とから構成されている。ここで、Ｘ側読出パス回路１１の選択信号Ｓi1、Ｓi2、Ｓi3、Ｓi4はそれぞれＳ11、Ｓ12、Ｓ13、Ｓ14 （＝Ｓｘ）であり、Ｙ側読出パス回路１２の選択信号Ｓi1、Ｓi2、Ｓi3、Ｓi4はそれぞれＳ21、Ｓ22、Ｓ23、Ｓ24（＝Ｓｙ）である。
【００２２】
コントロールパス部２０は、Ａ側制御パス回路２１とＢ側制御パス回路２２とを備えている。Ａ側制御パス回路２１は、制御部３０からのパス制御信号Ｓcaに従って、制御バスＣＸ、ＣＹを介してマイクロプロセッサＸ、Ｙから供給されるアドレスおよび制御信号を、制御バスＣＡを介してメモリＡに供給するためのコントロールパスを形成するようになっている。同様に、Ｂ側制御パス回路２２は、制御部３０からのパス制御信号Ｓcbに従って、制御バスＣＸ、ＣＹを介してマイクロプロセッサＸ、Ｙからの供給されるアドレスおよび制御信号を、制御バスＣＢを介してメモリＢに供給するためのコントロールパスを形成するようになっている。
【００２３】
これらＡ側制御パス回路２１とＢ側制御パス回路２２は同一構成であって、例えばＡ側制御パス回路２１は、制御バスＣＸ、ＣＹの何れかをパス制御信号Ｓcaに従って選択する選択回路Ｍ６と、選択回路Ｍ６の出力と制御バスＣＡとの間に接続されたバッファ回路Ｍ５とから構成されている。
【００２４】
制御部３０は、図３に示すように、Ｘ側タイプ識別部３２、Ｙ側タイプ識別部３３、Ｘ側調停／変換部３４、Ｙ側調停／変換部３５、優先権レジスタ３６、データパス制御部３７、コントロールパス制御部３８および停止制御部３９から構成されている。
【００２５】
Ｘ側タイプ識別部３２は、マイクロプロセッサＸが出力するアドレス信号、制御信号、ＬＯＮＧ信号に基づいて、マイクロプロセッサＸが要求するアクセスタイプを識別するもので、Ｙ側タイプ識別部３３も同様である。ここで、ＬＯＮＧ信号とは、マイクロプロセッサＸ、Ｙがロング単位でのデータの入出力を行っている時に、その状態を表すために出力される信号である。
【００２６】
Ｘ側調停／変換部３４は、Ｘ側タイプ識別部３２にて識別されたアクセスタイプ（以下「識別アクセスタイプ」と称す）を、Ｙ側タイプ識別部３３からの識別アクセスタイプと比較することによりアクセスの競合の有無を調べ、必要に応じてマイクロプロセッサＸに対する停止要求を出力するとともに、マイクロプロセッサＸ側の識別アクセスタイプを、実際の制御に用いる実施アクセスタイプに変換するようになっている。Ｙ側調停／変換部３５も同様である。
【００２７】
優先権レジスタ３６は、アクセスの競合が発生した時に、何れのマイクロプロセッサに優先権があるかを示すレジスタである。この優先権レジスタ３６は、外部からの切替信号（例えばディップスイッチによる設定）によって、優先権をマイクロプロセッサＸ側に固定、マイクロプロセッサＹ側に固定、競合が発生する毎に交互に切替の何れかに設定できるように構成されている。
【００２８】
データパス制御部３７は、調停／変換部３４、３５にて生成された実施アクセスタイプに従って、データパス部１０を制御するためのパス制御信号Ｓｘ、Ｓｙを生成するようになっている。また、コントロールパス制御部３８は、実施アクセスタイプに従って、コントロールパス部２０を制御するためのパス制御信号Ｓca、Ｓcbを生成するようになっている。さらに、停止制御部３９は、調停／変換部３４、３５からの停止要求に従って、１処理サイクル（本実施形態では１クロック）の間、対応するマイクロプロセッサの処理を停止させるための停止信号ＨＸ、ＨＹを生成するようになっている。
【００２９】
次に、マイクロプロセッサＸ、Ｙがワード単位のアクセスによりプログラムの読み出しおよび実行を行う場合の動作について、マイクロプロセッサＸ、Ｙの命令読み出しタイミングを示す図４も参照しながら説明する。
【００３０】
メモリＡ、ＢのＦＤ００００Ｈ以降のアドレス領域には、命令０、１、…、Ａ、Ｂ、…から構成されマイクロプロセッサＸのみが実行するプログラムＰＲＧＸが格納され、ＦＥ００００Ｈ以降のアドレス領域には、命令２０、２１、…、２Ａ、２Ｂ、…から構成されマイクロプロセッサＹのみが実行するプログラムＰＲＧＹが格納されている。また、その他のアドレス領域には、種々のサブルーチンプログラム、割り込み処理ルーチンプログラム、テーブルデータなど（図示せず）が格納されている。
【００３１】
マイクロプロセッサＸ、ＹがそれぞれプログラムＰＲＧＸの先頭アドレス（ＦＤ００００Ｈ）、プログラムＰＲＧＹの先頭アドレス（ＦＥ００００Ｈ）に同時にジャンプした場合、調停／変換部３４、３５で生成される実施アクセスタイプはともに「Ａ側ワードリード」となり、アクセスの競合が発生する。この時、優先権レジスタ３６は、予め外部からの切替信号により設定されたレジスタ値に従って、マイクロプロセッサＸ側を優先してアクセスさせる。すなわち、データパス制御部３７は、Ｘ側読出パス回路１１を通して「命令０」を読み出すためのパス制御信号Ｓｘを出力し、停止制御部３９は、マイクロプロセッサＹの処理を一時的に停止（ウェイト）させるための停止信号ＨＹを出力する。この読出サイクルの終了後、マイクロプロセッサＸのプログラムカウンタがインクリメントされる。
【００３２】
次のサイクルにおいても、マイクロプロセッサＸ、ＹがともにメモリＡへのアクセスとなるため競合が発生し、マイクロプロセッサＸが優先的にメモリＡから「命令１」を読み出す一方、マイクロプロセッサＹの処理は停止（ウェイト）する。
【００３３】
しかし、続くサイクルにおいては、マイクロプロセッサＸの「命令２」の読み出しがメモリＢからとなるため、競合状態が解消される。すなわち、データパス制御部３７は、Ｘ側読出パス回路１１を通してメモリＢから「命令２」を読み出すためのパス制御信号Ｓｘを出力するとともに、Ｙ側読出パス回路１２を通してメモリＡから「命令２０」を読み出すためのパス制御信号Ｓｙを出力する。これ以降は、ジャンプ命令、サブルーチンコール、割り込み処理などの発生により同一メモリからの命令読み出しとならない限り、マイクロプロセッサＸとＹとは連続して同時に異なるメモリから命令の読み出しが可能となる。
【００３４】
以上説明したように、本実施形態のマイクロコンピュータシステム１によれば、命令の読み出し時に、ジャンプ命令やサブルーチンコールの実行、割り込みの発生などによりマイクロプロセッサＸとＹとの間でアクセスの競合が発生した場合、優先度の低いマイクロプロセッサＹが最大で２処理サイクルだけ待たされることがあるものの、それ以降はマイクロプロセッサＸと同時に命令を読み出せるようになる。従って、マイクロプロセッサＸ、ＹのメモリＡ、Ｂに対するアクセス効率が高まり、処理の高速化が図られる。
【００３５】
また、アドレスは、連続する２つのアドレスが一群となってそのアドレス群が昇順となるようにメモリＡとＢとに周期的に割り当てられているので、データバス制御部３７はアドレスのＡ１ビット（下位から２番目のビット）の値のみに基づいてメモリＡとＢとのアクセスを振り分ける（デコードする）ことが可能となる。これにより、データバス制御部３７内のデコード回路の構成を簡単化することができる。
【００３６】
さらに、２つのマイクロプロセッサＸ、Ｙが２つのメモリＡ、Ｂを共有しているので、プログラムやデータをメモリＡ、Ｂの全記憶容量まで無駄なく配置することができ、記憶容量の低減を図ることができる。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態について、図５および図６を参照しながら説明する。
図５に示すマイクロコンピュータシステム２は、図１に示したマイクロコンピュータシステム１に対し、メモリＡ、Ｂに対するアドレスの割り当て方法が異なっている。すなわち、メモリＡには偶数アドレスＦＤ００００Ｈ、ＦＤ０００２Ｈ、ＦＤ０００４Ｈ、…が割り当てられ、メモリＢには奇数アドレスＦＤ０００１Ｈ、ＦＤ０００３Ｈ、ＦＤ０００５Ｈ、…が割り当てられている（ｐ＝１、ｑ＝０の場合に相当）。メモリＡ、ＢのＦＤ００００Ｈ以降のアドレス領域にはプログラムＰＲＧＸが格納され、ＦＥ００００Ｈ以降のアドレス領域にはプログラムＰＲＧＹが格納されている。その他の部分は図１ないし図３に示した構成と同じである。
【００３８】
図６は、マイクロプロセッサＸ、Ｙの命令読み出しタイミングを示している。マイクロプロセッサＸ、ＹがそれぞれプログラムＰＲＧＸの先頭アドレス（ＦＤ００００Ｈ）、プログラムＰＲＧＹの先頭アドレス（ＦＥ００００Ｈ）に同時にジャンプした場合、図４と同様にアクセスの競合が発生し、マイクロプロセッサＹの処理が一時的に停止（ウェイト）する。しかし、次のサイクルでは、マイクロプロセッサＸの命令読み出しがメモリＢからとなるため、競合状態が解消される。
【００３９】
すなわち、本実施形態のマイクロコンピュータシステム２によれば、命令の読み出し時に、マイクロプロセッサＸとＹとの間でアクセスの競合が発生した場合、優先度の低いマイクロプロセッサＹが最大で１処理サイクルだけ待たされることがあるものの、それ以降はマイクロプロセッサＸと同時に命令を読み出せるようになる。従って、マイクロプロセッサＸ、ＹのメモリＡ、Ｂに対するアクセス効率が一層高まり、処理の一層の高速化が図られる。
【００４０】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
【００４１】
マイクロプロセッサの数は３個以上であっても良い。また、メモリの数ｎは、マイクロプロセッサの数ｍ以上であれば良い。これにより、全てのマイクロプロセッサが命令の読み出し動作を実行している場合において、ジャンプ命令、サブルーチンコール、割り込み処理などの発生がなく且つマイクロプロセッサの内部処理（パイプライン処理など）にストールが発生しない限りにおいて、全てのマイクロプロセッサはアクセス待ちを生じることがなく互いに異なるメモリに連続してアクセス可能となる。
【００４２】
マイクロプロセッサＸ、ＹはＲＩＳＣタイプに限らずＣＩＳＣタイプのプロセッサであっても良い。また、命令の先読みなどにより命令を連続してフェッチするものであれば、固定長に限らず可変長の命令体系を有するものであっても適用できる。
上記実施形態で説明したように命令読み出し（フェッチ）の場合に特にアクセス効率の向上が期待できる。
アドレス群を構成するアドレス数（ｐ）は３以上であっても良いが、アドレス数（ｐ）が増えるに従ってアクセス効率が低下するため、処理速度を考慮して決定することが好ましい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すマイクロコンピュータシステムの概略的な電気的構成図
【図２】コントロールユニットの電気的構成図
【図３】制御部の電気的構成図
【図４】マイクロプロセッサＸ、Ｙの命令読み出しタイミングを示す図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】図４相当図
【図７】従来技術を示す図１相当図
【図８】図４相当図
【符号の説明】
１、２はマイクロコンピュータシステム（データ処理システム）、Ａ、Ｂはメモリ（記憶装置）、Ｘ、Ｙはマイクロプロセッサ（データ処理装置）、Ｕはコントロールユニット（アクセス制御装置）である。

Claims

同じ命令体系を持ち互いに同期したクロックに基づいて動作するｍ個（ｍ≧２）のマイクロプロセッサと、
これらｍ個のマイクロプロセッサに共有され、それぞれ前記マイクロプロセッサと同じデータバス幅を有するとともに個別にアクセス可能なｎ個（ｎ≧ｍ）の命令読み出し用の記憶装置と、
前記マイクロプロセッサと前記記憶装置との間に介在し、前記各マイクロプロセッサが出力するアドレスに従ってそのアドレスにより指定される前記各記憶装置へのアクセスを制御するアクセス制御装置とを備え、
連続するｐ個（ｐ≧１）のアドレスが一群となって、前記記憶装置に昇順または降順となるように割り当てられ、かつ、前記ｎ個の各記憶装置は周期的に割り当てられて、
かつ、前記アクセス制御装置には前記命令読出し用の記憶装置から読み出されたデータをプロセッサからの読み出しが停止しているサイクルに格納するｍ個のワークレジスタと、前記命令読出し用の記憶装置から読み出されたデータとワークレジスタに格納されたデータとの何れかを選択するｍ個の選択回路を具備していることを特徴とするマイクロコンピュータシステム。
前記アドレス群は、連続する２^q個（ｑ≧０）のアドレスが一群となって構成されていることを特徴とする請求項１記載のマイクロコンピュータシステム。
前記アドレス群を構成するアドレスの数は１（ｐ＝１）、前記マイクロプロセッサの数は２（ｍ＝２）、前記命令読出し用の記憶装置の数は２（ｎ＝２）であることを特徴とする請求項１または２記載のマイクロコンピュータシステム。