JPH1127142A - デジタル制御発振器 - Google Patents
デジタル制御発振器Info
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- JPH1127142A JPH1127142A JP9345670A JP34567097A JPH1127142A JP H1127142 A JPH1127142 A JP H1127142A JP 9345670 A JP9345670 A JP 9345670A JP 34567097 A JP34567097 A JP 34567097A JP H1127142 A JPH1127142 A JP H1127142A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
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- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
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- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
-
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- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
- H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 集積回路内のクロック発生器やクロック回復
回路に使用できるデジタル制御発振器を得る。 【解決手段】 デジタル制御発振器ＤＣＯ６０はスイッ
チドキャパシタ４０の２進重み付けされたアレイとして
実現される可変負荷を含む単段発振器であり、各キャパ
シタ４０は共通ノードＸに接続されたプレートおよび、
デジタル制御語ＤＣＯＣＷの１ビットに対応する信号を
受信するプレートを有する。共通キャパシタノードＸ
は、出力クロック信号ＯＵＴＣＬＫおよびキャパシタ４
０の共通ノードを反転する論理３８，３９に加えられる
帰還信号を発生するシュミットトリガ４２の入力にも接
続され、シュミットトリガ４２の入力におけるスイッチ
ングタイムは、デジタル制御語ＤＣＯＣＷにより制御さ
れる、スイッチドキャパシタ４０のアレイから与えられ
る可変負荷によって決まる。その結果、クロック信号Ｏ
ＵＴＣＬＫはＤＣＯ６０の単一段によりデジタルに合成
される。
回路に使用できるデジタル制御発振器を得る。 【解決手段】 デジタル制御発振器ＤＣＯ６０はスイッ
チドキャパシタ４０の２進重み付けされたアレイとして
実現される可変負荷を含む単段発振器であり、各キャパ
シタ４０は共通ノードＸに接続されたプレートおよび、
デジタル制御語ＤＣＯＣＷの１ビットに対応する信号を
受信するプレートを有する。共通キャパシタノードＸ
は、出力クロック信号ＯＵＴＣＬＫおよびキャパシタ４
０の共通ノードを反転する論理３８，３９に加えられる
帰還信号を発生するシュミットトリガ４２の入力にも接
続され、シュミットトリガ４２の入力におけるスイッチ
ングタイムは、デジタル制御語ＤＣＯＣＷにより制御さ
れる、スイッチドキャパシタ４０のアレイから与えられ
る可変負荷によって決まる。その結果、クロック信号Ｏ
ＵＴＣＬＫはＤＣＯ６０の単一段によりデジタルに合成
される。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の分野に関
し、特に、マイクロプロセッサやデジタル信号処理装置
等の超大規模集積（ＶＬＳＩ）論理回路においてクロッ
ク発生やクロック回復等に使用できる発振器回路に関す
る。
し、特に、マイクロプロセッサやデジタル信号処理装置
等の超大規模集積（ＶＬＳＩ）論理回路においてクロッ
ク発生やクロック回復等に使用できる発振器回路に関す
る。
【０００２】
【従来の技術】本技術の根本に関わることであるが、マ
イクロプロセッサやデジタル信号処理装置（ＤＳＰ）等
の、最新のＶＬＳＩ回路の動作クロックレートは近年著
しく高くなってきている。現在数百ＭＨｚ程度まで達す
るこれらのクロックレート、およびＶＬＳＩ回絡が時間
をかけて実行することができるオペレーション数の対応
する増加により、ノートブックコンピュータ、ワイヤレ
ス電話等のモバイルバッテリ給電システムを含む電子計
算システムの機能が劇的に増強されてきている。このよ
うな高速機能を提供するためには、オンチップクロック
発生およびクロック回復（すなわち、シリアルビットス
トリームからのタイミング情報の発生）も、もちろんこ
のような高周波数で作動しなければならない。
イクロプロセッサやデジタル信号処理装置（ＤＳＰ）等
の、最新のＶＬＳＩ回路の動作クロックレートは近年著
しく高くなってきている。現在数百ＭＨｚ程度まで達す
るこれらのクロックレート、およびＶＬＳＩ回絡が時間
をかけて実行することができるオペレーション数の対応
する増加により、ノートブックコンピュータ、ワイヤレ
ス電話等のモバイルバッテリ給電システムを含む電子計
算システムの機能が劇的に増強されてきている。このよ
うな高速機能を提供するためには、オンチップクロック
発生およびクロック回復（すなわち、シリアルビットス
トリームからのタイミング情報の発生）も、もちろんこ
のような高周波数で作動しなければならない。
【０００３】クロック発生に関して、クロック周波数の
増加によりさまざまな集積回路間の通信における時間的
制約が一層厳しくなってきている。特に、多数の集積回
路間の同期動作およびデータ通信を利用するシステムで
は、外部システムクロックと集積回路の動作を制御する
内部クロック間のタイミング歪みは非常に小さい限界ま
で低減しなければならない。
増加によりさまざまな集積回路間の通信における時間的
制約が一層厳しくなってきている。特に、多数の集積回
路間の同期動作およびデータ通信を利用するシステムで
は、外部システムクロックと集積回路の動作を制御する
内部クロック間のタイミング歪みは非常に小さい限界ま
で低減しなければならない。
【０００４】従来のシステムでは、一般的に、オンチッ
プ発生のためのアナログＰＬＬおよびシステム基準クロ
ックからの内部クロック信号の同期化が利用されてい
る。典型的なアナログＰＬＬは、基準クロックの位相関
係を内部クロックと比較する位相検出器、この位相関係
に対応するアナログ電圧を設定するチャージポンプおよ
びループフィルタ、およびチャージポンプおよびループ
フィルタからのアナログ電圧に応答して出力クロック信
号を発生する電圧制御発振器（ＶＣＯ）を含んでいる。
近年、アナログチャージポンプおよびフィルタと組み合
わせてオンチップＰＬＬにデジタル位相検出器が使用さ
れており、このようなＰＬＬは“デジタル”と呼ばれて
きてはいるが、もちろん、実際にはハイブリッドデジタ
ルおよびアナログ回路である。
プ発生のためのアナログＰＬＬおよびシステム基準クロ
ックからの内部クロック信号の同期化が利用されてい
る。典型的なアナログＰＬＬは、基準クロックの位相関
係を内部クロックと比較する位相検出器、この位相関係
に対応するアナログ電圧を設定するチャージポンプおよ
びループフィルタ、およびチャージポンプおよびループ
フィルタからのアナログ電圧に応答して出力クロック信
号を発生する電圧制御発振器（ＶＣＯ）を含んでいる。
近年、アナログチャージポンプおよびフィルタと組み合
わせてオンチップＰＬＬにデジタル位相検出器が使用さ
れており、このようなＰＬＬは“デジタル”と呼ばれて
きてはいるが、もちろん、実際にはハイブリッドデジタ
ルおよびアナログ回路である。
【０００５】近年、完全デジタルＰＬＬを開発する努力
がなされている。デジタル位相検出器との組合せにおい
て、完全デジタルＰＬＬは従来のアナログフィルタの替
わりにデジタルループフィルタを含み、また電圧制御発
振器の替わりにデジタル制御発振器を含んでいる。理論
的には、これらの完全デジタルＰＬＬはアナログＰＬＬ
に較べていくつかの利点がある。第１に、デジタル論理
はアナログ回路よりもノイズに対して遥かに強い。第２
に、アナログ部品は、デジタル同等部品には存在しない
直流オフセットおよびドリフト現象の影響を受け易い。
さらに、アナログＰＬＬのループダイナミクスはプロセ
ス技術スケーリングに極めて敏感であるが、デジタル論
理の挙動はスケーリングに対しては不変であり、そのた
めアナログＰＬＬを新しい技術ノードへ移転するにはデ
ジタルＰＬＬよりも遥かに重要な再設計努力が必要であ
る。
がなされている。デジタル位相検出器との組合せにおい
て、完全デジタルＰＬＬは従来のアナログフィルタの替
わりにデジタルループフィルタを含み、また電圧制御発
振器の替わりにデジタル制御発振器を含んでいる。理論
的には、これらの完全デジタルＰＬＬはアナログＰＬＬ
に較べていくつかの利点がある。第１に、デジタル論理
はアナログ回路よりもノイズに対して遥かに強い。第２
に、アナログ部品は、デジタル同等部品には存在しない
直流オフセットおよびドリフト現象の影響を受け易い。
さらに、アナログＰＬＬのループダイナミクスはプロセ
ス技術スケーリングに極めて敏感であるが、デジタル論
理の挙動はスケーリングに対しては不変であり、そのた
めアナログＰＬＬを新しい技術ノードへ移転するにはデ
ジタルＰＬＬよりも遥かに重要な再設計努力が必要であ
る。
【０００６】さらに、可搬型、バッテリ給電コンピュー
タシステムの場合、消費電力はバッテリ寿命に直結する
ため、最大の関心事である。その結果、特に、可搬型計
算システム用とされた集積回路の電源電圧の必要条件を
多くのメーカが緩和して、これらのデバイスの消費電力
を低減している。しかしながら、アナログもしくはハイ
ブリッドＰＬＬ等のアナログ回路へ印加する電源電圧を
低減させても、これらの回路の消費電力は必ずしも低減
されないことが観察されており、場合によっては、アナ
ログ回路の消費電力が増大するアグレッシブな電圧スケ
ーリングも観察されている。したがって、回路に利用で
きる“ヘッドルーム”が低減されている場合、アナログ
回路への電源電圧を低減するとロバストな回路の設計が
一層困難となる。
タシステムの場合、消費電力はバッテリ寿命に直結する
ため、最大の関心事である。その結果、特に、可搬型計
算システム用とされた集積回路の電源電圧の必要条件を
多くのメーカが緩和して、これらのデバイスの消費電力
を低減している。しかしながら、アナログもしくはハイ
ブリッドＰＬＬ等のアナログ回路へ印加する電源電圧を
低減させても、これらの回路の消費電力は必ずしも低減
されないことが観察されており、場合によっては、アナ
ログ回路の消費電力が増大するアグレッシブな電圧スケ
ーリングも観察されている。したがって、回路に利用で
きる“ヘッドルーム”が低減されている場合、アナログ
回路への電源電圧を低減するとロバストな回路の設計が
一層困難となる。
【０００７】これらの理由により、位相検出器だけでな
くループフィルタおよび可制御発振器にもデジタル技術
が使用されるＰＬＬは設計者にとって非常に魅力的であ
る。特に、前記したように、そこへ加えられるデジタル
制御語の値により制御される周波数で作動する発振器で
あるデジタル制御発振器（ＤＣＯ）を含む完全デジタル
ＰＬＬの実現は特に魅力的となっている。
くループフィルタおよび可制御発振器にもデジタル技術
が使用されるＰＬＬは設計者にとって非常に魅力的であ
る。特に、前記したように、そこへ加えられるデジタル
制御語の値により制御される周波数で作動する発振器で
あるデジタル制御発振器（ＤＣＯ）を含む完全デジタル
ＰＬＬの実現は特に魅力的となっている。
【０００８】従来技術で周知のように、クロック発生回
路以外の高周波回路も全デジタルＰＬＬの実現により利
益が得られる。例えば、前記したように、クロック回復
の機能（すなわち、シリアルビット流からのタイミング
情報および同期化の抽出）は集積回路およびシステム間
の高周波データ通信を行うのに広く知られている。もち
ろん、データはできるだけ高い周波数で、かつクロック
回復回路が作動する周波数が増加し続けるように通信す
ることが望ましい。さらに、ワイヤレス電話機、可搬型
コンピュータ内のワイヤレスモデム等の多くのバッテリ
給電システムにおいて通信は主要機能であり、消費電力
を低減し、したがって、クロック回復回路を実現するの
に必要な電源をその作動周波数と共に低減することが望
ましい。このように、完全デジタルＰＬＬおよびその中
に含まれるＤＣＯにより提供される多くの利点は、最新
の集積回路における他の応用だけでなく、クロック回復
回路にとっても有利である。ＤＣＯの有用性はＰＬＬ応
用に限定されないことをお判り願いたい。事実、周波数
プログラマブル発振器を必要とする任意の応用がＤＣＯ
の効率的な実現により利益を受けるものと考えられる。
路以外の高周波回路も全デジタルＰＬＬの実現により利
益が得られる。例えば、前記したように、クロック回復
の機能（すなわち、シリアルビット流からのタイミング
情報および同期化の抽出）は集積回路およびシステム間
の高周波データ通信を行うのに広く知られている。もち
ろん、データはできるだけ高い周波数で、かつクロック
回復回路が作動する周波数が増加し続けるように通信す
ることが望ましい。さらに、ワイヤレス電話機、可搬型
コンピュータ内のワイヤレスモデム等の多くのバッテリ
給電システムにおいて通信は主要機能であり、消費電力
を低減し、したがって、クロック回復回路を実現するの
に必要な電源をその作動周波数と共に低減することが望
ましい。このように、完全デジタルＰＬＬおよびその中
に含まれるＤＣＯにより提供される多くの利点は、最新
の集積回路における他の応用だけでなく、クロック回復
回路にとっても有利である。ＤＣＯの有用性はＰＬＬ応
用に限定されないことをお判り願いたい。事実、周波数
プログラマブル発振器を必要とする任意の応用がＤＣＯ
の効率的な実現により利益を受けるものと考えられる。
【０００９】ＤＣＯの基本的な機能は、デジタル入力語
Ｄの関数である発振周波数ｆＤＣＯを有する、典型的に
は方形波状の、出力波形を次式のように供給することで
ある。
Ｄの関数である発振周波数ｆＤＣＯを有する、典型的に
は方形波状の、出力波形を次式のように供給することで
ある。
【数１】 典型的には、ＤＣＯ伝達関数ｆ（）は発振の周波数ｆ
ＤＣＯもしくは周期ＴＤＣＯがＤ、一般的にはオフセッ
ト、と線形となるように定義される。例えば、周波数が
線形であるＤＣＯ伝達関数は典型的には次式で表され、
ＤＣＯもしくは周期ＴＤＣＯがＤ、一般的にはオフセッ
ト、と線形となるように定義される。例えば、周波数が
線形であるＤＣＯ伝達関数は典型的には次式で表され、
【数２】ｆ（Ｄ）＝ｆｏｆｆｓｅｔ＋Ｄ・ｆｓｔｅｐ ここに、ｆｏｆｆｓｅｔは定オフセット周波数であり、
ｆｓｔｅｐは周波数量子化ステップである。同様に、周
期が線形であるＤＣＯ伝達関数は典型的には次式で表さ
れ、
ｆｓｔｅｐは周波数量子化ステップである。同様に、周
期が線形であるＤＣＯ伝達関数は典型的には次式で表さ
れ、
【数３】Ｔ（Ｄ）＝１／ｆ（Ｄ）＝Ｔｏｆｆｓｅｔ＋Ｄ
・Ｔｓｔｅｐ ここに、Ｔｏｆｆｓｅｔは定オフセット周期であり、Ｔ
ｓｔｅｐは周期量子化ステップである。ＤＣＯ周期Ｔ
（Ｄ）は量子化デジタル入力Ｄの関数であるため、ＤＣ
Ｏは連続範囲の周波数を発生することはできず、有限数
の離散周波数を発生することはもちろん明白である。こ
の点について、ＤＣＯ周期の量子化粒度によりＰＬＬの
達成可能なジッタにいくつかの基本的な限界が設定され
るため、かなり小さい量子化ステップサイズ（例えば、
周期量子化ステップＴｓｔｅｐ）を有することがもちろ
ん望ましい。
・Ｔｓｔｅｐ ここに、Ｔｏｆｆｓｅｔは定オフセット周期であり、Ｔ
ｓｔｅｐは周期量子化ステップである。ＤＣＯ周期Ｔ
（Ｄ）は量子化デジタル入力Ｄの関数であるため、ＤＣ
Ｏは連続範囲の周波数を発生することはできず、有限数
の離散周波数を発生することはもちろん明白である。こ
の点について、ＤＣＯ周期の量子化粒度によりＰＬＬの
達成可能なジッタにいくつかの基本的な限界が設定され
るため、かなり小さい量子化ステップサイズ（例えば、
周期量子化ステップＴｓｔｅｐ）を有することがもちろ
ん望ましい。
【００１０】１つの一般的タイプの従来のＤＣＯは、プ
ログラマブル分周器と組み合わせた高周波発振器を含ん
でいる。このタイプのＤＣＯの例を図１ａに示す。この
例では、ＤＣＯ出力信号ＣＬＫを発生するのに分割され
る高周波発振器４の出力信号ＨＦＣＬＫの周波数におけ
る除数を示すｎビットデジタル語Ｄをプログラマブル分
周波数器２が受信する。この従来の装置では、周期量子
化ステップＴｓｔｅｐしたがってタイミングジッタの下
限は高周波発振器４の周期に限定される。したがって、
低ジッタ動作では、発振器４は極端に高い周波数で作動
する必要があり、例えば、０．２ｎｓｅｓの周期間ステ
ップでは高周波発振器４およびプログラマブルカウンタ
２は５ＧＨｚで作動する必要がある。
ログラマブル分周器と組み合わせた高周波発振器を含ん
でいる。このタイプのＤＣＯの例を図１ａに示す。この
例では、ＤＣＯ出力信号ＣＬＫを発生するのに分割され
る高周波発振器４の出力信号ＨＦＣＬＫの周波数におけ
る除数を示すｎビットデジタル語Ｄをプログラマブル分
周波数器２が受信する。この従来の装置では、周期量子
化ステップＴｓｔｅｐしたがってタイミングジッタの下
限は高周波発振器４の周期に限定される。したがって、
低ジッタ動作では、発振器４は極端に高い周波数で作動
する必要があり、例えば、０．２ｎｓｅｓの周期間ステ
ップでは高周波発振器４およびプログラマブルカウンタ
２は５ＧＨｚで作動する必要がある。
【００１１】この制限により、従来の他のＤＣＯでは、
高周波源から分周するのではなく信号を直接合成する方
法がとられている。従来の直接合成ＤＣＯの一例を図１
ｂに示し、それは可変長リング発振器として構成されて
いる。この例では、２ｎの遅延段６が直列接続されてお
り、最下位段６０は反転段でありＣＬＫライン上の出力
信号を駆動する。復号器８がｎビットデジタル制御語Ｄ
を２ｎ制御線へ復号し、その各々が対応する段６をショ
ートするように作動することができ、その１つはデジタ
ル制御語Ｄの値に応答して表明される。したがって、発
振周期Ｔはリング内のこれらの遅延段６の遅延の和の２
倍となる。例えば、各段６の遅延がＴ６である場合、Ｄ
＝０であってリング内には６０段しかない場合には発振
周期Ｔは２Ｔ６に等しく、Ｄ＝２ｎ−１（Ｄは最大）で
ある場合には、２ｎ段６の全てがリング内で接続される
ため、発振周期Ｔは２（２ｎ）Ｔ６に等しい。したがっ
て、この従来の方法では、周期量子化ステップ（ジッタ
の下限を設定する）は２Ｔ６、すなわち、段６の伝搬遅
延の２倍となり、それは典型的には図１ａの従来のＤＣ
Ｏのそれを改善するものではあるが、それでも多くの応
用にとって粗すぎることがある。しかしながら、段６の
数は制御語Ｄのビット数と指数関係にありかつ典型的な
遅延段は極めて複雑となることがあり、段当たり２０個
以上のトランジスタを必要とする実施例さえ報告されて
いることを考慮すれば、図１ｂの可変遅延リング発振器
の実現に必要な集積回路チップ面積は十分である。さら
に、復号器８の複雑度もｎと指数関係にあり、それ自体
（ｎ＋６）２ｎ程度のユニットサイズトランジスタを必
要とする。したがって、回路の全体複雑度は比較的大き
く、ｎと共に（ｎ＋３０）２ｎ程度変化するチップ面積
となる。したがって、このように構成された高分解能Ｄ
ＣＯはチップ面積を途方もなく大きく占有してしまうこ
とがある。
高周波源から分周するのではなく信号を直接合成する方
法がとられている。従来の直接合成ＤＣＯの一例を図１
ｂに示し、それは可変長リング発振器として構成されて
いる。この例では、２ｎの遅延段６が直列接続されてお
り、最下位段６０は反転段でありＣＬＫライン上の出力
信号を駆動する。復号器８がｎビットデジタル制御語Ｄ
を２ｎ制御線へ復号し、その各々が対応する段６をショ
ートするように作動することができ、その１つはデジタ
ル制御語Ｄの値に応答して表明される。したがって、発
振周期Ｔはリング内のこれらの遅延段６の遅延の和の２
倍となる。例えば、各段６の遅延がＴ６である場合、Ｄ
＝０であってリング内には６０段しかない場合には発振
周期Ｔは２Ｔ６に等しく、Ｄ＝２ｎ−１（Ｄは最大）で
ある場合には、２ｎ段６の全てがリング内で接続される
ため、発振周期Ｔは２（２ｎ）Ｔ６に等しい。したがっ
て、この従来の方法では、周期量子化ステップ（ジッタ
の下限を設定する）は２Ｔ６、すなわち、段６の伝搬遅
延の２倍となり、それは典型的には図１ａの従来のＤＣ
Ｏのそれを改善するものではあるが、それでも多くの応
用にとって粗すぎることがある。しかしながら、段６の
数は制御語Ｄのビット数と指数関係にありかつ典型的な
遅延段は極めて複雑となることがあり、段当たり２０個
以上のトランジスタを必要とする実施例さえ報告されて
いることを考慮すれば、図１ｂの可変遅延リング発振器
の実現に必要な集積回路チップ面積は十分である。さら
に、復号器８の複雑度もｎと指数関係にあり、それ自体
（ｎ＋６）２ｎ程度のユニットサイズトランジスタを必
要とする。したがって、回路の全体複雑度は比較的大き
く、ｎと共に（ｎ＋３０）２ｎ程度変化するチップ面積
となる。したがって、このように構成された高分解能Ｄ
ＣＯはチップ面積を途方もなく大きく占有してしまうこ
とがある。
【００１２】デジタルＰＬＬを実現する別の周知の方法
がジェー．ダニング等の論文“ＡｎＡｌｌ−Ｄｉｇｉｔ
ａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ ｗｉｔｈ
５０−Ｃｙｃｌｅ Ｌｏｃｋ Ｔｉｍｅ Ｓｕｉｔａｂ
ｌｅ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｍ
ｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”，Ｊ．Ｓｏｌｉｄ Ｓ
ｔａｔｅ Ｃｉｒｃ．（ＩＥＥＥ，１９９５年４月），
第４１２−４２２頁に記載されている。この従来の方法
に従って、８段電流枯渇リング発振器の動作により所望
する出力周波数が直接合成され、このような１つの段を
図１ｃに示し、各反転遅延段は並列２進重み付けトラン
ジスタ９のプルアップ脚、および並列２進重み付けトラ
ンジスタ１１のプルダウン脚を含んでいる。各トランジ
スタ９ｉ，１１ｉは制御語ｄの対応するビットｄｉによ
りターンオンされ、スイッチングトランジスタ９Ｉ，１
１Ｉ，はＩＮライン、および共通ドレインノードの駆動
ラインの状態により制御される。この方法により容認で
きる周波数分解能が得られるが、このＰＬＬを実現する
のに必要な集積回路チップ面積は極端に大きい。２ｉ倍
だけ重み付けされたＮＭＯＳトランジスタ１１ｉは、一
般的に、並列な２ｉ個の最小サイズトランジスタ１１０
として実現されるため、図１ｃに示すような遅延段のユ
ニットサイズＮＭＯＳトランジスタ１１０の数は２（２
ｎ）−１となる。ＰＭＯＳトランジスタ９のサイズが対
応するＮＭＯＳトランジスタ１１の２倍であるものとす
ると、図１ｃの遅延段を実現するのに必要なユニットサ
イズトランジスタの数は下記のようになる。
がジェー．ダニング等の論文“ＡｎＡｌｌ−Ｄｉｇｉｔ
ａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ ｗｉｔｈ
５０−Ｃｙｃｌｅ Ｌｏｃｋ Ｔｉｍｅ Ｓｕｉｔａｂ
ｌｅ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｍ
ｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”，Ｊ．Ｓｏｌｉｄ Ｓ
ｔａｔｅ Ｃｉｒｃ．（ＩＥＥＥ，１９９５年４月），
第４１２−４２２頁に記載されている。この従来の方法
に従って、８段電流枯渇リング発振器の動作により所望
する出力周波数が直接合成され、このような１つの段を
図１ｃに示し、各反転遅延段は並列２進重み付けトラン
ジスタ９のプルアップ脚、および並列２進重み付けトラ
ンジスタ１１のプルダウン脚を含んでいる。各トランジ
スタ９ｉ，１１ｉは制御語ｄの対応するビットｄｉによ
りターンオンされ、スイッチングトランジスタ９Ｉ，１
１Ｉ，はＩＮライン、および共通ドレインノードの駆動
ラインの状態により制御される。この方法により容認で
きる周波数分解能が得られるが、このＰＬＬを実現する
のに必要な集積回路チップ面積は極端に大きい。２ｉ倍
だけ重み付けされたＮＭＯＳトランジスタ１１ｉは、一
般的に、並列な２ｉ個の最小サイズトランジスタ１１０
として実現されるため、図１ｃに示すような遅延段のユ
ニットサイズＮＭＯＳトランジスタ１１０の数は２（２
ｎ）−１となる。ＰＭＯＳトランジスタ９のサイズが対
応するＮＭＯＳトランジスタ１１の２倍であるものとす
ると、図１ｃの遅延段を実現するのに必要なユニットサ
イズトランジスタの数は下記のようになる。
【数４】２（２ｎ）−１＋２［２（２ｎ）−１］＝６
（２ｎ）−３ したがって、８つの遅延段を有するこの構造のＤＣＯを
実現するのに必要な面積はｎと共に４８（２ｎ）程度変
動する。
（２ｎ）−３ したがって、８つの遅延段を有するこの構造のＤＣＯを
実現するのに必要な面積はｎと共に４８（２ｎ）程度変
動する。
【００１３】さらに、背景として、従来のデジタル制御
発振器の別の例がエフ．リュー，エッチ．サミュエリ，
ジェー．ユアン，およびシー．スベンソンの論文“Ａ
７００−ＭＨｚ２４−ｂ Ｐｉｐｅｌｉｎｅｄ Ａｃｃ
ｕｍｕｌａｔｏｒ ｉｎ １．２−μｍ ＣＭＯＳ ｆ
ｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ ａｓ ａ Ｎｕｍｅ
ｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌ
ａｔｏｒ”，ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，Ｖｏｌ．２８．Ｎ
ｏ．８（ＩＥＥＥ，１９９３年８月），第８７８−８８
６頁に記載されている。
発振器の別の例がエフ．リュー，エッチ．サミュエリ，
ジェー．ユアン，およびシー．スベンソンの論文“Ａ
７００−ＭＨｚ２４−ｂ Ｐｉｐｅｌｉｎｅｄ Ａｃｃ
ｕｍｕｌａｔｏｒ ｉｎ １．２−μｍ ＣＭＯＳ ｆ
ｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ ａｓ ａ Ｎｕｍｅ
ｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌ
ａｔｏｒ”，ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，Ｖｏｌ．２８．Ｎ
ｏ．８（ＩＥＥＥ，１９９３年８月），第８７８−８８
６頁に記載されている。
【００１４】
【発明が解決しようとする課題】したがって、低い電源
電圧で作動できるデジタル制御発振器（ＤＣＯ）を提供
することが本発明の目的である。
電圧で作動できるデジタル制御発振器（ＤＣＯ）を提供
することが本発明の目的である。
【００１５】極端に低いジッタレベルで作動できるよう
なＤＣＯを提供することが本発明のもう１つの目的であ
る。
なＤＣＯを提供することが本発明のもう１つの目的であ
る。
【００１６】従来のＤＣＯ回路に較べて必要なチップ面
積が比較的適度であるようなＤＣＯを提供することが本
発明のもう１つの目的である。
積が比較的適度であるようなＤＣＯを提供することが本
発明のもう１つの目的である。
【００１７】ＤＣＯ等を内蔵する超大規模集積回路に使
用できるようなデジタル位相同期ループ（ＰＬＬ）を提
供することが本発明のもう１つの目的である。
用できるようなデジタル位相同期ループ（ＰＬＬ）を提
供することが本発明のもう１つの目的である。
【００１８】
【課題を解決するための手段】本発明は、デジタル信号
処理装置等の集積回路内で使用するのに適したデジタル
位相同期ループ（ＰＬＬ）に内蔵することができる。本
発明に従ったＰＬＬはデジタル位相−周波数検出器、お
よびデジタルループフィルタ、およびデジタル制御発振
器（ＤＣＯ）を含み、ＤＣＯからの帰還が入力基準クロ
ック信号と組み合わせて周波数−位相検出器へ加えられ
る。ＤＣＯは発振器内のドライバにロードするスイッチ
ドキャパシタアレイにより実現される。スイッチドキャ
パシタアレイは２進重み付けされたキャパシタセットを
含み、その各々の容量がデジタルループフィルタからの
デジタル制御語の１ビットにより制御される。隣接発振
周期間のステップサイズ、したがってジッタ、はドライ
バの強度と組み合わせた最下位キャパシタ（制御語のＬ
ＳＢに対応する）の容量により定義される。
処理装置等の集積回路内で使用するのに適したデジタル
位相同期ループ（ＰＬＬ）に内蔵することができる。本
発明に従ったＰＬＬはデジタル位相−周波数検出器、お
よびデジタルループフィルタ、およびデジタル制御発振
器（ＤＣＯ）を含み、ＤＣＯからの帰還が入力基準クロ
ック信号と組み合わせて周波数−位相検出器へ加えられ
る。ＤＣＯは発振器内のドライバにロードするスイッチ
ドキャパシタアレイにより実現される。スイッチドキャ
パシタアレイは２進重み付けされたキャパシタセットを
含み、その各々の容量がデジタルループフィルタからの
デジタル制御語の１ビットにより制御される。隣接発振
周期間のステップサイズ、したがってジッタ、はドライ
バの強度と組み合わせた最下位キャパシタ（制御語のＬ
ＳＢに対応する）の容量により定義される。
【００１９】
【発明の実施の形態】次に、本発明の好ましい実施例に
従ったデジタル制御発振器（ＤＣＯ）６０の構造および
動作について詳細に説明する。以下の説明から明らかに
なるように、多くの集積回路応用が本発明から利益を受
けることができ、所与の分解能に対して適量のチップ面
積内にＤＣＯを効率的に実現することができる。消費電
力を気にしながら高い周波数で作動する（したがって、
低い電源電圧で作動する）集積回路は、特に本発明から
利益を受ける。次に、図２に関して詳細に説明するよう
に、本発明の好ましい実施例に従って、ＤＣＯ６０は出
力線ＤＣＯＣＷ上のデジタル制御語ワードの値によって
決まる周波数においてＤＣＯＣＷ線上の周期的信号を合
成する。
従ったデジタル制御発振器（ＤＣＯ）６０の構造および
動作について詳細に説明する。以下の説明から明らかに
なるように、多くの集積回路応用が本発明から利益を受
けることができ、所与の分解能に対して適量のチップ面
積内にＤＣＯを効率的に実現することができる。消費電
力を気にしながら高い周波数で作動する（したがって、
低い電源電圧で作動する）集積回路は、特に本発明から
利益を受ける。次に、図２に関して詳細に説明するよう
に、本発明の好ましい実施例に従って、ＤＣＯ６０は出
力線ＤＣＯＣＷ上のデジタル制御語ワードの値によって
決まる周波数においてＤＣＯＣＷ線上の周期的信号を合
成する。
【００２０】図２に本発明の実施例に従ったＤＣＯ６０
の構造を示す。ＤＣＯ６０は、実質的に、スイッチドキ
ャパシタ４０の２進重み付けアレイとして配列された可
変デジタル制御負荷を含む単段発振器である。キャパシ
タ４０の数は制御語のビット数によって決まる。もちろ
ん当業者ならば制御語の幅（したがって、ＤＣＯＣＷ線
の数）は、周波数範囲および所望の分解能に応じて変動
することがお判りであろう。本例では、６本の線ＤＣＯ
ＣＷ５からＤＣＯＣＷ０がＤＣＯ６０へ提供され、した
がって、６個のキャパシタ４０５から４００がＤＣＯ６
０に含まれる。いずれにせよ、対応する制御線ＤＣＯＣ
Ｗの状態により各状態が設定され、スイッチドキャパシ
タ４０の累積容量によりＤＣＯ６０の遅延、したがっ
て、ＤＣＯＣＬＫ線上のクロック信号の周波数が決定さ
れる。
の構造を示す。ＤＣＯ６０は、実質的に、スイッチドキ
ャパシタ４０の２進重み付けアレイとして配列された可
変デジタル制御負荷を含む単段発振器である。キャパシ
タ４０の数は制御語のビット数によって決まる。もちろ
ん当業者ならば制御語の幅（したがって、ＤＣＯＣＷ線
の数）は、周波数範囲および所望の分解能に応じて変動
することがお判りであろう。本例では、６本の線ＤＣＯ
ＣＷ５からＤＣＯＣＷ０がＤＣＯ６０へ提供され、した
がって、６個のキャパシタ４０５から４００がＤＣＯ６
０に含まれる。いずれにせよ、対応する制御線ＤＣＯＣ
Ｗの状態により各状態が設定され、スイッチドキャパシ
タ４０の累積容量によりＤＣＯ６０の遅延、したがっ
て、ＤＣＯＣＬＫ線上のクロック信号の周波数が決定さ
れる。
【００２１】ＤＣＯ６０のＮＡＮＤゲート３８はその１
入力にイネーブル信号を受信し、それはアクティブであ
る時に、インバータへのＮＡＮＤゲート３８を変換し
て、出力クロック信号に対応する帰還信号の状態を反転
する。インバータ３９により反転されたＮＡＮＤゲート
３８の出力により、各キャパシタ４０５から４００のプ
レートの共通ノードであるノードＸが駆動される。
入力にイネーブル信号を受信し、それはアクティブであ
る時に、インバータへのＮＡＮＤゲート３８を変換し
て、出力クロック信号に対応する帰還信号の状態を反転
する。インバータ３９により反転されたＮＡＮＤゲート
３８の出力により、各キャパシタ４０５から４００のプ
レートの共通ノードであるノードＸが駆動される。
【００２２】好ましくは、各キャパシタ４０は金属酸化
膜半導体（ＭＯＳ）キャパシタとして実現され、本例で
はソースおよびドレインが一方のプレートとして互いに
結合され、ゲートが他方のプレート（ノードＸに接続さ
れたプレート）として結合されたｎチャネルＭＯＳトラ
ンジスタとして実現されているが、もちろん、制御信号
の極性がこのような実施例を包含する限り、キャパシタ
４０はｐチャネルＭＯＳトランジスタとして実現できる
ことをお判り願いたい。
膜半導体（ＭＯＳ）キャパシタとして実現され、本例で
はソースおよびドレインが一方のプレートとして互いに
結合され、ゲートが他方のプレート（ノードＸに接続さ
れたプレート）として結合されたｎチャネルＭＯＳトラ
ンジスタとして実現されているが、もちろん、制御信号
の極性がこのような実施例を包含する限り、キャパシタ
４０はｐチャネルＭＯＳトランジスタとして実現できる
ことをお判り願いたい。
【００２３】本例では、各キャパシタ４０の共通ソース
／ドレイン領域は、本例の対応するインバータ４１を介
してＤＣＯＣＷ線上を送られる制御語の１ビットにより
駆動される。図２の例では、ＤＣＯＣＷ０線上の最下位
制御語ビットはインバータ４１０を介して最小キャパシ
タ４００の共通ソース／ドレイン領域へ加えられ、ＤＣ
ＯＣＷ５線上の最上位制御語ビットはインバータ４１５
を介して最大キャパシタ４０５の共通ソース／ドレイン
領域へ加えられる。各キャパシタ４０の共通ソース／ド
レイン領域へ加えられる電圧は、その容量を最小値から
最大値へ切り替えるように作動することができる。本発
明のこの実施例では、１本の制御語線ＤＣＯＣＷｉ上の
アクティブ状態（すなわち、ハイ電圧）は、インバータ
４１ｉによる反転の後で、対応するキャパシタ４０ｉの
共通ソース／ドレイン領域を接地させその中に反転層を
作り出して、相対的に高い容量を作り出し、逆に、制御
語線ＤＣＯＣＷｉ上のイナクティブ状態（すなわち、ロ
ー電圧）は、対応するキャパシタ４０ｉの共通ソース／
ドレイン領域にハイ電圧を印加してキャパシタ４０ｉを
ディプレッション領域としその容量を著しく低減する。
好ましくは、各キャパシタ４０のオフ容量は次式のよう
に挙動し、
／ドレイン領域は、本例の対応するインバータ４１を介
してＤＣＯＣＷ線上を送られる制御語の１ビットにより
駆動される。図２の例では、ＤＣＯＣＷ０線上の最下位
制御語ビットはインバータ４１０を介して最小キャパシ
タ４００の共通ソース／ドレイン領域へ加えられ、ＤＣ
ＯＣＷ５線上の最上位制御語ビットはインバータ４１５
を介して最大キャパシタ４０５の共通ソース／ドレイン
領域へ加えられる。各キャパシタ４０の共通ソース／ド
レイン領域へ加えられる電圧は、その容量を最小値から
最大値へ切り替えるように作動することができる。本発
明のこの実施例では、１本の制御語線ＤＣＯＣＷｉ上の
アクティブ状態（すなわち、ハイ電圧）は、インバータ
４１ｉによる反転の後で、対応するキャパシタ４０ｉの
共通ソース／ドレイン領域を接地させその中に反転層を
作り出して、相対的に高い容量を作り出し、逆に、制御
語線ＤＣＯＣＷｉ上のイナクティブ状態（すなわち、ロ
ー電圧）は、対応するキャパシタ４０ｉの共通ソース／
ドレイン領域にハイ電圧を印加してキャパシタ４０ｉを
ディプレッション領域としその容量を著しく低減する。
好ましくは、各キャパシタ４０のオフ容量は次式のよう
に挙動し、
【数５】Ｃｏｆｆ≒Ｃｏｎ／ｋ ここに、ｋ＞１である。
【００２４】また、本発明に従って、ＤＣＯ６０に他の
スイッチドキャパシタを使用することができる。例え
ば、各キャパシタ４０は、キャパシタの一方のプレート
とノードＸとの間に直列抵抗が配置され、制御語ＤＣＯ
ＣＷの１ビットにより制御されてキャパシタをノードＸ
に接続したりそこから絶縁する、従来のキャパシタとし
て実現することができる。特定の実施例にとって望まし
いものであれば、その他のスイッチドキャパシタをＤＣ
Ｏ６０に使用することもできる。
スイッチドキャパシタを使用することができる。例え
ば、各キャパシタ４０は、キャパシタの一方のプレート
とノードＸとの間に直列抵抗が配置され、制御語ＤＣＯ
ＣＷの１ビットにより制御されてキャパシタをノードＸ
に接続したりそこから絶縁する、従来のキャパシタとし
て実現することができる。特定の実施例にとって望まし
いものであれば、その他のスイッチドキャパシタをＤＣ
Ｏ６０に使用することもできる。
【００２５】前記したように、本発明のこの好ましい実
施例では、キャパシタ４０５−４００はキャパシタ４０
１（オンの場合）の容量がキャパシタ４００（オンの場
合）の２倍となり、キャパシタ４０２（オンの場合）の
容量がキャパシタ４０１（オンの場合）の２倍となり、
以下同様となるように互いに２進重み付けされており、
最上位キャパシタ４０５（オンの場合）の容量は最下位
キャパシタ４００（オンの場合）の３２倍となるように
される。いずれの場合も、任意の１個のキャパシタ４０
のオフ時（すなわち、その対応する制御語線ＤＣＯＣＷ
がロー）の容量はオンキャパシタよりも１倍以上小さ
い。各キャパシタ４０に対して共通の誘電体厚および誘
電率を使用すれば従来の集積回路処理は容易になるた
め、好ましくは、この２進重み付けはキャパシタ４０の
相対サイズを選択して実施され、この場合、キャパシタ
４０５の面積はキャパシタ４００の３２倍、キャパシタ
４０１の１６倍、以下同様となる。周期伝達関数の単調
な性能を保証するために、好ましくは、キャパシタ４０
０のサイズに下限を設定することにより幾何学的整合が
考慮される。周知の共通重心レイアウト技術に従ってレ
イアウトされた多数の（すなわち、２ｉの）ユニットサ
イズトランジスタによりより多くのキャパシタ４０ｉを
実現することにより幾何学整合はさらに改善され、例え
ば、キャパシタ４０１はキャパシタ４００と同サイズの
２個のトランジスタの並列接続により実現することがで
き、キャパシタ４０２はこのような４個のトランジスタ
の並列接続により実現することができ、以下同様であ
る。
施例では、キャパシタ４０５−４００はキャパシタ４０
１（オンの場合）の容量がキャパシタ４００（オンの場
合）の２倍となり、キャパシタ４０２（オンの場合）の
容量がキャパシタ４０１（オンの場合）の２倍となり、
以下同様となるように互いに２進重み付けされており、
最上位キャパシタ４０５（オンの場合）の容量は最下位
キャパシタ４００（オンの場合）の３２倍となるように
される。いずれの場合も、任意の１個のキャパシタ４０
のオフ時（すなわち、その対応する制御語線ＤＣＯＣＷ
がロー）の容量はオンキャパシタよりも１倍以上小さ
い。各キャパシタ４０に対して共通の誘電体厚および誘
電率を使用すれば従来の集積回路処理は容易になるた
め、好ましくは、この２進重み付けはキャパシタ４０の
相対サイズを選択して実施され、この場合、キャパシタ
４０５の面積はキャパシタ４００の３２倍、キャパシタ
４０１の１６倍、以下同様となる。周期伝達関数の単調
な性能を保証するために、好ましくは、キャパシタ４０
０のサイズに下限を設定することにより幾何学的整合が
考慮される。周知の共通重心レイアウト技術に従ってレ
イアウトされた多数の（すなわち、２ｉの）ユニットサ
イズトランジスタによりより多くのキャパシタ４０ｉを
実現することにより幾何学整合はさらに改善され、例え
ば、キャパシタ４０１はキャパシタ４００と同サイズの
２個のトランジスタの並列接続により実現することがで
き、キャパシタ４０２はこのような４個のトランジスタ
の並列接続により実現することができ、以下同様であ
る。
【００２６】したがって、キャパシタ４０の全体容量は
ＤＣＯＣＷ線上の制御語の関数となる。もちろん、イン
バータ３９へ与えられる負荷にはシュミットトリガ４２
の入力により与えられる固定負荷および、可変容量と組
み合わせた回路内の他の寄生負荷が含まれ、したがっ
て、ＤＣＯＣＷ線上の制御語の値の線形関数である。１
つの周波数からもう１つの周波数までのクロック期間の
増分ステップサイズ、したがって、ＤＣＯ６０のジッタ
は、インバータ３９の駆動力および最下位キャパシタ４
００の容量によって規定され、このキャパシタ４００は
最新の集積回絡処理方法およびディメンジョンサイズを
使用して極めて小さくすることができる。
ＤＣＯＣＷ線上の制御語の関数となる。もちろん、イン
バータ３９へ与えられる負荷にはシュミットトリガ４２
の入力により与えられる固定負荷および、可変容量と組
み合わせた回路内の他の寄生負荷が含まれ、したがっ
て、ＤＣＯＣＷ線上の制御語の値の線形関数である。１
つの周波数からもう１つの周波数までのクロック期間の
増分ステップサイズ、したがって、ＤＣＯ６０のジッタ
は、インバータ３９の駆動力および最下位キャパシタ４
００の容量によって規定され、このキャパシタ４００は
最新の集積回絡処理方法およびディメンジョンサイズを
使用して極めて小さくすることができる。
【００２７】シュミットトリガ４２はインバータ４３を
駆動し、それによりＤＣＯＣＬＫ線が駆動される。ＮＡ
ＮＤゲート３８に加わる帰還信号も、固定反転遅延段４
４を介して、シュミットトリガ４２により駆動される。
遅延段４４の遅延はＤＣＯ６０に対して発振器の所望の
最小周期が与えられるように選択される。リセットデバ
イス４９ｐ，４９ｎは（インバータ３９に対して）大き
いｐチャネルおよびｎチャネルトランジスタであり、そ
れらのソース／ドレインパスは電源電圧Ｖｃｃと大地間
に互いに直列に接続されており、それらの共通ドレイン
ノードはノードＸである。前記したように、図２に示し
ＰＬＬクロック発生器５０内の各回路要素をバイアスす
る電源電圧Ｖｃｃは、本発明のこの実施例では極めて低
く、例えば、１Ｖ程度とすることができる。リセットデ
バイス４９ｐのゲートはＮＡＮＤゲート４６により駆動
され、それはシュミットトリガ４２の出力を一方の入力
に受信し遅延段４４の出力からの帰還信号を他方の入力
に受信し、同様に、リセットデバイス４９ｎのゲートは
ＮＯＲゲート４６により駆動され、それは同様に、シュ
ミットトリガ４２の出力および遅延段４４の出力からの
帰還信号により駆動される入力を有している。
駆動し、それによりＤＣＯＣＬＫ線が駆動される。ＮＡ
ＮＤゲート３８に加わる帰還信号も、固定反転遅延段４
４を介して、シュミットトリガ４２により駆動される。
遅延段４４の遅延はＤＣＯ６０に対して発振器の所望の
最小周期が与えられるように選択される。リセットデバ
イス４９ｐ，４９ｎは（インバータ３９に対して）大き
いｐチャネルおよびｎチャネルトランジスタであり、そ
れらのソース／ドレインパスは電源電圧Ｖｃｃと大地間
に互いに直列に接続されており、それらの共通ドレイン
ノードはノードＸである。前記したように、図２に示し
ＰＬＬクロック発生器５０内の各回路要素をバイアスす
る電源電圧Ｖｃｃは、本発明のこの実施例では極めて低
く、例えば、１Ｖ程度とすることができる。リセットデ
バイス４９ｐのゲートはＮＡＮＤゲート４６により駆動
され、それはシュミットトリガ４２の出力を一方の入力
に受信し遅延段４４の出力からの帰還信号を他方の入力
に受信し、同様に、リセットデバイス４９ｎのゲートは
ＮＯＲゲート４６により駆動され、それは同様に、シュ
ミットトリガ４２の出力および遅延段４４の出力からの
帰還信号により駆動される入力を有している。
【００２８】次に、図３を参照して、本発明の好ましい
実施例に従ったＤＣＯ６０の動作について詳細に説明す
る。動作において、シュミットトリガ４２はそのハイも
しくはロー入力しきい値に達するノードＸの電圧に応答
して、その出力を切り替える。この動作を図３に示し、
最初にＸ線上の電圧がシュミットトリガ４２のハイ入力
しきい値に向かって増加する。図３の時間ｔ１において
しきい値Ｖｔｈに達すると、シュミットトリガ４２はそ
の出力（図３のＯＵＴ４２線）の状態を切り替え、それ
によりインバータ４３を介してＤＣＯＣＬＫ線上で遷移
が生じ、また、固定反転遅延段４４（図３にＯＵＴ４２
線で示す）を介してＮＯＲゲート４６の入力で遷移が生
じる。
実施例に従ったＤＣＯ６０の動作について詳細に説明す
る。動作において、シュミットトリガ４２はそのハイも
しくはロー入力しきい値に達するノードＸの電圧に応答
して、その出力を切り替える。この動作を図３に示し、
最初にＸ線上の電圧がシュミットトリガ４２のハイ入力
しきい値に向かって増加する。図３の時間ｔ１において
しきい値Ｖｔｈに達すると、シュミットトリガ４２はそ
の出力（図３のＯＵＴ４２線）の状態を切り替え、それ
によりインバータ４３を介してＤＣＯＣＬＫ線上で遷移
が生じ、また、固定反転遅延段４４（図３にＯＵＴ４２
線で示す）を介してＮＯＲゲート４６の入力で遷移が生
じる。
【００２９】リセットデバイス４９ｐ，４９ｎは、ゲー
ト４６，４８と共に、ノードＸの遷移を仕切りから仕切
りへ駆動することによりＤＣＯ６０のモノリシックおよ
び線形応答を保証する。図３の時間ｔ１に示すように、
シュミットトリガ４２はローからハイへ遷移すると、Ｎ
ＯＲゲート４６の一方の入力へハイ論理レベルを加え、
それはこの点（ローからハイへの遷移がまだ遅延段４４
にリップルを生じていない）において反転遅延段４４の
出力に残っているハイ論理レベルと組み合わされてい
る。これら２つのハイレベルによりＮＯＲゲート４６の
出力（ＯＵＴ４６線上に示す）は図３の時間ｔ２におい
てローへ駆動され、トランジスタ４９ｐをターンオンし
てノードＸを迅速にハイ電源電圧Ｖｃｃへ充電し、シュ
ミットトリガ４２の出力のハイ論理レベルはＮＯＲゲー
ト４８（ＯＵＴ４８線）がこの時間中トランジスタ４９
ｎをオフに保つことを保証する。遷移が遅延段４４を伝
搬するとＮＯＲゲート４６によりトランジスタ４９ｐが
ターンオフされるが、この時までにノードＸはＶｃｃへ
変化しており、次のサイクルまでこの電圧にとどまる。
ト４６，４８と共に、ノードＸの遷移を仕切りから仕切
りへ駆動することによりＤＣＯ６０のモノリシックおよ
び線形応答を保証する。図３の時間ｔ１に示すように、
シュミットトリガ４２はローからハイへ遷移すると、Ｎ
ＯＲゲート４６の一方の入力へハイ論理レベルを加え、
それはこの点（ローからハイへの遷移がまだ遅延段４４
にリップルを生じていない）において反転遅延段４４の
出力に残っているハイ論理レベルと組み合わされてい
る。これら２つのハイレベルによりＮＯＲゲート４６の
出力（ＯＵＴ４６線上に示す）は図３の時間ｔ２におい
てローへ駆動され、トランジスタ４９ｐをターンオンし
てノードＸを迅速にハイ電源電圧Ｖｃｃへ充電し、シュ
ミットトリガ４２の出力のハイ論理レベルはＮＯＲゲー
ト４８（ＯＵＴ４８線）がこの時間中トランジスタ４９
ｎをオフに保つことを保証する。遷移が遅延段４４を伝
搬するとＮＯＲゲート４６によりトランジスタ４９ｐが
ターンオフされるが、この時までにノードＸはＶｃｃへ
変化しており、次のサイクルまでこの電圧にとどまる。
【００３０】遅延段４４の出力（ＯＵＴ４４線）で駆動
されるロー論理レベルはＮＡＮＤゲート３８の入力にも
加えられ、その出力（ＯＵＴ３８線）にローからハイへ
の遷移を生じる。次に、インバータ３９がノードＸで放
電を開始し、それは時間ｔ３で開始されて電圧がシュミ
ットトリガ４２の入力ローしきい値Ｖｔ１に達する時ま
で続き、それは本例では時間ｔ４で生じる。時間ｔ４に
おいて、シュミットトリガ４２はその出力においてハイ
からローへの遷移を生じ、それによりＤＣＯＣＬＫ線が
切り替えられる。シュミットトリガ４２の切替えは、反
転遅延段４４の出力における前のローレベルと組み合わ
されて、ＮＯＲゲート４８の出力（ＯＵＴ４８線）をハ
イレベルへ駆動し、それによりトランジスタ４９ｎがタ
ーンオンされて、遷移が反転遅延段４４を伝搬するまで
ノードＸを迅速に大地へ放電する。
されるロー論理レベルはＮＡＮＤゲート３８の入力にも
加えられ、その出力（ＯＵＴ３８線）にローからハイへ
の遷移を生じる。次に、インバータ３９がノードＸで放
電を開始し、それは時間ｔ３で開始されて電圧がシュミ
ットトリガ４２の入力ローしきい値Ｖｔ１に達する時ま
で続き、それは本例では時間ｔ４で生じる。時間ｔ４に
おいて、シュミットトリガ４２はその出力においてハイ
からローへの遷移を生じ、それによりＤＣＯＣＬＫ線が
切り替えられる。シュミットトリガ４２の切替えは、反
転遅延段４４の出力における前のローレベルと組み合わ
されて、ＮＯＲゲート４８の出力（ＯＵＴ４８線）をハ
イレベルへ駆動し、それによりトランジスタ４９ｎがタ
ーンオンされて、遷移が反転遅延段４４を伝搬するまで
ノードＸを迅速に大地へ放電する。
【００３１】次に、ＤＣＯ６０のこの動作はサイクル毎
に継続されて、ＤＣＯＣＬＫ線上に実質的に方形波の出
力クロックが発生される。リセットデバイス４９ｐ，４
９ｎはＤＣＯ６０の動作を助け、特に、前記したよう
に、レール−ツー−レールからノードＸを駆動すること
により線形応答を保証する。トランジスタ４９ｐ，４９
ｎは、次の半サイクルにおけるＮＡＮＤゲート３８の切
替えの前にノードＸがレール電圧であることを保証する
サイズとされている。
に継続されて、ＤＣＯＣＬＫ線上に実質的に方形波の出
力クロックが発生される。リセットデバイス４９ｐ，４
９ｎはＤＣＯ６０の動作を助け、特に、前記したよう
に、レール−ツー−レールからノードＸを駆動すること
により線形応答を保証する。トランジスタ４９ｐ，４９
ｎは、次の半サイクルにおけるＮＡＮＤゲート３８の切
替えの前にノードＸがレール電圧であることを保証する
サイズとされている。
【００３２】もちろん、ノードＸにおける遷移の切替時
間はインバータ３９の駆動能力およびデジタルループフ
ィルタ６２からのＤＣＯＣＷ線上の制御語の値に応答し
てキャパシタ４０から与えられるデジタル制御可変キャ
パシタＣｘを含むノードＸの負荷によって決まる。もち
ろん、インバータ３９の駆動は固定されているため、後
述するように、ノードＸの切替時間はＤＣＯＣＷ線上の
制御語により線形に制御される。
間はインバータ３９の駆動能力およびデジタルループフ
ィルタ６２からのＤＣＯＣＷ線上の制御語の値に応答し
てキャパシタ４０から与えられるデジタル制御可変キャ
パシタＣｘを含むノードＸの負荷によって決まる。もち
ろん、インバータ３９の駆動は固定されているため、後
述するように、ノードＸの切替時間はＤＣＯＣＷ線上の
制御語により線形に制御される。
【００３３】インバータ３９から見たノードＸの全体負
荷容量Ｃｘは次式のように要約することができ、
荷容量Ｃｘは次式のように要約することができ、
【数６】 ここに、Ｃ０は最下位キャパシタ４００のオン容量であ
り、Ｃｐはインバータ３９、シュミットトリガ４２およ
びリセットデバイス４９ｐ，４９ｎによるノードＸの寄
生容量であり（すなわち、キャパシタ４０のオフ容量に
よるものではない）、Ｃｏｆｆは最下位キャパシタ４０
０のオフ容量である（前記したように、それはオン容量
よりも小さい因数ｋ＞１である）。ＤはＤＣＯＣＷ線上
のデジタル制御語の値に依存する。これは全キャパシタ
４０の容量がオンおよびオフ状態の両方で２進重み付け
されるものと仮定している。この例では、制御語ＤＣＯ
ＣＷが６線を有するため、ｎの値は６である。容量Ｃ’
ｐは結合された寄生容量であり、実際の寄生容量と、制
御語ＤＣＯＣＷにより決定されるキャパシタ４０の累積
オフ容量の両方を含んでいる。
り、Ｃｐはインバータ３９、シュミットトリガ４２およ
びリセットデバイス４９ｐ，４９ｎによるノードＸの寄
生容量であり（すなわち、キャパシタ４０のオフ容量に
よるものではない）、Ｃｏｆｆは最下位キャパシタ４０
０のオフ容量である（前記したように、それはオン容量
よりも小さい因数ｋ＞１である）。ＤはＤＣＯＣＷ線上
のデジタル制御語の値に依存する。これは全キャパシタ
４０の容量がオンおよびオフ状態の両方で２進重み付け
されるものと仮定している。この例では、制御語ＤＣＯ
ＣＷが６線を有するため、ｎの値は６である。容量Ｃ’
ｐは結合された寄生容量であり、実際の寄生容量と、制
御語ＤＣＯＣＷにより決定されるキャパシタ４０の累積
オフ容量の両方を含んでいる。
【数７】Ｃ’ｐ＝Ｃｐ＋（２ｎ−１）Ｃｏｆｆ
【００３４】ここで、平均駆動電流Ｉａｖｅで供給レー
ルからしきい値Ｖｔｈ，Ｖｔ１へ切り替えるのにノード
Ｘに必要な電圧の変化ΔＶの関数として、インバータ３
９駆動ノードＸの可変遅延Ｔｖａｒを、次のように、容
易に引き出すことができる。
ルからしきい値Ｖｔｈ，Ｖｔ１へ切り替えるのにノード
Ｘに必要な電圧の変化ΔＶの関数として、インバータ３
９駆動ノードＸの可変遅延Ｔｖａｒを、次のように、容
易に引き出すことができる。
【数８】 したがって、この可変遅延Ｔｖａｒは制御語ＤＣＯＣＷ
のＤの値の線形関数であり、ＤＣＯ６０の発振周期Ｔ
ＤＣＯは次式で表すことができ、
のＤの値の線形関数であり、ＤＣＯ６０の発振周期Ｔ
ＤＣＯは次式で表すことができ、
【数９】 ＴＤＣＯ≒Ｔ（Ｄ）＝Ｔｏｆｆｓｅｔ＋Ｄ・Ｔｓｔｅｐ ここに、Ｔｏｆｆｓｅｔは最小合成可能周期（Ｄ＝０に
対して生じる）であり、Ｔｓｔｅｐは周期間の量子化ス
テップサイズであり、平均駆動電流およびＤＣＯ６０内
の最下位キャパシタ４００の容量Ｃ０に関連している。
したがって、１サイクルが２つの遷移に対応し、全てが
オフ状態である時のキャパシタ４０の容量を考慮して、
最小周期ＴｏｆｆｓｅｔはＮＡＮＤゲート３８、インバ
ータ３９、シュミットトリガ４２、および固定遅延段４
４の伝搬遅延の和の２倍となる。これらの値は、量子化
周期ステップサイズＴｓｔｅｐを決定するインバータ３
９、最下位キャパシタ４００の容量Ｃ０と同様に、設計
者の調整範囲内である。当業者ならばこれらのパラメー
タの適切な値を容易に選択できるであろう。
対して生じる）であり、Ｔｓｔｅｐは周期間の量子化ス
テップサイズであり、平均駆動電流およびＤＣＯ６０内
の最下位キャパシタ４００の容量Ｃ０に関連している。
したがって、１サイクルが２つの遷移に対応し、全てが
オフ状態である時のキャパシタ４０の容量を考慮して、
最小周期ＴｏｆｆｓｅｔはＮＡＮＤゲート３８、インバ
ータ３９、シュミットトリガ４２、および固定遅延段４
４の伝搬遅延の和の２倍となる。これらの値は、量子化
周期ステップサイズＴｓｔｅｐを決定するインバータ３
９、最下位キャパシタ４００の容量Ｃ０と同様に、設計
者の調整範囲内である。当業者ならばこれらのパラメー
タの適切な値を容易に選択できるであろう。
【００３５】したがって、本発明の好ましい実施例に従
ったＤＣＯ６０は、デジタル制御語により制御される高
分解能クロック信号を与えるのに特に有利であり、高周
波数および低電源電圧で作動できるものと考えられる。
さらに、比較的小さい一連のキャパシタ４０に応答して
制御される単段発振器であれば、ＤＣＯ６０は最新の集
積回路内に効率的に実現するのに特に良く適しているも
のと考えられる。その結果、大きい指数規模のデバイス
の数が激減されることを考慮すれば、ＤＣＯ６０内に実
現される単一遅延段は従来の設計よりも遥かに小さくす
ることができる。各遅延段に沢山のＮＭＯＳおよびＰＭ
ＯＳ２進重み付けされたトランジスタが存在する、例え
ば、図１ｃの従来の設計に対して、本発明のこの実施例
に従ったＤＣＯ６０は１組の２進重み付けされたトラン
ジスタを利用して発振周波数を制御する。特に、スイッ
チドキャパシタアレイは２ｎ−１程度のユニットサイズ
トランジスタを必要とし、後述するように、残りの回路
は２ｎ程度のユニットサイズトランジスタを必要とす
る。したがって、ＤＣＯ６０の総面積は２（２ｎ）トラ
ンジスタ程度となり、それは従来技術に従った現存する
ＤＣＯよりも１桁以上大きさが小さい。
ったＤＣＯ６０は、デジタル制御語により制御される高
分解能クロック信号を与えるのに特に有利であり、高周
波数および低電源電圧で作動できるものと考えられる。
さらに、比較的小さい一連のキャパシタ４０に応答して
制御される単段発振器であれば、ＤＣＯ６０は最新の集
積回路内に効率的に実現するのに特に良く適しているも
のと考えられる。その結果、大きい指数規模のデバイス
の数が激減されることを考慮すれば、ＤＣＯ６０内に実
現される単一遅延段は従来の設計よりも遥かに小さくす
ることができる。各遅延段に沢山のＮＭＯＳおよびＰＭ
ＯＳ２進重み付けされたトランジスタが存在する、例え
ば、図１ｃの従来の設計に対して、本発明のこの実施例
に従ったＤＣＯ６０は１組の２進重み付けされたトラン
ジスタを利用して発振周波数を制御する。特に、スイッ
チドキャパシタアレイは２ｎ−１程度のユニットサイズ
トランジスタを必要とし、後述するように、残りの回路
は２ｎ程度のユニットサイズトランジスタを必要とす
る。したがって、ＤＣＯ６０の総面積は２（２ｎ）トラ
ンジスタ程度となり、それは従来技術に従った現存する
ＤＣＯよりも１桁以上大きさが小さい。
【００３６】特に、本発明のこの実施例に従ってＤＣＯ
６０により提供されるチップ面積効率をさらに例示する
ために、次に、ＤＣＯ６０の１つの代表例についてユニ
ットサイズトランジスタ数の外挿について説明する。前
記したように、スイッチドキャパシタ４０のアレイはキ
ャパシタ４００として働く２ｎ−１個のユニットサイズ
トランジスタを必要とする。この特別な実施例では、Ｄ
ＣＯ６０の残りはこの負荷を駆動するようなサイズとさ
れ、そのため周囲の回路に必要な面積は次のようにユニ
ットサイズトランジスタの倍数として指定することがで
きる。
６０により提供されるチップ面積効率をさらに例示する
ために、次に、ＤＣＯ６０の１つの代表例についてユニ
ットサイズトランジスタ数の外挿について説明する。前
記したように、スイッチドキャパシタ４０のアレイはキ
ャパシタ４００として働く２ｎ−１個のユニットサイズ
トランジスタを必要とする。この特別な実施例では、Ｄ
ＣＯ６０の残りはこの負荷を駆動するようなサイズとさ
れ、そのため周囲の回路に必要な面積は次のようにユニ
ットサイズトランジスタの倍数として指定することがで
きる。
【表１】 要約すれば、好ましい実施例に従ったＤＣＯ６０は、チ
ップ面積が、周波数分解能が匹敵する従来のＤＣＯｓよ
りも１桁以上大きさが小さいものと考えられる。
ップ面積が、周波数分解能が匹敵する従来のＤＣＯｓよ
りも１桁以上大きさが小さいものと考えられる。
【００３７】さらに、周期量子化ステップＴｓｔｅｐは
インバータ３９の駆動力の選択と組み合わせた最小キャ
パシタ４００の選択により任意に小さくできるため、Ｄ
ＣＯ６０は高性能動作に特に良く適していると考えられ
る。
インバータ３９の駆動力の選択と組み合わせた最小キャ
パシタ４００の選択により任意に小さくできるため、Ｄ
ＣＯ６０は高性能動作に特に良く適していると考えられ
る。
【００３８】本発明の利点はクロック回復等を含む多く
の集積回路応用に適用できる。例として次に、デジタル
信号処理装置（ＤＳＰ）等のＶＬＳＩ集積回路内で使用
することができるような、クロック発生器回路内に実施
する本発明の実施例に従ったＤＣＯ６０について説明す
る。
の集積回路応用に適用できる。例として次に、デジタル
信号処理装置（ＤＳＰ）等のＶＬＳＩ集積回路内で使用
することができるような、クロック発生器回路内に実施
する本発明の実施例に従ったＤＣＯ６０について説明す
る。
【００３９】図４に本発明の好ましい実施例に従ったＰ
ＬＬクロック発生器５０の構造を示す。ＰＬＬクロック
発生器５０はデジタル制御発生器（ＤＣＯ）６０に基づ
いており、それはデジタルループフィルタ６２によりそ
の入力へ与えられるｎビットデジタル制御語の状態に応
答する出力クロック信号ＤＣＯＣＬＫを発生する。デジ
タルループフィルタ６２は、ＩＮＣＬＫおよびＦＢＣＬ
Ｋ線上のクロック信号間の位相関係に対応する位相−周
波数検出器６４からの制御信号の受信に応答して、ｎビ
ットデジタル制御語をＤＣＯＣＷ線上の出力においてＤ
ＣＰ６０へ与える。
ＬＬクロック発生器５０の構造を示す。ＰＬＬクロック
発生器５０はデジタル制御発生器（ＤＣＯ）６０に基づ
いており、それはデジタルループフィルタ６２によりそ
の入力へ与えられるｎビットデジタル制御語の状態に応
答する出力クロック信号ＤＣＯＣＬＫを発生する。デジ
タルループフィルタ６２は、ＩＮＣＬＫおよびＦＢＣＬ
Ｋ線上のクロック信号間の位相関係に対応する位相−周
波数検出器６４からの制御信号の受信に応答して、ｎビ
ットデジタル制御語をＤＣＯＣＷ線上の出力においてＤ
ＣＰ６０へ与える。
【００４０】位相−周波数検出器６４の入力に与えられ
るＩＮＣＬＫ線上のクロック信号はＲＥＦＣＬＫ線上の
クロック信号から引き出され、この代表な実施例では、
ＲＥＦＣＬＫ線上のクロック信号の基本周波数、もしく
はその１／２あるいは１／４の周波数に対応することが
できる。本発明のこの実施例では、ＲＥＦＣＬＫ線はそ
の線上の信号に基づいて、それぞれ、１／２周波数クロ
ック信号および１／４周波数クロック信号を発生する分
周器６１２，６１４に接続される。マルチプレクサ６５
が分周器６１から１／２周波数クロック信号および１／
４周波数クロック信号を受信し、制御信号（図示せず）
に応答してこれらの信号を選択する。マルチプレクサ６
５の出力はマルチプレクサ６３の入力に加えられ、その
第２の入力はＲＥＦＣＬＫ線上のクロック信号を直接受
信し、したがって、マルチプレクサ６３は制御信号（図
示せず）により制御されてＩＮＣＬＫ線上の位相−周波
数検出器６４に選定されたクロック信号を与える。分周
器６１とマルチプレクサ６３，６５の組合せにより、シ
ステムはＤＣＯＣＬＫ線上、したがって、ＯＵＴＣＬＫ
線上の出力クロック信号の発生に使用するクロック信号
の周波数を選択することができる。
るＩＮＣＬＫ線上のクロック信号はＲＥＦＣＬＫ線上の
クロック信号から引き出され、この代表な実施例では、
ＲＥＦＣＬＫ線上のクロック信号の基本周波数、もしく
はその１／２あるいは１／４の周波数に対応することが
できる。本発明のこの実施例では、ＲＥＦＣＬＫ線はそ
の線上の信号に基づいて、それぞれ、１／２周波数クロ
ック信号および１／４周波数クロック信号を発生する分
周器６１２，６１４に接続される。マルチプレクサ６５
が分周器６１から１／２周波数クロック信号および１／
４周波数クロック信号を受信し、制御信号（図示せず）
に応答してこれらの信号を選択する。マルチプレクサ６
５の出力はマルチプレクサ６３の入力に加えられ、その
第２の入力はＲＥＦＣＬＫ線上のクロック信号を直接受
信し、したがって、マルチプレクサ６３は制御信号（図
示せず）により制御されてＩＮＣＬＫ線上の位相−周波
数検出器６４に選定されたクロック信号を与える。分周
器６１とマルチプレクサ６３，６５の組合せにより、シ
ステムはＤＣＯＣＬＫ線上、したがって、ＯＵＴＣＬＫ
線上の出力クロック信号の発生に使用するクロック信号
の周波数を選択することができる。
【００４１】さらに、マルチプレクサ６５の出力はマル
チプレクサ６７の入力へ転送される。マルチプレクサ６
７はＤＣＯ６０からのＤＣＯＣＬＫ線をその他方の入力
に受信し、制御信号（図示せず）により制御されてＤＣ
ＯＣＬＫ線上のクロック信号もしくはマルチプレクサ６
５の出力のクロック信号を、集積回路内の他の所で使用
するために、ＯＵＴＣＬＫ線へ転送する。このようにし
て、本発明のこの実施例によりＲＥＦＣＬＫ線上の基準
入力クロック信号に直接基づいたクロック信号とＤＣＯ
ＣＬＫ線上のＰＬＬ出力クロック信号との間で実際の内
部クロックを選択することができる。
チプレクサ６７の入力へ転送される。マルチプレクサ６
７はＤＣＯ６０からのＤＣＯＣＬＫ線をその他方の入力
に受信し、制御信号（図示せず）により制御されてＤＣ
ＯＣＬＫ線上のクロック信号もしくはマルチプレクサ６
５の出力のクロック信号を、集積回路内の他の所で使用
するために、ＯＵＴＣＬＫ線へ転送する。このようにし
て、本発明のこの実施例によりＲＥＦＣＬＫ線上の基準
入力クロック信号に直接基づいたクロック信号とＤＣＯ
ＣＬＫ線上のＰＬＬ出力クロック信号との間で実際の内
部クロックを選択することができる。
【００４２】前記したように、位相−周波数検出器６４
はＦＢＣＬＫ線上のプログラマブル分周器６６からの第
２の入力クロック信号を受信する。プログラマブル分周
器６６はＤＣＯＣＬＫ線上のクロック信号を位相−周波
数検出器６４により実行される位相検出比較に有用な周
波数へ分割する分周器である。本発明の好ましい実施例
に従ったプログラマブル分周器として有用な従来の分周
器の例がユー．ローデのＤｉｇｉｔａｌ ＰＬＬ Ｆｒ
ｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒｓ（Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ：Ｅｎｇｌｅｗｏｏｄ Ｃｌｉｆｆ
ｓ，ＮＪ，１９８３），およびブイ．マナセウィッチの
Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒｓ，（Ｗ
ｉｌｌｅｙ：Ｎｅｗ Ｙｏｋｅ，１９９７）に記載され
ている。分周器比はプログラマブル分周器６６に加えら
れる制御語（図示せず）により選択することができる。
例えば、プログラマブル分周器６６はＤＣＯＣＬＫ線上
の信号の周波数を１から１５の整数倍数で除算するよう
にプログラムすることができる。
はＦＢＣＬＫ線上のプログラマブル分周器６６からの第
２の入力クロック信号を受信する。プログラマブル分周
器６６はＤＣＯＣＬＫ線上のクロック信号を位相−周波
数検出器６４により実行される位相検出比較に有用な周
波数へ分割する分周器である。本発明の好ましい実施例
に従ったプログラマブル分周器として有用な従来の分周
器の例がユー．ローデのＤｉｇｉｔａｌ ＰＬＬ Ｆｒ
ｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒｓ（Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ：Ｅｎｇｌｅｗｏｏｄ Ｃｌｉｆｆ
ｓ，ＮＪ，１９８３），およびブイ．マナセウィッチの
Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒｓ，（Ｗ
ｉｌｌｅｙ：Ｎｅｗ Ｙｏｋｅ，１９９７）に記載され
ている。分周器比はプログラマブル分周器６６に加えら
れる制御語（図示せず）により選択することができる。
例えば、プログラマブル分周器６６はＤＣＯＣＬＫ線上
の信号の周波数を１から１５の整数倍数で除算するよう
にプログラムすることができる。
【００４３】次に、本発明の好ましい実施例に従ったＰ
ＬＬクロック発生器５０の構造、特にその個別の部品ブ
ロックの構造について詳細に説明する。ここで説明する
ＰＬＬクロック発生器５０は一例にすぎず、当業者なら
ばＰＬＬクロック発生器５０の特定の部品部分の構造や
動作のさまざまなバリエーションがお判りと思われる。
ＬＬクロック発生器５０の構造、特にその個別の部品ブ
ロックの構造について詳細に説明する。ここで説明する
ＰＬＬクロック発生器５０は一例にすぎず、当業者なら
ばＰＬＬクロック発生器５０の特定の部品部分の構造や
動作のさまざまなバリエーションがお判りと思われる。
【００４４】本発明の好ましい実施例に従った位相−周
波数検出器６４は、従来技術で周知のいくつかのタイプ
の位相検出回路のいずれかに従って構成することができ
る。従来のデジタル位相検出器の例がディー．ケィ．ジ
オング，ジー．ボリエロ．ディー．ホッジス．およびア
ール．カッツの論文“Ｄｅｓｉｇｎ ｏｆ ＰＬＬ−Ｂ
ａｓｅｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ Ｃｉｒ
ｃｕｉｔ”ＩＥＥＥｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２２，
Ｎｏ．２（１９８７年４月），第２５５−２６１頁に記
載されている。その方法に従った位相−周波数検出器６
４の構造は優れた性能を提供するものと考えられ、その
ため本発明の好ましい実施例に従ったＤＣＯ６０を含む
ＰＬＬクロック発生器５０のような高周波回路に特に良
く適している。
波数検出器６４は、従来技術で周知のいくつかのタイプ
の位相検出回路のいずれかに従って構成することができ
る。従来のデジタル位相検出器の例がディー．ケィ．ジ
オング，ジー．ボリエロ．ディー．ホッジス．およびア
ール．カッツの論文“Ｄｅｓｉｇｎ ｏｆ ＰＬＬ−Ｂ
ａｓｅｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ Ｃｉｒ
ｃｕｉｔ”ＩＥＥＥｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２２，
Ｎｏ．２（１９８７年４月），第２５５−２６１頁に記
載されている。その方法に従った位相−周波数検出器６
４の構造は優れた性能を提供するものと考えられ、その
ため本発明の好ましい実施例に従ったＤＣＯ６０を含む
ＰＬＬクロック発生器５０のような高周波回路に特に良
く適している。
【００４５】この例に従って、位相−周波数検出器６４
はＩＮＣＬＫおよびＦＢＣＬＫ線上のクロック信号のエ
ッジ間の位相関係を検出し、当業者ならば位相比較を行
うエッジの選択は位相−周波数検出器６４を実現するの
に使用される組合せ論理の重要ではない変更に応じてな
されることが容易にお判りであろう。動作に関して、位
相−周波数検出器６４はこれらのクロック信号エッジ間
の位相関係を示す信号を発生し、これらの信号をデジタ
ルループフィルタ６２へ送る。
はＩＮＣＬＫおよびＦＢＣＬＫ線上のクロック信号のエ
ッジ間の位相関係を検出し、当業者ならば位相比較を行
うエッジの選択は位相−周波数検出器６４を実現するの
に使用される組合せ論理の重要ではない変更に応じてな
されることが容易にお判りであろう。動作に関して、位
相−周波数検出器６４はこれらのクロック信号エッジ間
の位相関係を示す信号を発生し、これらの信号をデジタ
ルループフィルタ６２へ送る。
【００４６】次に、図５を参照して、ループフィルタ６
２の構造および動作について説明する。デジタルループ
フィルタ６２はいくつかの従来の設計の中の１つに従っ
て実現することができる。ＰＬＬクロック発生器５０に
関して有用なデジタルループフィルタの例が、ダブリュ
ー．リンゼーおよびシー．チーの論理“Ａ Ｓｕｒｖｅ
ｙ ｏｆ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐｓ”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
ＩＥＥＥ，ｖｏｌ．６９（１９８１年４月），第４１
０−４３１頁、およびアール．イー．ベストのＰｈａｓ
ｅ−Ｌｏｃｋｅｄ Ｌｏｏｐｓ：Ｔｈｅｏｒｙ，Ｄｅｓ
ｉｇｎ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，３ｒｄ
ｅｄｉｔｉｏｎ，Ｎｅｗ Ｙｏｒｋ：ＭｃＧｒａｗ−Ｈ
ｉｌｌ，１９９７に記載されている。
２の構造および動作について説明する。デジタルループ
フィルタ６２はいくつかの従来の設計の中の１つに従っ
て実現することができる。ＰＬＬクロック発生器５０に
関して有用なデジタルループフィルタの例が、ダブリュ
ー．リンゼーおよびシー．チーの論理“Ａ Ｓｕｒｖｅ
ｙ ｏｆ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐｓ”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
ＩＥＥＥ，ｖｏｌ．６９（１９８１年４月），第４１
０−４３１頁、およびアール．イー．ベストのＰｈａｓ
ｅ−Ｌｏｃｋｅｄ Ｌｏｏｐｓ：Ｔｈｅｏｒｙ，Ｄｅｓ
ｉｇｎ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，３ｒｄ
ｅｄｉｔｉｏｎ，Ｎｅｗ Ｙｏｒｋ：ＭｃＧｒａｗ−Ｈ
ｉｌｌ，１９９７に記載されている。
【００４７】図５に示すように、ループフィルタ６２は
位相−周波数検出器６４からのＵＰ，ＤＮ線上の信号を
受信し、これらの信号をＤＣＯ６０の発信周波数を制御
するＤＣＯＣＷ線上のデジタル制御語へ変換する。本発
明の好ましい実施例に従って、ループフィルタ６２は、
後述するように、アップ／ダウン検出およびパルス繰返
し論理８６、クロック発生およびパルス引き伸ばし論理
８８、デジタルローパスフィルタ９０、およびシンクロ
ナイザ９１の４段で構成されている。もちろん、従来の
他の方法に従ったデジタルループフィルタを使用するこ
とも考えられるが、ＵＰ，ＤＮ線上の極端に小さいパル
スに応答してＤＣＯ６０の発振周波数を微設定する優れ
た性能により、本発明のこの代表的な実施例に従ったル
ープフィルタ６２の構造が好ましい。
位相−周波数検出器６４からのＵＰ，ＤＮ線上の信号を
受信し、これらの信号をＤＣＯ６０の発信周波数を制御
するＤＣＯＣＷ線上のデジタル制御語へ変換する。本発
明の好ましい実施例に従って、ループフィルタ６２は、
後述するように、アップ／ダウン検出およびパルス繰返
し論理８６、クロック発生およびパルス引き伸ばし論理
８８、デジタルローパスフィルタ９０、およびシンクロ
ナイザ９１の４段で構成されている。もちろん、従来の
他の方法に従ったデジタルループフィルタを使用するこ
とも考えられるが、ＵＰ，ＤＮ線上の極端に小さいパル
スに応答してＤＣＯ６０の発振周波数を微設定する優れ
た性能により、本発明のこの代表的な実施例に従ったル
ープフィルタ６２の構造が好ましい。
【００４８】前記したように、アップ／ダウン検出およ
びパルス繰返し論理８６は、所望により相補形式で提供
することができる、各ＵＰ，ＤＮ線対の一方もしくは両
方を受信する。本発明のこの実施例に従ったアップ／ダ
ウン検出およびパルス繰返し論理８６は、ＵＰ，ＤＮ線
上の活性化遷移に応答して固定持続時間のパルスを発生
する論理回路を含んでいる。さらに、アップ／ダウン検
出およびパルス繰返し論理８６は、好ましくは、ＩＮＣ
ＬＫおよびＦＢＣＬＫ線上のクロック信号も受信し、そ
れらの周波数差が著しいためにＵＰ，ＤＮ線上の信号が
長時間表明されるような場合に、これらのクロック信号
を使用してＵＰＰＬＳ，ＤＮＰＬＳの適切な線上に繰返
しパルスを発生する。
びパルス繰返し論理８６は、所望により相補形式で提供
することができる、各ＵＰ，ＤＮ線対の一方もしくは両
方を受信する。本発明のこの実施例に従ったアップ／ダ
ウン検出およびパルス繰返し論理８６は、ＵＰ，ＤＮ線
上の活性化遷移に応答して固定持続時間のパルスを発生
する論理回路を含んでいる。さらに、アップ／ダウン検
出およびパルス繰返し論理８６は、好ましくは、ＩＮＣ
ＬＫおよびＦＢＣＬＫ線上のクロック信号も受信し、そ
れらの周波数差が著しいためにＵＰ，ＤＮ線上の信号が
長時間表明されるような場合に、これらのクロック信号
を使用してＵＰＰＬＳ，ＤＮＰＬＳの適切な線上に繰返
しパルスを発生する。
【００４９】例えば、図６を参照して、ＡＮＤゲート９
８は一方の入力にＵＰ線を受信し他方の入力にＮＡＮＤ
ゲート１００の出力を受信し、その出力にＵＰＰＬＳ線
上のパルスを発生する。ＮＡＮＤゲート１００は一方の
入力にＵＰ線（遅延段９９により遅延されている）を受
信し、他方の入力にＩＮＣＬＫ線（遅延段１０１により
遅延されている）を受信する。遅延段９９，１０１の伝
搬遅延はＵＰ，ＩＮＣＬＫ線上の信号間の到来時間の任
意の不一致を考慮して選択される。動作に関して、ＡＮ
Ｄゲート９８は、遷移が遅延段９９およびＮＡＮＤゲー
ト１００を通過するような時間まで、ＵＰ線上のローか
らハイへの遷移に応答してＵＰＰＬＳ線上にパルスを発
生する。ＵＰ線上のパルスがＩＮＣＬＫ線上のクロック
信号の数サイクルの間アクティブレベルにとどまる場合
には、ＩＮＣＬＫ線上のクロック信号の各サイクルによ
り、遅延段１０１およびＮＡＮＤゲート１００を介し
て、ＩＮＣＬＫ線上の入力クロックの周波数に対応する
周波数でＵＰＰＬＳ線上のＡＮＤゲート９８の出力にさ
らに遷移が生じる。
８は一方の入力にＵＰ線を受信し他方の入力にＮＡＮＤ
ゲート１００の出力を受信し、その出力にＵＰＰＬＳ線
上のパルスを発生する。ＮＡＮＤゲート１００は一方の
入力にＵＰ線（遅延段９９により遅延されている）を受
信し、他方の入力にＩＮＣＬＫ線（遅延段１０１により
遅延されている）を受信する。遅延段９９，１０１の伝
搬遅延はＵＰ，ＩＮＣＬＫ線上の信号間の到来時間の任
意の不一致を考慮して選択される。動作に関して、ＡＮ
Ｄゲート９８は、遷移が遅延段９９およびＮＡＮＤゲー
ト１００を通過するような時間まで、ＵＰ線上のローか
らハイへの遷移に応答してＵＰＰＬＳ線上にパルスを発
生する。ＵＰ線上のパルスがＩＮＣＬＫ線上のクロック
信号の数サイクルの間アクティブレベルにとどまる場合
には、ＩＮＣＬＫ線上のクロック信号の各サイクルによ
り、遅延段１０１およびＮＡＮＤゲート１００を介し
て、ＩＮＣＬＫ線上の入力クロックの周波数に対応する
周波数でＵＰＰＬＳ線上のＡＮＤゲート９８の出力にさ
らに遷移が生じる。
【００５０】ＤＮＰＬＳ線上にパルスを発生するアップ
／ダウン検出およびパルス繰返し論理８６の構造および
動作も同様であり、ＤＮ線はＡＮＤゲート１０２の一方
の入力へ転送され、かつ遅延段１０３およびＮＡＮＤゲ
ート１０４を介してＡＮＤゲート１０２の第２の入力に
接続され、クロック線ＦＢＣＬＫは遅延段１０５を介し
てＮＡＮＤゲート１０４の第２の入力へ加えられる。し
たがって、同様に、ＤＮ線上の各パルスに応答してＤＮ
ＰＬＳ線上にパルスが現れ、ＤＮ線がある時間アクティ
ブにとどまれば、ＦＢＣＬＫ線上のクロック信号の各サ
イクル毎に現れる。
／ダウン検出およびパルス繰返し論理８６の構造および
動作も同様であり、ＤＮ線はＡＮＤゲート１０２の一方
の入力へ転送され、かつ遅延段１０３およびＮＡＮＤゲ
ート１０４を介してＡＮＤゲート１０２の第２の入力に
接続され、クロック線ＦＢＣＬＫは遅延段１０５を介し
てＮＡＮＤゲート１０４の第２の入力へ加えられる。し
たがって、同様に、ＤＮ線上の各パルスに応答してＤＮ
ＰＬＳ線上にパルスが現れ、ＤＮ線がある時間アクティ
ブにとどまれば、ＦＢＣＬＫ線上のクロック信号の各サ
イクル毎に現れる。
【００５１】クロック発生およびパルス引伸し論理８８
はＵＰＰＬＳ，ＤＮＰＬＳ線上の信号を受信し、そのい
ずれかの立上り縁に応答してＬＦＣＬＫ線上にループフ
ィルタクロック信号を発生し、ＤＮ／（反転ＵＰ）線上
のレベルと組み合わせてパルスがＵＰＰＬＳ線上にある
かＤＮＰＬＳ線上にあるかを示すことにより位相差極性
を表示する。例えば、図７に示すように、クロック発生
およびパルス引伸し論理８８はラッチ１０６，１０８を
含みそれらは、それぞれ、ＵＰＰＬＳ．ＤＮＰＬＳ線に
接続されたクロック入力を有し、ローとされたデータ入
力を有し、それぞれ、遅延段１０７，１０９を介してそ
れらの各Ｑ出力に接続されたアクティブロー設定入力を
有している。ラッチ１０６，１０８のＱ出力はＮＡＮＤ
ゲート１１２に加えられ、その出力は、遅延段１１３を
介してラッチ１１０のクロック入力およびＬＦＣＬＫ線
上のループフィルタクロックを駆動する。ラッチ１１０
はその入力にラッチ１０６のＱ出力を受信し、その出力
によりＤＮ／（反転ＵＰ）線を駆動する。
はＵＰＰＬＳ，ＤＮＰＬＳ線上の信号を受信し、そのい
ずれかの立上り縁に応答してＬＦＣＬＫ線上にループフ
ィルタクロック信号を発生し、ＤＮ／（反転ＵＰ）線上
のレベルと組み合わせてパルスがＵＰＰＬＳ線上にある
かＤＮＰＬＳ線上にあるかを示すことにより位相差極性
を表示する。例えば、図７に示すように、クロック発生
およびパルス引伸し論理８８はラッチ１０６，１０８を
含みそれらは、それぞれ、ＵＰＰＬＳ．ＤＮＰＬＳ線に
接続されたクロック入力を有し、ローとされたデータ入
力を有し、それぞれ、遅延段１０７，１０９を介してそ
れらの各Ｑ出力に接続されたアクティブロー設定入力を
有している。ラッチ１０６，１０８のＱ出力はＮＡＮＤ
ゲート１１２に加えられ、その出力は、遅延段１１３を
介してラッチ１１０のクロック入力およびＬＦＣＬＫ線
上のループフィルタクロックを駆動する。ラッチ１１０
はその入力にラッチ１０６のＱ出力を受信し、その出力
によりＤＮ／（反転ＵＰ）線を駆動する。
【００５２】動作に関して、ＵＰＰＬＳ線上の各パルス
はラッチ１０６をクロックしてロー論理レベルを格納
し、ＤＮＰＬＳ線上の各パルスはラッチ１０８をクロッ
クしてロー論理レベルを記憶する。入力パルスによりラ
ッチ１０６，１０８の対応する一方のＱ出力はＮＡＮＤ
ゲート１１２の出力をハイ論理レベルへ切り替えて、ラ
ッチ１０６のＱ出力の状態をＤＮ／（反転ＵＰ）線上に
現れるラッチ１１０へクロックインするパルスをＬＦＣ
ＬＫ線上に発生する（遅延段１１３の遅延後）。したが
って、ＵＰＰＬＳ線によりＬＦＣＬＫ線上にパルスが発
生すれば、ラッチ１１０のＱ出力はローとなり、ＤＮＰ
ＬＳ線上のパルスによりＬＦＣＬＫパルスが生じている
場合には、ラッチ１１０のＱ出力はハイのままである。
ラッチ１０６，１０８の一方を切り替えるとそのＱ出力
は、遅延段１０７，１０９の遅延周期に続いて再びハイ
となる。次に、ＤＮ／（反転ＵＰ）線はローパスフィル
タ９０へ転送される。
はラッチ１０６をクロックしてロー論理レベルを格納
し、ＤＮＰＬＳ線上の各パルスはラッチ１０８をクロッ
クしてロー論理レベルを記憶する。入力パルスによりラ
ッチ１０６，１０８の対応する一方のＱ出力はＮＡＮＤ
ゲート１１２の出力をハイ論理レベルへ切り替えて、ラ
ッチ１０６のＱ出力の状態をＤＮ／（反転ＵＰ）線上に
現れるラッチ１１０へクロックインするパルスをＬＦＣ
ＬＫ線上に発生する（遅延段１１３の遅延後）。したが
って、ＵＰＰＬＳ線によりＬＦＣＬＫ線上にパルスが発
生すれば、ラッチ１１０のＱ出力はローとなり、ＤＮＰ
ＬＳ線上のパルスによりＬＦＣＬＫパルスが生じている
場合には、ラッチ１１０のＱ出力はハイのままである。
ラッチ１０６，１０８の一方を切り替えるとそのＱ出力
は、遅延段１０７，１０９の遅延周期に続いて再びハイ
となる。次に、ＤＮ／（反転ＵＰ）線はローパスフィル
タ９０へ転送される。
【００５３】本発明のこの実施例に従って、ローパスフ
ィルタ９０はシンクロナイザ９１と組み合わされ、ＬＦ
ＣＬＫ線上のループフィルタクロックの一連のパルスに
わたるＤＮ／（反転ＵＰ）線上の一連の論理レベルに応
答して、ＤＣＯＣＷ線上にＤＣＯ６０への６ビット制御
語を発生する（図４）。この６ビット制御語はＤＣＯ６
０の発振周波数、したがって、ＤＣＯＣＬＫおよびＯＵ
ＴＣＬＫ線上のクロック信号の周波数を設定する。本発
明のこの実施例に従って、ローパスフィルタ９０は比例
および積分型である。
ィルタ９０はシンクロナイザ９１と組み合わされ、ＬＦ
ＣＬＫ線上のループフィルタクロックの一連のパルスに
わたるＤＮ／（反転ＵＰ）線上の一連の論理レベルに応
答して、ＤＣＯＣＷ線上にＤＣＯ６０への６ビット制御
語を発生する（図４）。この６ビット制御語はＤＣＯ６
０の発振周波数、したがって、ＤＣＯＣＬＫおよびＯＵ
ＴＣＬＫ線上のクロック信号の周波数を設定する。本発
明のこの実施例に従って、ローパスフィルタ９０は比例
および積分型である。
【００５４】本発明の好ましい実施例に従って、ローパ
スフィルタ９０は図８に示すようにモデル化することが
でき、ｓｇｎ（ΔＤＣＯＣＷ）線上の１ビット入力によ
り、ＩＮＣＬＫおよびＦＢＣＬＫ線上のクロック信号間
の位相エラーを修正するＤＣＯ制御語ＤＣＯＣＷに必要
な変化の符号および極性が指定され、ｓｇｎ（ΔＤＣＯ
ＣＷ）はＤＮ／（反転ＵＰ）線がハイ（すなわち、ＦＢ
ＣＬＫがＩＮＣＬＫよりも進相）であれば＋１となり、
ＤＮ／（反転ＵＰ）線がロー（すなわち、ＦＢＣＬＫが
ＩＮＣＬＫよりも遅相）であれば−１となる。図８のモ
デルからの出力制御語は下記のＺ変換領域関係に対応す
る６ビットデジタル表現である。
スフィルタ９０は図８に示すようにモデル化することが
でき、ｓｇｎ（ΔＤＣＯＣＷ）線上の１ビット入力によ
り、ＩＮＣＬＫおよびＦＢＣＬＫ線上のクロック信号間
の位相エラーを修正するＤＣＯ制御語ＤＣＯＣＷに必要
な変化の符号および極性が指定され、ｓｇｎ（ΔＤＣＯ
ＣＷ）はＤＮ／（反転ＵＰ）線がハイ（すなわち、ＦＢ
ＣＬＫがＩＮＣＬＫよりも進相）であれば＋１となり、
ＤＮ／（反転ＵＰ）線がロー（すなわち、ＦＢＣＬＫが
ＩＮＣＬＫよりも遅相）であれば−１となる。図８のモ
デルからの出力制御語は下記のＺ変換領域関係に対応す
る６ビットデジタル表現である。
【数１０】ＤＣＯＣＷ［５：０］＝Ｋ１・ｓｇｎ（ΔＤ
ＣＯＣＷ）＋Ｋ２・ｓｇｎ（ΔＤＣＯＣＷ）／１−Ｚ
−１ 本発明の実施例に従って、近似位相伝達関数の初期微
分、それに続く位相ステップ、周波数ステップ、および
従来技術で周知の周波数ランプ安定度シミュレーション
を含む解析的および経験的方法により、所与の実施例に
ついて係数Ｋ１，Ｋ２の値を得ることができる。係数Ｋ
１，Ｋ２の最適値はプログラマブル分周器６６（図４）
の除数に従って異なり、この除数はＰＬＬクロック発生
器５０のループ利得に直接影響することが判っている。
プログラマブル分周器６６について前記したように、本
発明の好ましい実施例に従って、１から１５の範囲の除
数Ｎに対する係数Ｋ１，Ｋ２の好ましい値は次のようで
ある。
ＣＯＣＷ）＋Ｋ２・ｓｇｎ（ΔＤＣＯＣＷ）／１−Ｚ
−１ 本発明の実施例に従って、近似位相伝達関数の初期微
分、それに続く位相ステップ、周波数ステップ、および
従来技術で周知の周波数ランプ安定度シミュレーション
を含む解析的および経験的方法により、所与の実施例に
ついて係数Ｋ１，Ｋ２の値を得ることができる。係数Ｋ
１，Ｋ２の最適値はプログラマブル分周器６６（図４）
の除数に従って異なり、この除数はＰＬＬクロック発生
器５０のループ利得に直接影響することが判っている。
プログラマブル分周器６６について前記したように、本
発明の好ましい実施例に従って、１から１５の範囲の除
数Ｎに対する係数Ｋ１，Ｋ２の好ましい値は次のようで
ある。
【表２】 係数Ｋ１，Ｋ２の値の分母の２の累乗の選択はローパス
フィルタ９０のハードウェアの実現を単純化するために
なされた。
フィルタ９０のハードウェアの実現を単純化するために
なされた。
【００５５】ローパスフィルタ９０を別々の整数部およ
び分数部へ分離する必要性を含めて、デジタルＰＬＬク
ロック発生器５０内の有限数の周波数量子化レベルと組
み合わせてローパスフィルタ９０内で分数値の係数
Ｋ１，Ｋ２を使用するため、本発明に関してハードウェ
アのある制約が観察された。図５に戻って、本発明の好
ましい実施例に従ったローパスフィルタ９０は分数周波
数カウンタ９２を含み、それはＤＮ／（反転ＵＰ），Ｌ
ＦＣＬＫ線上の信号を受信する。ＬＦＣＬＫ線上のルー
プフィルタクロックの各パルスにおけるＤＮ／（反転Ｕ
Ｐ）線上の状態に基づいて、分数周波数カウンタ９２は
部分周波数ステップを累積し、ＭＡＸ，ＭＩＮ線上の信
号により、累積した部分周波数が、それぞれ、最大値
（１−Ｋ２）もしくは最小値（０）に達していることを
表示する。本発明のこの実施例に従って、プログラマブ
ル分周器６６（図４）がＤＣＯＣＬＫ線上の周波数を分
割してＦＢＣＬＫを発生する除数の値がＤＩＶ線上の分
数周波数カウンタ９２へ転送され、最大分数値（１−Ｋ
２）を求められるようにされる。分数周波数カウンタ９
２は、ＤＮ／（反転ＵＰ）線上の状態に応じてＬＦＣＬ
Ｋ線上の各パルスにより増分もしくは減分される５ビッ
トアキュムレータ（係数Ｋ２の考えられる最小値は１／
３２と仮定する）により実現することができる。ＤＩＶ
線上の値により示されるこのアキュムレータのＬＳＢ数
がラップアラウンド（ｗｒａｐ−ａｒｏｕｎｄ）検出に
より調べられ、最大値もしくは最小値に達しているか確
認される。
び分数部へ分離する必要性を含めて、デジタルＰＬＬク
ロック発生器５０内の有限数の周波数量子化レベルと組
み合わせてローパスフィルタ９０内で分数値の係数
Ｋ１，Ｋ２を使用するため、本発明に関してハードウェ
アのある制約が観察された。図５に戻って、本発明の好
ましい実施例に従ったローパスフィルタ９０は分数周波
数カウンタ９２を含み、それはＤＮ／（反転ＵＰ），Ｌ
ＦＣＬＫ線上の信号を受信する。ＬＦＣＬＫ線上のルー
プフィルタクロックの各パルスにおけるＤＮ／（反転Ｕ
Ｐ）線上の状態に基づいて、分数周波数カウンタ９２は
部分周波数ステップを累積し、ＭＡＸ，ＭＩＮ線上の信
号により、累積した部分周波数が、それぞれ、最大値
（１−Ｋ２）もしくは最小値（０）に達していることを
表示する。本発明のこの実施例に従って、プログラマブ
ル分周器６６（図４）がＤＣＯＣＬＫ線上の周波数を分
割してＦＢＣＬＫを発生する除数の値がＤＩＶ線上の分
数周波数カウンタ９２へ転送され、最大分数値（１−Ｋ
２）を求められるようにされる。分数周波数カウンタ９
２は、ＤＮ／（反転ＵＰ）線上の状態に応じてＬＦＣＬ
Ｋ線上の各パルスにより増分もしくは減分される５ビッ
トアキュムレータ（係数Ｋ２の考えられる最小値は１／
３２と仮定する）により実現することができる。ＤＩＶ
線上の値により示されるこのアキュムレータのＬＳＢ数
がラップアラウンド（ｗｒａｐ−ａｒｏｕｎｄ）検出に
より調べられ、最大値もしくは最小値に達しているか確
認される。
【００５６】丸め論理９４が分数周波数カウンタ９２か
らのＭＡＸ，ＭＩＮ線上の信号を、ＤＮ／（反転Ｕ
Ｐ），ＬＦＣＬＫ線上の信号と共に受信する。丸め論理
９４は最も最近の周波数修正が周波数値の現在の整数部
の調整を必要とするかを確認し、必要であればＤＣＯＤ
Ｎ線（下向き周波数調整に対する）もしくはＤＣＯＵＰ
線（上向き周波数調整に対する）の一方へ信号を配布す
る。図９に本発明の好ましい実施例に従った丸め論理９
４の代表的な例を示し、ＤＮ／（反転ＵＰ）線上の周波
数修正の変化方向に応答し、ＭＡＸ．ＭＩＮ線上の信号
で示される分数周波数ラップアラウンド状況に応答し、
かつ後述するように、ラップアラウンド状況に続く方向
変化時にＤＣＯＤＮ，ＤＣＯＵＰ線上に整数部調整信号
が発生される。
らのＭＡＸ，ＭＩＮ線上の信号を、ＤＮ／（反転Ｕ
Ｐ），ＬＦＣＬＫ線上の信号と共に受信する。丸め論理
９４は最も最近の周波数修正が周波数値の現在の整数部
の調整を必要とするかを確認し、必要であればＤＣＯＤ
Ｎ線（下向き周波数調整に対する）もしくはＤＣＯＵＰ
線（上向き周波数調整に対する）の一方へ信号を配布す
る。図９に本発明の好ましい実施例に従った丸め論理９
４の代表的な例を示し、ＤＮ／（反転ＵＰ）線上の周波
数修正の変化方向に応答し、ＭＡＸ．ＭＩＮ線上の信号
で示される分数周波数ラップアラウンド状況に応答し、
かつ後述するように、ラップアラウンド状況に続く方向
変化時にＤＣＯＤＮ，ＤＣＯＵＰ線上に整数部調整信号
が発生される。
【００５７】図９に示すように、ラッチ１１４はＬＦＣ
ＬＫ線上のループフィルタクロックを受信するクロック
入力およびＤＮ／（反転ＵＰ）線を受信するＤ入力を有
し、そのため、ラッチ１１４はループフィルタクロック
の前のサイクルからのＤＮ／（反転ＵＰ）線の状態を記
憶し、この状態を排他的ＯＲゲート１１６の一方の入力
へ加える。排他的ＯＲゲート１１６はその他方の入力に
ＤＮ／（反転ＵＰ）線の現在の状態を受信し、周波数修
正信号の変化方向に対応する、ＤＮ／（反転ＵＰ）線の
現在および前の状態が互いに異なる場合にＳＷ線をアク
ティブレベルで駆動する。ＳＷ線はＯＲゲート１１８，
１２２の入力へ加えられ、その出力はそれぞれＡＮＤゲ
ート１２０，１２４の入力に加えられる。ＡＮＤゲート
１２０は第２の入力にＤＮ／（反転ＵＰ）線を受信し、
その出力でＤＣＯＤＮ線を駆動し、同様に、ＡＮＤゲー
ト１２４はその第２の入力にＤＮ／（反転ＵＰ）線の補
数を受信し（インバータ１２３を介して）、その出力で
ＤＣＯＵＰ線を駆動する。したがって、周波数修正信号
（ＳＷ線線上に示す）の方向変化がＯＲゲート１１８，
１２２を介して転送され、ＤＮ／（反転ＵＰ）線上の周
波数修正信号の現在状態に応じて、ＤＣＯＤＮ，ＤＣＯ
ＵＰ線の一方に整数調整信号を発生する。
ＬＫ線上のループフィルタクロックを受信するクロック
入力およびＤＮ／（反転ＵＰ）線を受信するＤ入力を有
し、そのため、ラッチ１１４はループフィルタクロック
の前のサイクルからのＤＮ／（反転ＵＰ）線の状態を記
憶し、この状態を排他的ＯＲゲート１１６の一方の入力
へ加える。排他的ＯＲゲート１１６はその他方の入力に
ＤＮ／（反転ＵＰ）線の現在の状態を受信し、周波数修
正信号の変化方向に対応する、ＤＮ／（反転ＵＰ）線の
現在および前の状態が互いに異なる場合にＳＷ線をアク
ティブレベルで駆動する。ＳＷ線はＯＲゲート１１８，
１２２の入力へ加えられ、その出力はそれぞれＡＮＤゲ
ート１２０，１２４の入力に加えられる。ＡＮＤゲート
１２０は第２の入力にＤＮ／（反転ＵＰ）線を受信し、
その出力でＤＣＯＤＮ線を駆動し、同様に、ＡＮＤゲー
ト１２４はその第２の入力にＤＮ／（反転ＵＰ）線の補
数を受信し（インバータ１２３を介して）、その出力で
ＤＣＯＵＰ線を駆動する。したがって、周波数修正信号
（ＳＷ線線上に示す）の方向変化がＯＲゲート１１８，
１２２を介して転送され、ＤＮ／（反転ＵＰ）線上の周
波数修正信号の現在状態に応じて、ＤＣＯＤＮ，ＤＣＯ
ＵＰ線の一方に整数調整信号を発生する。
【００５８】ＭＡＸ線もＯＲゲート１１８の入力へ転送
され、ＭＩＮ線はＯＲゲート１２２の入力へ転送され
る。したがって、ＭＡＸ線が分数周波数カウンタ９２に
より表明されると、現在の周波数修正信号はダウンであ
ることを示すＤＮ／（反転ＵＰ）線上の周波数修正方向
との組合せにより、ＡＮＤゲート１２０がＤＣＯＤＮ線
上に整数調整信号を送出し、この組合せは次の整数範囲
へ減少する所望の周波数に対応する。逆に、ＭＡＸ線が
表明されると、現在の周波数修正方向はアップであるこ
とを示すＤＮ／（反転ＵＰ）線上の周波数修正信号との
組合せにより、ＡＮＤゲート１２４がＤＣＯＵＰ線上に
整数調整信号を送出し、この組合せは次の整数範囲へ増
加する所望の周波数に対応する。
され、ＭＩＮ線はＯＲゲート１２２の入力へ転送され
る。したがって、ＭＡＸ線が分数周波数カウンタ９２に
より表明されると、現在の周波数修正信号はダウンであ
ることを示すＤＮ／（反転ＵＰ）線上の周波数修正方向
との組合せにより、ＡＮＤゲート１２０がＤＣＯＤＮ線
上に整数調整信号を送出し、この組合せは次の整数範囲
へ減少する所望の周波数に対応する。逆に、ＭＡＸ線が
表明されると、現在の周波数修正方向はアップであるこ
とを示すＤＮ／（反転ＵＰ）線上の周波数修正信号との
組合せにより、ＡＮＤゲート１２４がＤＣＯＵＰ線上に
整数調整信号を送出し、この組合せは次の整数範囲へ増
加する所望の周波数に対応する。
【００５９】本発明に関して、周波数修正信号の方向変
化がラップアラウンドにすぐ続く場合には不正確さが生
じ得ることが判っている。方向変化は転送されるが（図
９の実施例のＳＷ線を介して）、この単一増分もしくは
減分はすぐ前のラップアラウンドイベントの影響を反転
するのに十分ではない。特に、ラップアラウンドイベン
トにすぐ続く任意奇数の方向変化がこの不足修正を生
じ、ラップアラウンドによる偶数の方向変化は互いに相
殺される。
化がラップアラウンドにすぐ続く場合には不正確さが生
じ得ることが判っている。方向変化は転送されるが（図
９の実施例のＳＷ線を介して）、この単一増分もしくは
減分はすぐ前のラップアラウンドイベントの影響を反転
するのに十分ではない。特に、ラップアラウンドイベン
トにすぐ続く任意奇数の方向変化がこの不足修正を生
じ、ラップアラウンドによる偶数の方向変化は互いに相
殺される。
【００６０】したがって、丸め論理９４はラッチ１２
６，１２８を含み、その各々がＬＦＣＬＫ線上のループ
フィルタクロックによりクロックされて付加サイクルに
対するＭＡＸ，ＭＩＮ線の状態を記憶し、ラッチ１２
６，１２８のＱ出力は、それぞれ、ＭＡＸＴ−１および
ＭＩＮＴ−１線を介して各ＡＮＤゲート１３４，１３６
の入力へ与えられ、前のループフィルタクロックサイク
ルのＭＡＸおよびＭＩＮ線の状態を示す。奇数の方向変
化が生じているかどうかの表示がＮＯＲゲート１３０と
ラッチ１３２の組合せにより発生される。ＮＯＲゲート
１３０は反転入力にＳＷ線を受信し、非反転入力にラッ
チ１３２のＱ出力を受信し、その出力からラッチ１３２
のＤ入力を駆動し、ラッチ１３２はＬＦＣＬＫ線上のル
ープフィルタクロックによりクロックされる。ラッチ１
３２のＱ出力はＳＷＯＤＤ線を駆動し、それはＡＮＤゲ
ート１３４，１３６の入力へ加えられる。この構造によ
り、シーケンス内の奇数番スイッチであるＳＷ線上に示
す現在の方向スイッチに応答してＳＷＯＤＤ線が駆動さ
れ、そのような場合、先行するループフィルタクロック
サイクルのラップアラウンドイベントを表示するように
アクティブであるＭＡＸＴ−１およびＭＩＮＴ−１線の
一方と組合せて、ＯＲゲート１１８，１２２の対応する
方がその出力をハイへ駆動して、ＤＮ／（反転ＵＰ）線
の現在方向によりイネーブルされる場合に、ＤＣＯＤ
Ｎ，ＤＣＯＵＰ線の適切な一方を発生させる。例えば、
ダウン方向への現在の方向変化が奇数番であり前のサイ
クルが最大（ＭＡＸＴ−１はアクティブ）へのラップア
ラウンドを含んでいる場合には、ＤＣＯＤＮ線上の整数
調整が発生され、この場合必要な付加調整が行われる。
６，１２８を含み、その各々がＬＦＣＬＫ線上のループ
フィルタクロックによりクロックされて付加サイクルに
対するＭＡＸ，ＭＩＮ線の状態を記憶し、ラッチ１２
６，１２８のＱ出力は、それぞれ、ＭＡＸＴ−１および
ＭＩＮＴ−１線を介して各ＡＮＤゲート１３４，１３６
の入力へ与えられ、前のループフィルタクロックサイク
ルのＭＡＸおよびＭＩＮ線の状態を示す。奇数の方向変
化が生じているかどうかの表示がＮＯＲゲート１３０と
ラッチ１３２の組合せにより発生される。ＮＯＲゲート
１３０は反転入力にＳＷ線を受信し、非反転入力にラッ
チ１３２のＱ出力を受信し、その出力からラッチ１３２
のＤ入力を駆動し、ラッチ１３２はＬＦＣＬＫ線上のル
ープフィルタクロックによりクロックされる。ラッチ１
３２のＱ出力はＳＷＯＤＤ線を駆動し、それはＡＮＤゲ
ート１３４，１３６の入力へ加えられる。この構造によ
り、シーケンス内の奇数番スイッチであるＳＷ線上に示
す現在の方向スイッチに応答してＳＷＯＤＤ線が駆動さ
れ、そのような場合、先行するループフィルタクロック
サイクルのラップアラウンドイベントを表示するように
アクティブであるＭＡＸＴ−１およびＭＩＮＴ−１線の
一方と組合せて、ＯＲゲート１１８，１２２の対応する
方がその出力をハイへ駆動して、ＤＮ／（反転ＵＰ）線
の現在方向によりイネーブルされる場合に、ＤＣＯＤ
Ｎ，ＤＣＯＵＰ線の適切な一方を発生させる。例えば、
ダウン方向への現在の方向変化が奇数番であり前のサイ
クルが最大（ＭＡＸＴ−１はアクティブ）へのラップア
ラウンドを含んでいる場合には、ＤＣＯＤＮ線上の整数
調整が発生され、この場合必要な付加調整が行われる。
【００６１】ローパスフィルタ９０内の整数周波数カウ
ンタ９６は丸め論理９４からのＤＣＯＤＮ，ＤＣＯＵＰ
線上の信号を受信し、ＤＣＯ６０（図４）が作動する周
波数に対応する飽和デジタルカウントを維持する。本発
明のこの実施例では、ＤＣＯ６０はシンクロナイザ９１
からの６本のＤＣＯＣＷ線上のデジタル語により表示さ
れる６４のサイクル周期の１つに従って作動する。した
がって、整数周波数カウンタ９６は６ビットカウンタを
含みそれは、カウンタがサイクル周波数ではなくサイク
ル周期を記憶することを考えると、ＤＣＯＵＰ線上にパ
ルスを受信すると減少しＤＣＯＤＮ線上にパルスを受信
すると増加する。整数周波数カウンタ９６内の飽和論理
は最大および最小カウンタ値を維持し、オーバフローや
アンダーフローの場合にサイクル周期が“ラップアラウ
ンド”されないようにする。
ンタ９６は丸め論理９４からのＤＣＯＤＮ，ＤＣＯＵＰ
線上の信号を受信し、ＤＣＯ６０（図４）が作動する周
波数に対応する飽和デジタルカウントを維持する。本発
明のこの実施例では、ＤＣＯ６０はシンクロナイザ９１
からの６本のＤＣＯＣＷ線上のデジタル語により表示さ
れる６４のサイクル周期の１つに従って作動する。した
がって、整数周波数カウンタ９６は６ビットカウンタを
含みそれは、カウンタがサイクル周波数ではなくサイク
ル周期を記憶することを考えると、ＤＣＯＵＰ線上にパ
ルスを受信すると減少しＤＣＯＤＮ線上にパルスを受信
すると増加する。整数周波数カウンタ９６内の飽和論理
は最大および最小カウンタ値を維持し、オーバフローや
アンダーフローの場合にサイクル周期が“ラップアラウ
ンド”されないようにする。
【００６２】整数周波数カウンタ９６の内容はＬＦ線を
介してシンクロナイザ９１へ与えられ、それはＬＦ線の
状態をＤＣＯＣＬＫ線上のクロック信号と同期化させ
る。好ましくは、この同期化はＬＦＣＬＫ線上のループ
フィルタクロックの立上り縁の後の短い時間だけＤＣＯ
ＣＬＫ線上のクロック信号がＬＦ線の状態をラッチする
のを阻止して、ＬＦ線上の不安定状態のラッチングを回
避するように実行される。シンクロナイザ９１は整数周
波数カウンタ９６の同期化した内容をＤＣＯＣＷ線を介
してＤＣＯ６０へ与える。
介してシンクロナイザ９１へ与えられ、それはＬＦ線の
状態をＤＣＯＣＬＫ線上のクロック信号と同期化させ
る。好ましくは、この同期化はＬＦＣＬＫ線上のループ
フィルタクロックの立上り縁の後の短い時間だけＤＣＯ
ＣＬＫ線上のクロック信号がＬＦ線の状態をラッチする
のを阻止して、ＬＦ線上の不安定状態のラッチングを回
避するように実行される。シンクロナイザ９１は整数周
波数カウンタ９６の同期化した内容をＤＣＯＣＷ線を介
してＤＣＯ６０へ与える。
【００６３】図４に戻って、ＤＣＯ６０はデジタルルー
プフィルタ６２からのＤＣＯＣＷ線上のデジタル信号に
より制御された周波数を有する周期信号をＤＣＯＣＬＫ
線上に発生する。本発明の好ましい実施例に従って、Ｄ
ＣＯ６０は図４に関して前記したように、ＤＣＯＣＬＫ
線上の周期信号を有利な方法でデジタルループフィルタ
６２からのＤＣＯＣＷ線上のデジタル信号により制御さ
れる周波数で合成する。
プフィルタ６２からのＤＣＯＣＷ線上のデジタル信号に
より制御された周波数を有する周期信号をＤＣＯＣＬＫ
線上に発生する。本発明の好ましい実施例に従って、Ｄ
ＣＯ６０は図４に関して前記したように、ＤＣＯＣＬＫ
線上の周期信号を有利な方法でデジタルループフィルタ
６２からのＤＣＯＣＷ線上のデジタル信号により制御さ
れる周波数で合成する。
【００６４】次に、本発明の好ましい実施例に従ったＰ
ＬＬクロック発生器５０の全体動作を、図４および図４
から図９に示す詳細構造に関連して詳細に説明する。最
初に、ＰＬＬクロック発生器５０は制御信号によりさま
ざまな状態を設定するように構成される。図４の例で
は、ＩＮＣＬＫ線上の入力クロック信号として使用する
ＲＥＦＣＬＫ線上のシステム基準クロック（すなわち、
基本、１／２、もしくは１／４周波数）に基づいて適切
なクロック信号を選択するために、マルチプレクサ６
３，６５が制御される。また、プログラマブル分周器６
６はＤＣＯＣＬＫ線上のクロック信号の周波数を分割し
て、ＦＢＣＬＫ線上に帰還クロック信号を発生するよう
に構成されている。所与の除数に対して、位相−周波数
検出器６４、デジタルループフィルタ６２、ＤＣＯ６
０、およびプログラマブル分周器６６を含む負帰還ルー
プにより、ＰＬＬクロック発生器５０は下記の関係に従
う周波数のクロック信号をＤＣＯＣＬＫ線上に発生する
ようにされ、
ＬＬクロック発生器５０の全体動作を、図４および図４
から図９に示す詳細構造に関連して詳細に説明する。最
初に、ＰＬＬクロック発生器５０は制御信号によりさま
ざまな状態を設定するように構成される。図４の例で
は、ＩＮＣＬＫ線上の入力クロック信号として使用する
ＲＥＦＣＬＫ線上のシステム基準クロック（すなわち、
基本、１／２、もしくは１／４周波数）に基づいて適切
なクロック信号を選択するために、マルチプレクサ６
３，６５が制御される。また、プログラマブル分周器６
６はＤＣＯＣＬＫ線上のクロック信号の周波数を分割し
て、ＦＢＣＬＫ線上に帰還クロック信号を発生するよう
に構成されている。所与の除数に対して、位相−周波数
検出器６４、デジタルループフィルタ６２、ＤＣＯ６
０、およびプログラマブル分周器６６を含む負帰還ルー
プにより、ＰＬＬクロック発生器５０は下記の関係に従
う周波数のクロック信号をＤＣＯＣＬＫ線上に発生する
ようにされ、
【数１１】ｆＤＣＯ／Ｎ＝ｆＩＮＣＬＫ ここに、ｆＩＮＣＬＫはＩＮＣＬＫ線上の入力クロック
信号の周波数である。
信号の周波数である。
【００６５】前記したようにＰＬＬクロック発生器５０
が構成されると、位相−周波数検出器６４がＩＮＣＬＫ
線上のクロック信号の遷移の相対位置をＦＢＣＬＫ線上
の帰還クロック信号の遷移と比較することで動作が開始
される。ＰＬＬクロック発生器５０内のさまざまな部品
が、例えばイネーブル信号および関連回路（判り易くす
るために図４から図９には図示せず）により、この時間
までに立ち上げられており、ＤＣＯ６０は初期周波数で
作動開始してＦＢＣＬＫ線上に帰還クロック信号を発生
するようにされる。ロックイン過程の初期段階中に、所
望により、マルチプレクサ６７を制御してＯＵＴＣＬＫ
線上のクロック信号として使用するマルチプレクサ６５
の出力を選択することができる。
が構成されると、位相−周波数検出器６４がＩＮＣＬＫ
線上のクロック信号の遷移の相対位置をＦＢＣＬＫ線上
の帰還クロック信号の遷移と比較することで動作が開始
される。ＰＬＬクロック発生器５０内のさまざまな部品
が、例えばイネーブル信号および関連回路（判り易くす
るために図４から図９には図示せず）により、この時間
までに立ち上げられており、ＤＣＯ６０は初期周波数で
作動開始してＦＢＣＬＫ線上に帰還クロック信号を発生
するようにされる。ロックイン過程の初期段階中に、所
望により、マルチプレクサ６７を制御してＯＵＴＣＬＫ
線上のクロック信号として使用するマルチプレクサ６５
の出力を選択することができる。
【００６６】前記したように、位相−周波数検出器６４
による位相比較の結果はＵＰ，ＤＮ線上に送られる。こ
の例では、ＩＮＣＬＫ線上のクロック信号がＦＢＣＬＫ
線上の帰還クロック信号よりも進相であれば、位相−周
波数検出器６４はＵＰおよび（反転ＵＰ）線上のアクテ
ィブ信号を駆動し、逆に、ＩＮＣＬＫ線上のクロック信
号がＦＢＣＬＫ線上の帰還クロック信号よりも遅相であ
れば、位相−周波数検出器６４はＤＮおよび（反転Ｄ
Ｎ）線上のアクティブ信号を駆動する。これらの信号
は、ＬＦＣＬＫ線上のループフィルタクロック信号の発
生により同期的に、デジタルループフィルタ６２により
受信されて１次ローパスデジタルフィルタ（図８に示す
モデルに従ったような）が実現される。前記したよう
に、本発明の好ましい実施例に従ったデジタルループフ
ィルタ６２は分数部および整数部により構成されたロー
パスフィルタ９０を含み、分数周波数カウンタ９２は方
向信号に従って増分および減分され、丸み論理９４を介
して整数周波数カウンタ９６の調整を制御する。整数周
波数カウンタ９６はシンクロナイザ９１によりＦＢＣＬ
Ｋ線上の帰還クロック信号と同期化されて中間サイクル
周波数変化を防止し、ＬＦＣＬＫ線上のループフィルタ
クロックに対してゲートされて不安定性を回避する。デ
ジタルループフィルタ６２の出力はＤＣＯＣＷ線上のデ
ジタル制御語である。
による位相比較の結果はＵＰ，ＤＮ線上に送られる。こ
の例では、ＩＮＣＬＫ線上のクロック信号がＦＢＣＬＫ
線上の帰還クロック信号よりも進相であれば、位相−周
波数検出器６４はＵＰおよび（反転ＵＰ）線上のアクテ
ィブ信号を駆動し、逆に、ＩＮＣＬＫ線上のクロック信
号がＦＢＣＬＫ線上の帰還クロック信号よりも遅相であ
れば、位相−周波数検出器６４はＤＮおよび（反転Ｄ
Ｎ）線上のアクティブ信号を駆動する。これらの信号
は、ＬＦＣＬＫ線上のループフィルタクロック信号の発
生により同期的に、デジタルループフィルタ６２により
受信されて１次ローパスデジタルフィルタ（図８に示す
モデルに従ったような）が実現される。前記したよう
に、本発明の好ましい実施例に従ったデジタルループフ
ィルタ６２は分数部および整数部により構成されたロー
パスフィルタ９０を含み、分数周波数カウンタ９２は方
向信号に従って増分および減分され、丸み論理９４を介
して整数周波数カウンタ９６の調整を制御する。整数周
波数カウンタ９６はシンクロナイザ９１によりＦＢＣＬ
Ｋ線上の帰還クロック信号と同期化されて中間サイクル
周波数変化を防止し、ＬＦＣＬＫ線上のループフィルタ
クロックに対してゲートされて不安定性を回避する。デ
ジタルループフィルタ６２の出力はＤＣＯＣＷ線上のデ
ジタル制御語である。
【００６７】ＤＣＯ６０はＤＣＯＣＷ線上の制御語をス
イッチドキャパシタ４０の２進重み付けアレイへ加え
て、単一発振器段内に存在する可変負荷を調整する。こ
の可変負荷はシュミットトリガ４２のスイッチング時間
を制御し、それによりＤＣＯＣＷ線上の制御語に対応す
る周期で方形波信号が駆動される。この方形波信号はＤ
ＣＯＣＬＫ線上に現れ、プログラマブル分周器６６によ
り分割された後で、位相−周波数検出器６４に加えら
れ、この過程はロックインまで続けられる。
イッチドキャパシタ４０の２進重み付けアレイへ加え
て、単一発振器段内に存在する可変負荷を調整する。こ
の可変負荷はシュミットトリガ４２のスイッチング時間
を制御し、それによりＤＣＯＣＷ線上の制御語に対応す
る周期で方形波信号が駆動される。この方形波信号はＤ
ＣＯＣＬＫ線上に現れ、プログラマブル分周器６６によ
り分割された後で、位相−周波数検出器６４に加えら
れ、この過程はロックインまで続けられる。
【００６８】本発明に従ったＰＬＬクロック発生器はオ
ンチップクロック信号の発生だけでなく、それを利用す
るシステムにも重要な利点を提供する。第１に、ＰＬＬ
クロック発生器から発生される出力クロック信号は、高
周波源から引き出されるのではなく、所望の周波数を有
するように直接合成される。この直接合成により、従来
のＤＣＯで使用されるような高周波発振器を提供するこ
となく、小サイズのキャパシタにより選択される極めて
小さい周波数増分変化を使用することができる。さら
に、２進重み付けスイッチドキャパシタアレイを使用し
てクロック信号を合成すると、電流制御遅延段を使用す
るような他の直接合成発振器に較べてチップ面積が極め
て効率的であある。
ンチップクロック信号の発生だけでなく、それを利用す
るシステムにも重要な利点を提供する。第１に、ＰＬＬ
クロック発生器から発生される出力クロック信号は、高
周波源から引き出されるのではなく、所望の周波数を有
するように直接合成される。この直接合成により、従来
のＤＣＯで使用されるような高周波発振器を提供するこ
となく、小サイズのキャパシタにより選択される極めて
小さい周波数増分変化を使用することができる。さら
に、２進重み付けスイッチドキャパシタアレイを使用し
てクロック信号を合成すると、電流制御遅延段を使用す
るような他の直接合成発振器に較べてチップ面積が極め
て効率的であある。
【００６９】本発明の好ましい実施例に従ったＰＬＬク
ロック発生器５０を実現することができるＶＬＳＩ集積
回路の例を図１０に示す。図１０に示すＤＳＰ３０のア
ーキテクチュアは例として示すものであり、同業者には
お判りのように、本発明はカスタム論理回路、汎用マイ
クロプロセッサ、およびその他のＶＬＳＩおよび大規模
集積回路を含むさまざまな機能およびアーキテクチュア
の集積回路に実現することができる。
ロック発生器５０を実現することができるＶＬＳＩ集積
回路の例を図１０に示す。図１０に示すＤＳＰ３０のア
ーキテクチュアは例として示すものであり、同業者には
お判りのように、本発明はカスタム論理回路、汎用マイ
クロプロセッサ、およびその他のＶＬＳＩおよび大規模
集積回路を含むさまざまな機能およびアーキテクチュア
の集積回路に実現することができる。
【００７０】この例におけるＤＳＰ３０は修正ハーバー
ドアーキテクチュアにより実現されており、そのため指
数装置３２、乗算／加算装置１３４、演算論理装置（Ａ
ＬＵ）１３６、およびバレルシフタ１３８を含む多数の
演算実行ユニットと連絡されている。アキュムレータ１
４０により乗算／加算装置１３４はＡＬＵ１３６と並列
に作動することができ、乗算−累算（ＭＡＣ）および算
術演算を同時に実行することができる。この例では、Ｄ
ＳＰ３０により実行可能な命令セットには、専用のデジ
タル信号処理命令だけでなく、単一命令繰返しおよびブ
ロック繰返しオペレーション、ブロックメモリ動作命
令、２および３オペランドリード、条件付ストアオペレ
ーション、および並列ロードおよびストアオペレーショ
ンが含まれる。また、ＤＳＰ３０には、従来の多くの通
信アルゴリズムで有用な、ビタビ計算を加速するための
データバスＥに接続されたコンペア、セレクト、および
ストアユニット（ＣＳＳＵ）１４２も含まれている。
ドアーキテクチュアにより実現されており、そのため指
数装置３２、乗算／加算装置１３４、演算論理装置（Ａ
ＬＵ）１３６、およびバレルシフタ１３８を含む多数の
演算実行ユニットと連絡されている。アキュムレータ１
４０により乗算／加算装置１３４はＡＬＵ１３６と並列
に作動することができ、乗算−累算（ＭＡＣ）および算
術演算を同時に実行することができる。この例では、Ｄ
ＳＰ３０により実行可能な命令セットには、専用のデジ
タル信号処理命令だけでなく、単一命令繰返しおよびブ
ロック繰返しオペレーション、ブロックメモリ動作命
令、２および３オペランドリード、条件付ストアオペレ
ーション、および並列ロードおよびストアオペレーショ
ンが含まれる。また、ＤＳＰ３０には、従来の多くの通
信アルゴリズムで有用な、ビタビ計算を加速するための
データバスＥに接続されたコンペア、セレクト、および
ストアユニット（ＣＳＳＵ）１４２も含まれている。
【００７１】この例におけるＤＳＰ３０は相当なオンチ
ップメモリリソースを含み、そのアクセスはデータバス
Ｃ，Ｄ，ＥおよびプログラムバスＰを介してメモリ／周
辺インターフェイスユニット１４５により制御される。
これらのオンチップメモリリソースはランダムアクセス
メモリ（ＲＡＭ）１４４、プログラム命令の格納に使用
するリードオンリーメモリ（ＲＯＭ）１４６、およびデ
ータレジスタ１４８を含み、プログラムコントローラお
よびアドレス発生器回路１４９もメモリ／周辺インター
フェイス１４５に連絡されてその機能を果たす。インタ
ーフェイスユニット５８もメモリ／周辺インターフェイ
スに関連して設けられ、シリアルおよびホストポート１
５３のように、外部通信を制御する。タイマ１５１およ
びＪＴＡＧテストポート１５２等の付加制御機能もＤＳ
Ｐ３０内に含まれている。
ップメモリリソースを含み、そのアクセスはデータバス
Ｃ，Ｄ，ＥおよびプログラムバスＰを介してメモリ／周
辺インターフェイスユニット１４５により制御される。
これらのオンチップメモリリソースはランダムアクセス
メモリ（ＲＡＭ）１４４、プログラム命令の格納に使用
するリードオンリーメモリ（ＲＯＭ）１４６、およびデ
ータレジスタ１４８を含み、プログラムコントローラお
よびアドレス発生器回路１４９もメモリ／周辺インター
フェイス１４５に連絡されてその機能を果たす。インタ
ーフェイスユニット５８もメモリ／周辺インターフェイ
スに関連して設けられ、シリアルおよびホストポート１
５３のように、外部通信を制御する。タイマ１５１およ
びＪＴＡＧテストポート１５２等の付加制御機能もＤＳ
Ｐ３０内に含まれている。
【００７２】本発明のこの実施例に従って、ＤＳＰ３０
により実行されるさまざまな論理機能は、前記したよう
に構成されたＰＬＬクロック発生器５０から発生される
１つ以上の内部システムクロックに従って、同期的に遂
行される。この代表的な実施例では、ＰＬＬクロック発
生器５０は、システム内の他の回路や水晶発振器等から
発生される外部クロック信号を直接もしくは間接的に受
信し、ＤＳＰ３０の各機能部品と連絡された（直接もし
くは間接的に）、例えば、ＯＵＴＣＬＫ線上のクロック
信号等の内部システムクロックを発生する。
により実行されるさまざまな論理機能は、前記したよう
に構成されたＰＬＬクロック発生器５０から発生される
１つ以上の内部システムクロックに従って、同期的に遂
行される。この代表的な実施例では、ＰＬＬクロック発
生器５０は、システム内の他の回路や水晶発振器等から
発生される外部クロック信号を直接もしくは間接的に受
信し、ＤＳＰ３０の各機能部品と連絡された（直接もし
くは間接的に）、例えば、ＯＵＴＣＬＫ線上のクロック
信号等の内部システムクロックを発生する。
【００７３】ＤＳＰ３０は従来の方法で電源電圧および
基準電圧レベルを受電してＤＳＰ３０全体に配電する配
電回路１５６も含んでいる。図１０に示すように、本発
明の好ましい実施例に従ったＤＳＰ３０は１Ｖ程度の代
表的な低電源電圧レベルで給電することができる。もち
ろん、この低減された電源電圧は消費電力を比較的低く
維持するのに有利であり、このような低電源電圧でも安
定かつ正確に内部クロック信号を発生するＰＬＬクロッ
ク発生器５０の構造および動作により可能とされる。
基準電圧レベルを受電してＤＳＰ３０全体に配電する配
電回路１５６も含んでいる。図１０に示すように、本発
明の好ましい実施例に従ったＤＳＰ３０は１Ｖ程度の代
表的な低電源電圧レベルで給電することができる。もち
ろん、この低減された電源電圧は消費電力を比較的低く
維持するのに有利であり、このような低電源電圧でも安
定かつ正確に内部クロック信号を発生するＰＬＬクロッ
ク発生器５０の構造および動作により可能とされる。
【００７４】次に、図１１を参照して、本発明の好まし
い実施例に従って構成された電子計算システムの例につ
いて詳細に説明する。特に、図１１はワイヤレス通信シ
ステム、すなわち、本発明の好ましい実施例に従って構
成されたデジタルセルラー電話ハンドセット２００を示
している。もちろん、多くの他種計算システムおよびコ
ンピュータシステム、特にバッテリ電源に頼るものが本
発明の利益を受けるものと思われる。このような他種の
コンピュータシステムにはパーソナルデジタルアシスタ
ンツ（ＰＤＡ）、ポータブルコンピュータ、等が含まれ
る。ディスクトップおよびライン給電コンピュータシス
テムおよびマイクロプロセッサ応用では、特に、信頼性
の観点から消費電力も関心事となるため、本発明はこの
ようなライン給電システムにも利益を与えるものと思わ
れる。
い実施例に従って構成された電子計算システムの例につ
いて詳細に説明する。特に、図１１はワイヤレス通信シ
ステム、すなわち、本発明の好ましい実施例に従って構
成されたデジタルセルラー電話ハンドセット２００を示
している。もちろん、多くの他種計算システムおよびコ
ンピュータシステム、特にバッテリ電源に頼るものが本
発明の利益を受けるものと思われる。このような他種の
コンピュータシステムにはパーソナルデジタルアシスタ
ンツ（ＰＤＡ）、ポータブルコンピュータ、等が含まれ
る。ディスクトップおよびライン給電コンピュータシス
テムおよびマイクロプロセッサ応用では、特に、信頼性
の観点から消費電力も関心事となるため、本発明はこの
ようなライン給電システムにも利益を与えるものと思わ
れる。
【００７５】ハンドセット２００は、従来のように、音
声入力を受信するマイクロフォンＭおよび可聴出力を出
力するスピーカＳを含んでいる。マイクロフォンＭおよ
びスピーカＳハ音声インターフェイス２１２に接続さ
れ、それは、この例では受信信号をデジタル形式へ変換
し逆の変換も行う。この例では、マイクロフォンＭで受
信される音声信号はフィルタ２１４およびアナログ／デ
ジタル変換器（ＡＤＣ）２１６により処理される。出力
側で、デジタル信号はデジタル／アナログ変換器（ＤＡ
Ｃ）２２２およびフィルタ２２４により処理され、その
結果は増幅器２２５へ加えられてスピーカＳから出力さ
れる。
声入力を受信するマイクロフォンＭおよび可聴出力を出
力するスピーカＳを含んでいる。マイクロフォンＭおよ
びスピーカＳハ音声インターフェイス２１２に接続さ
れ、それは、この例では受信信号をデジタル形式へ変換
し逆の変換も行う。この例では、マイクロフォンＭで受
信される音声信号はフィルタ２１４およびアナログ／デ
ジタル変換器（ＡＤＣ）２１６により処理される。出力
側で、デジタル信号はデジタル／アナログ変換器（ＤＡ
Ｃ）２２２およびフィルタ２２４により処理され、その
結果は増幅器２２５へ加えられてスピーカＳから出力さ
れる。
【００７６】音声インターフェイス２１２内のＡＤＣ２
１６の出力およびＤＡＣ２２２の入力はデジタルインタ
ーフェイス２２０に連絡されている。デジタルインター
フェイス２２０は、マイクロプロセッサ２２６および図
１０に関して前記したように構成されたデジタル信号処
理装置（ＤＳＰ）３０に、図１１の例の独立バスにより
接続されている。
１６の出力およびＤＡＣ２２２の入力はデジタルインタ
ーフェイス２２０に連絡されている。デジタルインター
フェイス２２０は、マイクロプロセッサ２２６および図
１０に関して前記したように構成されたデジタル信号処
理装置（ＤＳＰ）３０に、図１１の例の独立バスにより
接続されている。
【００７７】マイクロコントローラ２２６は、例えば、
キーパッドやキーボード、ユーザディスプレイ、および
ＳＩＭカード等のアドオンカードを含む入出力装置２２
８に応答してハンドセット２００の一般的動作を制御す
る。マイクロコントローラ２２６は接続、無線リソー
ス、電源監視等の他の機能も管理する。この点につい
て、電圧調整器、電源、演算増幅器、クロックおよびタ
イミング回路、スイッチ等のハンドセット２００の一般
的な動作に使用される回路は、判り易くするために図１
１には図示されておらず、当業者ならばこの明細書から
ハンドセット２００のアーキテクチュアを容易に理解で
きるものと思われる。
キーパッドやキーボード、ユーザディスプレイ、および
ＳＩＭカード等のアドオンカードを含む入出力装置２２
８に応答してハンドセット２００の一般的動作を制御す
る。マイクロコントローラ２２６は接続、無線リソー
ス、電源監視等の他の機能も管理する。この点につい
て、電圧調整器、電源、演算増幅器、クロックおよびタ
イミング回路、スイッチ等のハンドセット２００の一般
的な動作に使用される回路は、判り易くするために図１
１には図示されておらず、当業者ならばこの明細書から
ハンドセット２００のアーキテクチュアを容易に理解で
きるものと思われる。
【００７８】本発明の好ましい実施例に従ったハンドセ
ット２００において、ＤＳＰ３０は一方で音声インター
フェイス２１２（したがって、マイクロフォンＭおよび
スピーカＳ）と信号をやりとりするインターフェイス２
２０に接続され、他方でアンテナＡを介して無線信号を
送受信する無線周波数（ＲＦ）回路２４０に接続されて
いる。ＤＳＰ３０により実行される従来の信号処理は音
声符号化および復号化、エラー修正、チャネル符号化お
よび復号化、等化、復調、暗号化、音声ダイヤリング、
エコーキャンセレーション、およびハンドセット２００
により実行される他の同様な機能を含むことができる。
ット２００において、ＤＳＰ３０は一方で音声インター
フェイス２１２（したがって、マイクロフォンＭおよび
スピーカＳ）と信号をやりとりするインターフェイス２
２０に接続され、他方でアンテナＡを介して無線信号を
送受信する無線周波数（ＲＦ）回路２４０に接続されて
いる。ＤＳＰ３０により実行される従来の信号処理は音
声符号化および復号化、エラー修正、チャネル符号化お
よび復号化、等化、復調、暗号化、音声ダイヤリング、
エコーキャンセレーション、およびハンドセット２００
により実行される他の同様な機能を含むことができる。
【００７９】ＲＦ回路２４０はアンテナＡとＤＳＰ３０
間で双方向に信号をやりとりする。送信に対して、ＲＦ
回路２４０はデジタル信号を変調器２３４へ加えるため
の適切な形式へ符号化する。変調器２３４は、シンセサ
イザ回路（図示せず）と組み合わされて、符号化された
デジタル音声信号に対応する変調信号を発生し、ドライ
バ２３６が変調信号を増幅しアンテナＡを介して送信す
る。アンテナＡからの信号の受信は受信機２３８によっ
て行われ、それは受信信号をコーディック２３２へ加え
てデジタル形式に復号し、ＤＳＰ３０に加え、その後音
声インターフェイス２１２を介してスピーカＳへ送る。
間で双方向に信号をやりとりする。送信に対して、ＲＦ
回路２４０はデジタル信号を変調器２３４へ加えるため
の適切な形式へ符号化する。変調器２３４は、シンセサ
イザ回路（図示せず）と組み合わされて、符号化された
デジタル音声信号に対応する変調信号を発生し、ドライ
バ２３６が変調信号を増幅しアンテナＡを介して送信す
る。アンテナＡからの信号の受信は受信機２３８によっ
て行われ、それは受信信号をコーディック２３２へ加え
てデジタル形式に復号し、ＤＳＰ３０に加え、その後音
声インターフェイス２１２を介してスピーカＳへ送る。
【００８０】本発明に従ったデジタル制御発振器による
利点は図１１のハンドセット２００や、ポータブルコン
ピュータシステム等の他のバッテリ給電装置等のワイヤ
レス通信システムが享受できる重要なシステム利点へ転
化される。特に、ＰＬＬクロック発生器のチップ面積の
有効性により低コストのＤＣＯを最新の集積回路に実現
することができ、したがって、デジタル信号処理装置等
の非常に複雑な集積回路に本発明を使用することができ
る。ＤＣＯをこのように使用することにより、アナログ
ＰＬＬ回路の実施が回避され、したがって、オンチップ
クロック発生の精度を落とすことなく１Ｖ程度の低い電
源電圧を加えることができる。その結果、ワイヤレス電
話、ポータブルコンピュータ等のバッテリ給電システム
に応用する時に、本発明は特に重要となる。
利点は図１１のハンドセット２００や、ポータブルコン
ピュータシステム等の他のバッテリ給電装置等のワイヤ
レス通信システムが享受できる重要なシステム利点へ転
化される。特に、ＰＬＬクロック発生器のチップ面積の
有効性により低コストのＤＣＯを最新の集積回路に実現
することができ、したがって、デジタル信号処理装置等
の非常に複雑な集積回路に本発明を使用することができ
る。ＤＣＯをこのように使用することにより、アナログ
ＰＬＬ回路の実施が回避され、したがって、オンチップ
クロック発生の精度を落とすことなく１Ｖ程度の低い電
源電圧を加えることができる。その結果、ワイヤレス電
話、ポータブルコンピュータ等のバッテリ給電システム
に応用する時に、本発明は特に重要となる。
【００８１】好ましい実施例について本発明を説明して
きたが、もちろん、これらの実施例は変更および修正す
ることができ、本発明の利点および利益を受けるこのよ
うな修正および変更は当業者ならば明細書および図面を
見れば自明であろう。このような修正および変更は特許
請求の範囲内に入るものとする。以上の説明に関して更
に以下の項を開示する。
きたが、もちろん、これらの実施例は変更および修正す
ることができ、本発明の利点および利益を受けるこのよ
うな修正および変更は当業者ならば明細書および図面を
見れば自明であろう。このような修正および変更は特許
請求の範囲内に入るものとする。以上の説明に関して更
に以下の項を開示する。
【００８２】（１） デジタル制御発振器であって、該
発振器は、各々が共通ノードに接続されデジタル制御語
の関連ビットの状態に応答して共通ノードへ容量を与え
る複数のスイッチドキャパシタと、共通ノードに接続さ
れた入力および出力クロック信号を駆動する出力を有す
る出力回路と、共通ノードに接続された入力および共通
ノードを相補電圧へ駆動する出力を有する反転帰還論理
と、を含むデジタル制御発振器。
発振器は、各々が共通ノードに接続されデジタル制御語
の関連ビットの状態に応答して共通ノードへ容量を与え
る複数のスイッチドキャパシタと、共通ノードに接続さ
れた入力および出力クロック信号を駆動する出力を有す
る出力回路と、共通ノードに接続された入力および共通
ノードを相補電圧へ駆動する出力を有する反転帰還論理
と、を含むデジタル制御発振器。
【００８３】（２） 第１項記載のデジタル制御発振器
であって、複数のスイッチドキャパシタの各々がデジタ
ル制御語の関連ビットに対応する信号を受信するように
接続された第１のプレート、および共通ノードにおいて
複数のキャパシタの他のキャパシタの第２のプレートに
共通接続された第２のプレートを有する、デジタル制御
発振器。
であって、複数のスイッチドキャパシタの各々がデジタ
ル制御語の関連ビットに対応する信号を受信するように
接続された第１のプレート、および共通ノードにおいて
複数のキャパシタの他のキャパシタの第２のプレートに
共通接続された第２のプレートを有する、デジタル制御
発振器。
【００８４】（３） 第２項記載のデジタル制御発振器
であって、複数のスイッチドキャパシタの各々が第１の
プレートとして一緒に接続されたソースおよびドレイン
と、第２のプレートとしてのゲート電極とを有する金属
酸化膜半導体トランジスタを含む、デジタル制御発振
器。
であって、複数のスイッチドキャパシタの各々が第１の
プレートとして一緒に接続されたソースおよびドレイン
と、第２のプレートとしてのゲート電極とを有する金属
酸化膜半導体トランジスタを含む、デジタル制御発振
器。
【００８５】（４） 第１項記載のデジタル制御発振器
であって、複数のスイッチドキャパシタは互いに変動す
る容量値を有する、デジタル制御発振器。
であって、複数のスイッチドキャパシタは互いに変動す
る容量値を有する、デジタル制御発振器。
【００８６】（５） 第４項記載のデジタル制御発振器
であって、複数のスイッチドキャパシタは、ユニットサ
イズを有し、デジタル制御語の最下位ビットに関連する
第１のキャパシタと、各々がデジタル制御語のより上位
のビットに関連し、並列接続された複数のユニットサイ
ズキャパシタを含む、少なくとも１個のキャパシタと、
を含む、デジタル制御発振器。
であって、複数のスイッチドキャパシタは、ユニットサ
イズを有し、デジタル制御語の最下位ビットに関連する
第１のキャパシタと、各々がデジタル制御語のより上位
のビットに関連し、並列接続された複数のユニットサイ
ズキャパシタを含む、少なくとも１個のキャパシタと、
を含む、デジタル制御発振器。
【００８７】（６） 第４項記載のデジタル制御発振器
であって、複数のスイッチドキャパシタの容量値は２進
重み付けされて変動する、デジタル制御発振器。
であって、複数のスイッチドキャパシタの容量値は２進
重み付けされて変動する、デジタル制御発振器。
【００８８】（７） 第６項記載のデジタル制御発振器
であって、複数のスイッチドキャパシタの各々がデジタ
ル制御語の関連するビットに対応する信号を受信するよ
うに接続された第１のプレートと、共通ノードにおいて
複数のスイッチドキャパシタの他のキャパシタの第２の
プレートに共通接続された第２のプレートとを有し、複
数のスイッチドキャパシタの中の最小キャパシタの第１
のプレートはデジタル制御語の最下位ビットを受信する
ように接続され、複数のスイッチドキャパシタの中の最
大キャパシタの第１のプレートはデジタル制御語の最上
位ビットを受信するように接続されている、デジタル制
御発振器。
であって、複数のスイッチドキャパシタの各々がデジタ
ル制御語の関連するビットに対応する信号を受信するよ
うに接続された第１のプレートと、共通ノードにおいて
複数のスイッチドキャパシタの他のキャパシタの第２の
プレートに共通接続された第２のプレートとを有し、複
数のスイッチドキャパシタの中の最小キャパシタの第１
のプレートはデジタル制御語の最下位ビットを受信する
ように接続され、複数のスイッチドキャパシタの中の最
大キャパシタの第１のプレートはデジタル制御語の最上
位ビットを受信するように接続されている、デジタル制
御発振器。
【００８９】（８） 第１項記載のデジタル制御発振器
であって、出力回路は、共通ノードに接続された入力を
有するシュミットトリガを含む、デジタル制御発振器。
であって、出力回路は、共通ノードに接続された入力を
有するシュミットトリガを含む、デジタル制御発振器。
【００９０】（９） 第８項記載のデジタル制御発振器
であって、反転帰還論理は、シュミットトリガの出力に
接続された入力を有する固定遅延段と、固定遅延段の出
力に接続された入力、および共通ノードに接続された出
力を有するドライバと、を含む、デジタル制御発振器。
であって、反転帰還論理は、シュミットトリガの出力に
接続された入力を有する固定遅延段と、固定遅延段の出
力に接続された入力、および共通ノードに接続された出
力を有するドライバと、を含む、デジタル制御発振器。
【００９１】（１０） 第９項記載のデジタル制御発振
器であって、さらに、各々が導電経路および制御端子を
有する第１および第２のリセットトランジスタであっ
て、第１のリセットトランジスタの導電経路は電源電圧
と共通ノードとの間に接続され、第２のリセットトラン
ジスタの導電経路は共通ノードと基準電圧との間に接続
されている、第１および第２のリセットトランジスタ
と、シュミットトリガの出力に接続された入力と、第１
および第２のリセットトランジスタの制御端子に接続さ
れた出力を有し、共通ノードの電圧が電源電圧に対応す
る論理レベルの第１のしきい値に達していることを示す
シュミットトリガの出力の遷移に応答して第１のリセッ
トトランジスタをターンオンし、共通ノードの電圧が基
準電圧に対応する論理レベルの第２のしきい値に達して
いることを示すシュミットトリガの出力の遷移に応答し
て第２のリセットトランジスタをターンオンするリセッ
ト論理と、を含む、デジタル制御発振器。
器であって、さらに、各々が導電経路および制御端子を
有する第１および第２のリセットトランジスタであっ
て、第１のリセットトランジスタの導電経路は電源電圧
と共通ノードとの間に接続され、第２のリセットトラン
ジスタの導電経路は共通ノードと基準電圧との間に接続
されている、第１および第２のリセットトランジスタ
と、シュミットトリガの出力に接続された入力と、第１
および第２のリセットトランジスタの制御端子に接続さ
れた出力を有し、共通ノードの電圧が電源電圧に対応す
る論理レベルの第１のしきい値に達していることを示す
シュミットトリガの出力の遷移に応答して第１のリセッ
トトランジスタをターンオンし、共通ノードの電圧が基
準電圧に対応する論理レベルの第２のしきい値に達して
いることを示すシュミットトリガの出力の遷移に応答し
て第２のリセットトランジスタをターンオンするリセッ
ト論理と、を含む、デジタル制御発振器。
【００９２】（１１） 第１０項記載のデジタル制御発
振器であって、リセット論理は固定遅延段の出力に接続
された入力も有し、固定遅延段の出力における遷移に応
答して第１および第２のリセットトランジスタをターン
オフする、デジタル制御発振器。
振器であって、リセット論理は固定遅延段の出力に接続
された入力も有し、固定遅延段の出力における遷移に応
答して第１および第２のリセットトランジスタをターン
オフする、デジタル制御発振器。
【００９３】（１２） デジタル位相同期ループ回路で
あって、該回路は、入力クロック信号および帰還クロッ
ク信号を受信する入力を有し、入力クロック信号と帰還
クロック信号間の位相関係を検出する位相−周波数検出
器と、位相−周波数検出器に接続され、検出した位相関
係に応答してデジタル制御語を調整するループフィルタ
と、デジタル制御発振器と、を含み、デジタル制御発振
器は、各々が共通ノードに接続され、デジタル制御語の
関連ビットの状態に応答して共通ノードに容量を与える
複数のスイッチドキャパシタと、共通ノードに接続され
た入力および出力クロック信号を駆動する出力を有する
出力回路と、共通ノードに接続された入力および共通ノ
ードを相補電圧へ駆動する出力を有する反転帰還論理
と、を含み、デジタル制御発振器は、さらに、ドライバ
回路の出力に接続された入力および位相検出器に帰還ク
ロック信号を与える出力を有する帰還回路を含む、デジ
タル制御発振器。
あって、該回路は、入力クロック信号および帰還クロッ
ク信号を受信する入力を有し、入力クロック信号と帰還
クロック信号間の位相関係を検出する位相−周波数検出
器と、位相−周波数検出器に接続され、検出した位相関
係に応答してデジタル制御語を調整するループフィルタ
と、デジタル制御発振器と、を含み、デジタル制御発振
器は、各々が共通ノードに接続され、デジタル制御語の
関連ビットの状態に応答して共通ノードに容量を与える
複数のスイッチドキャパシタと、共通ノードに接続され
た入力および出力クロック信号を駆動する出力を有する
出力回路と、共通ノードに接続された入力および共通ノ
ードを相補電圧へ駆動する出力を有する反転帰還論理
と、を含み、デジタル制御発振器は、さらに、ドライバ
回路の出力に接続された入力および位相検出器に帰還ク
ロック信号を与える出力を有する帰還回路を含む、デジ
タル制御発振器。
【００９４】（１３） 第１２項記載のデジタル位相同
期ループ回路であって、複数のスイッチドキャパシタの
各々がデジタル制御語の関連ビットに対応する信号を受
信するように接続された第１のプレート、および共通ノ
ードにおいて複数のキャパシタの他のキャパシタの第２
のプレートに共通接続された第２のプレートを有する、
デジタル位相同期ループ回路。
期ループ回路であって、複数のスイッチドキャパシタの
各々がデジタル制御語の関連ビットに対応する信号を受
信するように接続された第１のプレート、および共通ノ
ードにおいて複数のキャパシタの他のキャパシタの第２
のプレートに共通接続された第２のプレートを有する、
デジタル位相同期ループ回路。
【００９５】（１４） 第１３項記載のデジタル位相同
期ループ回路であって、複数のスイッチドキャパシタは
第１のプレートとして一緒に接続されたソースおよびド
レインと、第２のプレートとしてのゲート電極とを有す
る金属酸化膜トランジスタを含む、デジタル位相同期ル
ープ回路。
期ループ回路であって、複数のスイッチドキャパシタは
第１のプレートとして一緒に接続されたソースおよびド
レインと、第２のプレートとしてのゲート電極とを有す
る金属酸化膜トランジスタを含む、デジタル位相同期ル
ープ回路。
【００９６】（１５） 第１２項記載のデジタル位相同
期ループ回路であって、複数のスイッチドキャパシタは
容量値が互いに変動するキャパシタである、デジタル位
相同期ループ回路。
期ループ回路であって、複数のスイッチドキャパシタは
容量値が互いに変動するキャパシタである、デジタル位
相同期ループ回路。
【００９７】（１６） 第１５項記載のデジタル位相同
期ループ回路であって、複数のスイッチドキャパシタは
ユニットサイズを有し、デジタル制御語の最下位ビット
に関連する第１のキャパシタと、各々がデジタル制御語
のより上位のビットに関連し、並列接続された複数のユ
ニットサイズキャパシタを含む、少なくとも１個のキャ
パシタと、を含む、デジタル位相同期ループ回路。
期ループ回路であって、複数のスイッチドキャパシタは
ユニットサイズを有し、デジタル制御語の最下位ビット
に関連する第１のキャパシタと、各々がデジタル制御語
のより上位のビットに関連し、並列接続された複数のユ
ニットサイズキャパシタを含む、少なくとも１個のキャ
パシタと、を含む、デジタル位相同期ループ回路。
【００９８】（１７） 第１５項記載のデジタル位相同
期ループ回路であって、複数のスイッチドキャパシタの
容量値は２進重み付けされて変動し、複数のスイッチド
キャパシタの各々がデジタル制御語の関連するビットに
対応する信号を受信するように接続された第１のプレー
トと、共通ノードにおいて複数のスイッチドキャパシタ
の他のキャパシタの第２のプレートに共通接続された第
２のプレートとを有し、複数のスイッチドキャパシタの
中の最小キャパシタの第１のプレートはデジタル制御語
の最下位ビットを受信するように接続され、複数のスイ
ッチドキャパシタの中の最大キャパシタの第１のプレー
トはデジタル制御語の最上位ビットを受信するように接
続されている、デジタル位相同期ループ回路。
期ループ回路であって、複数のスイッチドキャパシタの
容量値は２進重み付けされて変動し、複数のスイッチド
キャパシタの各々がデジタル制御語の関連するビットに
対応する信号を受信するように接続された第１のプレー
トと、共通ノードにおいて複数のスイッチドキャパシタ
の他のキャパシタの第２のプレートに共通接続された第
２のプレートとを有し、複数のスイッチドキャパシタの
中の最小キャパシタの第１のプレートはデジタル制御語
の最下位ビットを受信するように接続され、複数のスイ
ッチドキャパシタの中の最大キャパシタの第１のプレー
トはデジタル制御語の最上位ビットを受信するように接
続されている、デジタル位相同期ループ回路。
【００９９】（１８） 第１２項記載のデジタル位相同
期ルーブ回路であって、出力回路は、複数のキャパシタ
の共通の第２のプレートに接続された入力を有するシュ
ミットトリガを含む、デジタル位相同期ループ回路。
期ルーブ回路であって、出力回路は、複数のキャパシタ
の共通の第２のプレートに接続された入力を有するシュ
ミットトリガを含む、デジタル位相同期ループ回路。
【０１００】（１９） 第１８項記載のデジタル位相同
期ループ回路であって、反転帰還論理は、シュミットト
リガの出力に接続された入力を有する固定遅延段と、固
定遅延段の出力に接続された入力および共通ノードに接
続された出力を有するドライバと、を含む、デジタル位
相同期ループ回路。
期ループ回路であって、反転帰還論理は、シュミットト
リガの出力に接続された入力を有する固定遅延段と、固
定遅延段の出力に接続された入力および共通ノードに接
続された出力を有するドライバと、を含む、デジタル位
相同期ループ回路。
【０１０１】（２０） 第１９項記載のデジタル位相同
期ループ回路であって、さらに、各々が導電経路および
制御端子を有する第１および第２のリセットトランジス
タであって、第１のリセットトランジスタの導電経路は
電源電圧と共通ノードとの間に接続され、第２のリセッ
トトランジスタの導電経路は共通ノードと基準電圧との
間に接続されている、第１および第２のリセットトラン
ジスタと、シュミットトリガの出力に接続された入力
と、第１および第２のリセットトランジスタの制御端子
に接続された出力とを有し、共通ノードの電圧が電源電
圧に対応する論理レベルの第１のしきい値に達している
ことを示すシュミットトリガの出力の遷移に応答して第
１のリセットトランジスタをターンオンし、共通ノード
の電圧が基準電圧に対応する論理レベルの第２のしきい
値に達していることを示すシュミットトリガの出力の遷
移に応答して第２のリセットトランジスタをターンオン
するリセット論理と、を含む、デジタル位相同期ループ
回路。
期ループ回路であって、さらに、各々が導電経路および
制御端子を有する第１および第２のリセットトランジス
タであって、第１のリセットトランジスタの導電経路は
電源電圧と共通ノードとの間に接続され、第２のリセッ
トトランジスタの導電経路は共通ノードと基準電圧との
間に接続されている、第１および第２のリセットトラン
ジスタと、シュミットトリガの出力に接続された入力
と、第１および第２のリセットトランジスタの制御端子
に接続された出力とを有し、共通ノードの電圧が電源電
圧に対応する論理レベルの第１のしきい値に達している
ことを示すシュミットトリガの出力の遷移に応答して第
１のリセットトランジスタをターンオンし、共通ノード
の電圧が基準電圧に対応する論理レベルの第２のしきい
値に達していることを示すシュミットトリガの出力の遷
移に応答して第２のリセットトランジスタをターンオン
するリセット論理と、を含む、デジタル位相同期ループ
回路。
【０１０２】（２１） 第２０項記載のデジタル位相同
期ループ回路であって、リセット論理は固定遅延段の出
力に接続された入力をも有し、固定遅延段の出力におけ
る遷移に応答して第１および第２のリセットトランジス
タをターンオフする、デジタル位相同期ループ回絡。
期ループ回路であって、リセット論理は固定遅延段の出
力に接続された入力をも有し、固定遅延段の出力におけ
る遷移に応答して第１および第２のリセットトランジス
タをターンオフする、デジタル位相同期ループ回絡。
【０１０３】（２２） 第１２項記載のデジタル位相同
期ループ回路であって、帰還回路はプログラマブル分周
器を含む、デジタル位相同期ループ回路。
期ループ回路であって、帰還回路はプログラマブル分周
器を含む、デジタル位相同期ループ回路。
【０１０４】（２３） 電子システムであって、該シス
テムは、少なくとも１個の入出力装置と、少なくとも１
個の入出力装置に接続された集積回路とを含み、前記集
積回路は、内部クロック信号に従って同期的にデジタル
データ信号に論理演算を実行する機能回路と、バッテリ
に接続されて機能回路へ配電する配電回路と、内部クロ
ック信号を発生するデジタル位相同期ループ回路と、を
含み、前記デジタル位相同期ループ回路は、入力クロッ
ク信号および帰還クロック信号を受信する入力を有し、
入力クロック信号と帰還クロック信号間の位相関係を検
出する位相−周波数検出器と、位相−周波数検出器に接
続され、検出した位相関係に応答してデジタル制御語を
調整するループフィルタと、デジタル制御発振器と、を
含み、前記デジタル制御発振器は、各々が共通ノードに
接続され、デジタル制御語の関連ビットの状態に応答し
て共通ノードに容量を与える複数のスイッチドキャパシ
タと、共通ノードに接続された入力および出力クロック
信号を駆動する出力を有する出力回路と、共通ノードに
接続された入力および共通ノードを相補電圧へ駆動する
出力を有する反転帰還論理と、を含み、前記デジタル位
相同期ループ回路は、さらに、ドライバ回路の出力に接
続された入力および位相検出器に帰還クロック信号を与
える出力を有する帰還回路を含む、電子システム。
テムは、少なくとも１個の入出力装置と、少なくとも１
個の入出力装置に接続された集積回路とを含み、前記集
積回路は、内部クロック信号に従って同期的にデジタル
データ信号に論理演算を実行する機能回路と、バッテリ
に接続されて機能回路へ配電する配電回路と、内部クロ
ック信号を発生するデジタル位相同期ループ回路と、を
含み、前記デジタル位相同期ループ回路は、入力クロッ
ク信号および帰還クロック信号を受信する入力を有し、
入力クロック信号と帰還クロック信号間の位相関係を検
出する位相−周波数検出器と、位相−周波数検出器に接
続され、検出した位相関係に応答してデジタル制御語を
調整するループフィルタと、デジタル制御発振器と、を
含み、前記デジタル制御発振器は、各々が共通ノードに
接続され、デジタル制御語の関連ビットの状態に応答し
て共通ノードに容量を与える複数のスイッチドキャパシ
タと、共通ノードに接続された入力および出力クロック
信号を駆動する出力を有する出力回路と、共通ノードに
接続された入力および共通ノードを相補電圧へ駆動する
出力を有する反転帰還論理と、を含み、前記デジタル位
相同期ループ回路は、さらに、ドライバ回路の出力に接
続された入力および位相検出器に帰還クロック信号を与
える出力を有する帰還回路を含む、電子システム。
【０１０５】（２４） 第２３項記載のシステムであっ
て、複数のスイッチドキャパシタの各々がデジタル制御
語の関連ビットに対応する信号を受信するように接続さ
れた第１のプレート、および共通ノードにおいて複数の
キャパシタの他のキャパシタの第２のプレートに共通接
続された第２のプレートを有する、システム。
て、複数のスイッチドキャパシタの各々がデジタル制御
語の関連ビットに対応する信号を受信するように接続さ
れた第１のプレート、および共通ノードにおいて複数の
キャパシタの他のキャパシタの第２のプレートに共通接
続された第２のプレートを有する、システム。
【０１０６】（２５） 第２３項記載のシステムであっ
て、複数のスイッチドキャパシタの容量値は２進重み付
けされて変動し、複数のスイッチドキャパシタの各々が
デジタル制御語の関連するビットに対応する信号を受信
するように接続された第１のプレートと、共通ノードに
おいて複数のスイッチドキャパシタの他のキャパシタの
第２のプレートに共通接続された第２のプレートとを有
し、複数のスイッチドキャパシタの中の最小キャパシタ
の第１のプレートはデジタル制御語の最下位ビットを受
信するように接続され、複数のスイッチドキャパシタの
中の最大キャパシタの第１のプレートはデジタル制御語
の最上位ビットを受信するように接続されている、シス
テム。
て、複数のスイッチドキャパシタの容量値は２進重み付
けされて変動し、複数のスイッチドキャパシタの各々が
デジタル制御語の関連するビットに対応する信号を受信
するように接続された第１のプレートと、共通ノードに
おいて複数のスイッチドキャパシタの他のキャパシタの
第２のプレートに共通接続された第２のプレートとを有
し、複数のスイッチドキャパシタの中の最小キャパシタ
の第１のプレートはデジタル制御語の最下位ビットを受
信するように接続され、複数のスイッチドキャパシタの
中の最大キャパシタの第１のプレートはデジタル制御語
の最上位ビットを受信するように接続されている、シス
テム。
【０１０７】（２６） 第２３項記載のシステムであっ
て、出力回路は、複数のキャパシタの共通第２プレート
に接続された入力を有するシュミットトリガを含み、反
転帰還論理は、シュミットトリガの出力に接続された入
力を有する固定遅延段と、固定遅延段の出力に接続され
た入力および共通ノードに接続された出力を有するドラ
イバと、を含み、デジタル制御発振器は、さらに、各々
が導電経路および制御端子を有する第１および第２のリ
セットトランジスタであって、第１のリセットトランジ
スタの導電経路は電源電圧と共通ノードとの間に接続さ
れ、第２のリセットトランジスタの導電経路は共通ノー
ドと基準電圧との間に接続されている、第１および第２
のリセットトランジスタと、シュミットトリガの出力に
接続された入力と、第１および第２のリセットトランジ
スタの制御端子に接続された出力を有し、共通ノードの
電圧が電源電圧に対応する論理レベルの第１のしきい値
に達していることを示すシュミットトリガの出力の遷移
に応答して第１のリセットトランジスタをターンオン
し、共通ノードの電圧が基準電圧に対応する論理レベル
の第２のしきい値に達していることを示すシュミットト
リガの出力の遷移に応答して第２のリセットトランジス
タをターンオンする、リセット論理と、を含み、リセッ
ト論理は固定遅延段の出力に接続された入力をも有し、
固定遅延段の出力における遷移に応答して第１および第
２のリセットトランジスタをターンオフする、システ
ム。
て、出力回路は、複数のキャパシタの共通第２プレート
に接続された入力を有するシュミットトリガを含み、反
転帰還論理は、シュミットトリガの出力に接続された入
力を有する固定遅延段と、固定遅延段の出力に接続され
た入力および共通ノードに接続された出力を有するドラ
イバと、を含み、デジタル制御発振器は、さらに、各々
が導電経路および制御端子を有する第１および第２のリ
セットトランジスタであって、第１のリセットトランジ
スタの導電経路は電源電圧と共通ノードとの間に接続さ
れ、第２のリセットトランジスタの導電経路は共通ノー
ドと基準電圧との間に接続されている、第１および第２
のリセットトランジスタと、シュミットトリガの出力に
接続された入力と、第１および第２のリセットトランジ
スタの制御端子に接続された出力を有し、共通ノードの
電圧が電源電圧に対応する論理レベルの第１のしきい値
に達していることを示すシュミットトリガの出力の遷移
に応答して第１のリセットトランジスタをターンオン
し、共通ノードの電圧が基準電圧に対応する論理レベル
の第２のしきい値に達していることを示すシュミットト
リガの出力の遷移に応答して第２のリセットトランジス
タをターンオンする、リセット論理と、を含み、リセッ
ト論理は固定遅延段の出力に接続された入力をも有し、
固定遅延段の出力における遷移に応答して第１および第
２のリセットトランジスタをターンオフする、システ
ム。
【０１０８】（２７） 集積回路内のクロック発生器や
クロック回復回路に使用できるデジタル制御発振器（Ｄ
ＣＯ）（６０）が開示される。開示するＤＣＯ（６０）
はスイッチドキャパシタ（４０）の２進重み付けされた
アレイとして実現される可変負荷を含む単段発振器であ
る。各キャパシタ（４０）は共通ノード（Ｘ）に接続さ
れたプレートおよび、デジタル制御語（ＤＣＯＣＷ）の
１ビットに対応する信号を受信するプレートを有してい
る。共通キャパシタノード（Ｘ）は、出力クロック信号
（ＯＵＴＣＬＫ）およびキャパシタ（４０）の共通ノー
ドを反転する論理（３８，３９）に加えられる帰還信号
を発生するシュミットトリガ（４２）の入力にも接続さ
れている。シュミットトリガ（４２）の入力におけるス
イッチングタイムは、デジタル制御語（ＤＣＯＣＷ）に
より制御される、スイッチドキャパシタ（４０）のアレ
イから与えられる可変負荷によって決まる。その結果、
クロック信号（ＯＵＴＣＬＫ）はＤＣＯ（６０）の単一
段によりデジタルに合成される。位相検出器（６４）、
ＤＣＯ（６０）と組み合わされたデジタルループフィル
タ（６２）、およびＤＣＯ（６０）の出力から位相検出
器（６４）への帰還経路を提供するプログラマブル分周
器（６６）を含むデジタル位相同期ループ（ＰＬＬ）ク
ロック発生器回路（５０）も開示される。ＰＬＬクロッ
ク発生器（５０）はデジタル信号処理装置（３０）やマ
イクロプロセッサ等の集積回路内で使用することもで
き、特にバッテリ給電ポータブル電子システム（２０
０）に使用するのに適している。
クロック回復回路に使用できるデジタル制御発振器（Ｄ
ＣＯ）（６０）が開示される。開示するＤＣＯ（６０）
はスイッチドキャパシタ（４０）の２進重み付けされた
アレイとして実現される可変負荷を含む単段発振器であ
る。各キャパシタ（４０）は共通ノード（Ｘ）に接続さ
れたプレートおよび、デジタル制御語（ＤＣＯＣＷ）の
１ビットに対応する信号を受信するプレートを有してい
る。共通キャパシタノード（Ｘ）は、出力クロック信号
（ＯＵＴＣＬＫ）およびキャパシタ（４０）の共通ノー
ドを反転する論理（３８，３９）に加えられる帰還信号
を発生するシュミットトリガ（４２）の入力にも接続さ
れている。シュミットトリガ（４２）の入力におけるス
イッチングタイムは、デジタル制御語（ＤＣＯＣＷ）に
より制御される、スイッチドキャパシタ（４０）のアレ
イから与えられる可変負荷によって決まる。その結果、
クロック信号（ＯＵＴＣＬＫ）はＤＣＯ（６０）の単一
段によりデジタルに合成される。位相検出器（６４）、
ＤＣＯ（６０）と組み合わされたデジタルループフィル
タ（６２）、およびＤＣＯ（６０）の出力から位相検出
器（６４）への帰還経路を提供するプログラマブル分周
器（６６）を含むデジタル位相同期ループ（ＰＬＬ）ク
ロック発生器回路（５０）も開示される。ＰＬＬクロッ
ク発生器（５０）はデジタル信号処理装置（３０）やマ
イクロプロセッサ等の集積回路内で使用することもで
き、特にバッテリ給電ポータブル電子システム（２０
０）に使用するのに適している。
【０１０９】関連出願の相互参照本出願は、共に本開示
の一部としてここに組み入れられている、３５Ｕ．Ｓ．
Ｃ．ｇ１１９（ｅ）（１）の元で１９９６年１１月８日
に出願された米国仮特許出願第６０／０３０，７２３
号、および１９９７年１月５日に出願された米国仮特許
出願第６０／０３６，８６５号の利点を請求するもので
ある。連邦後援研究開発に関する声明は適用されない。
の一部としてここに組み入れられている、３５Ｕ．Ｓ．
Ｃ．ｇ１１９（ｅ）（１）の元で１９９６年１１月８日
に出願された米国仮特許出願第６０／０３０，７２３
号、および１９９７年１月５日に出願された米国仮特許
出願第６０／０３６，８６５号の利点を請求するもので
ある。連邦後援研究開発に関する声明は適用されない。
【図１】従来のデジタル制御発振器のブロック電気回路
図。
図。
【図２】本発明の好ましい実施例に従ったデジタル制御
発振器（ＤＣＯ）の略電気回路図。
発振器（ＤＣＯ）の略電気回路図。
【図３】図２のデジタル制御発振器の動作を示すタイミ
ング図。
ング図。
【図４】本発明の好ましい実施例に従って構成されたデ
ジタル位相同期ループ（ＰＬＬ）クロック発生器のブロ
ック電気回路図。
ジタル位相同期ループ（ＰＬＬ）クロック発生器のブロ
ック電気回路図。
【図５】本発明の好ましい実施例に従ったデジタルＰＬ
Ｌクロック発生器内のデジタルループフィルタのブロッ
ク電気回路図。
Ｌクロック発生器内のデジタルループフィルタのブロッ
ク電気回路図。
【図６】本発明の好ましい実施例に従ったデジタルＰＬ
Ｌクロック発生器のデジタルループフィルタ内のアップ
ダウン検出およびパルス繰返し論理の略電気回路図。
Ｌクロック発生器のデジタルループフィルタ内のアップ
ダウン検出およびパルス繰返し論理の略電気回路図。
【図７】本発明の好ましい実施例に従ったデジタルＰＬ
Ｌクロック発生器のデジタルループフィルタ内のクロッ
ク発生およびパルス引伸し論理の略電気回路図。
Ｌクロック発生器のデジタルループフィルタ内のクロッ
ク発生およびパルス引伸し論理の略電気回路図。
【図８】本発明の好ましい実施例に従ったデジタルＰＬ
Ｌクロック発生器内のローパスフィルタのモデル。
Ｌクロック発生器内のローパスフィルタのモデル。
【図９】本発明の好ましい実施例に従ったデジタルＰＬ
Ｌクロック発生器のデジタルループフィルタ内の丸め論
理の略電気回路図。
Ｌクロック発生器のデジタルループフィルタ内の丸め論
理の略電気回路図。
【図１０】本発明の好ましい実施例に従って構成された
デジタル位相同期ループクロック発生器が実現されるデ
ジタル信号処理装置（ＤＳＰ）のブロック電気回路図。
デジタル位相同期ループクロック発生器が実現されるデ
ジタル信号処理装置（ＤＳＰ）のブロック電気回路図。
【図１１】本発明の好ましい実施例に従って構成され
た、図１０のＤＳＰを含む、代表的なバッテリ給電計算
システムのブロック電気回路図。
た、図１０のＤＳＰを含む、代表的なバッテリ給電計算
システムのブロック電気回路図。
２，６６ プログラマブル分周器 ４ 高周波発振器 ６，４４，９９，１０１，１０３，１０５，１０７，１
０９，１１３ 遅延段 ８ 復号器 ９，１１ ２進重み付けトランジスタ ３８，４６，１００，１０４，１１２ ＮＡＮＤゲー
ト ３９，４３，１２３ インバータ ４０ キャパシタ ４２ シュミットトリガ ４６，４８，１３０，１３２ ＮＯＲゲート ４９ リセットデバイス ５０ ＰＬＬクロック発生器 ６０ ＤＣＯ ６１， 分周器 ６２ デジタルループフィルタ ６４ 位相−周波数検出器 ６３，６５，６７ マルチプレクサ ８６ パルス繰返し論理 ８８ パルス引伸し論理 ９０ デジタルローパスフィルタ ９１ シンクロナイザ ９２ 分数周波数カウンタ ９４ 丸め論理 ９６ 整数周波数カウンタ ９８，１０２，１２０，１２４，１３４，１３６ Ａ
ＮＤゲート １０６，１０８，１１０，１２６，１２８ ラッチ １１６ 排他的ＯＲゲート １１８，１２２ ＯＲゲート １３２ 指数ユニット １３４ 乗算／加算装置 １３６ 演算論理装置 １３８ バレルシフタ １４０ アキュムレータ １４２ コンペア、セレクト、およびストアユニット １４４ ＲＡＭ １４５ メモリ／周辺インターフェイスユニット １４６ ＲＯＭ １４８ データレジスタ １４９ プログラムコントローラおよびアドレス発生
器回路 １５１ ＱＥＪ １５２ ＪＴＡＧテストポート １５６ 配電回路 ２００ ハンドセット ２１２ 音声インターフェイス ２１４，２２４ フィルタ ２１６ Ａ／Ｄコンバータ ２２０ デジタルインターフェイス ２２２ Ｄ／Ａコンバータ ２２５ 増幅器 ２２６ マイクロコントローラ ２２８ 入出力装置 ２３２ コーディック ２３４ 変調器 ２３６ ドライバ ２３８ 受信機 ２４０ ＲＦ回路
０９，１１３ 遅延段 ８ 復号器 ９，１１ ２進重み付けトランジスタ ３８，４６，１００，１０４，１１２ ＮＡＮＤゲー
ト ３９，４３，１２３ インバータ ４０ キャパシタ ４２ シュミットトリガ ４６，４８，１３０，１３２ ＮＯＲゲート ４９ リセットデバイス ５０ ＰＬＬクロック発生器 ６０ ＤＣＯ ６１， 分周器 ６２ デジタルループフィルタ ６４ 位相−周波数検出器 ６３，６５，６７ マルチプレクサ ８６ パルス繰返し論理 ８８ パルス引伸し論理 ９０ デジタルローパスフィルタ ９１ シンクロナイザ ９２ 分数周波数カウンタ ９４ 丸め論理 ９６ 整数周波数カウンタ ９８，１０２，１２０，１２４，１３４，１３６ Ａ
ＮＤゲート １０６，１０８，１１０，１２６，１２８ ラッチ １１６ 排他的ＯＲゲート １１８，１２２ ＯＲゲート １３２ 指数ユニット １３４ 乗算／加算装置 １３６ 演算論理装置 １３８ バレルシフタ １４０ アキュムレータ １４２ コンペア、セレクト、およびストアユニット １４４ ＲＡＭ １４５ メモリ／周辺インターフェイスユニット １４６ ＲＯＭ １４８ データレジスタ １４９ プログラムコントローラおよびアドレス発生
器回路 １５１ ＱＥＪ １５２ ＪＴＡＧテストポート １５６ 配電回路 ２００ ハンドセット ２１２ 音声インターフェイス ２１４，２２４ フィルタ ２１６ Ａ／Ｄコンバータ ２２０ デジタルインターフェイス ２２２ Ｄ／Ａコンバータ ２２５ 増幅器 ２２６ マイクロコントローラ ２２８ 入出力装置 ２３２ コーディック ２３４ 変調器 ２３６ ドライバ ２３８ 受信機 ２４０ ＲＦ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ダブリュ．ファタルソウ アメリカ合衆国テキサス州ダラス，バン ダイク ロード 10006 (72)発明者 ミッシェル ドゥ ウィット アメリカ合衆国テキサス州ダラス，バーチ クロフト ドライブ 8418 (72)発明者 ジェームズ ビー．バートン アメリカ合衆国テキサス州ダラス，ブリス デイル ドライブ 7217 (72)発明者 安孫子 茂志 東京都北区神谷１−３−４−1111 (72)発明者 高橋 博 埼玉県入間郡大井町鶴ケ舞１−10−５ (72)発明者 水野 博之 東京都豊島区巣鴨２−13−４ (72)発明者 村松 重利 東京都北区王子本町２−18−７ (72)発明者 田代 賢一 東京都葛飾区小菅３−19−４ (72)発明者 襖田 雅弘 東京都練馬区下石神井４−５−２ (72)発明者 ルアト キュー．ファム アメリカ合衆国テキサス州ヒューストン, ウェステラドライブ 12427 (72)発明者 フレデリック ブトー アメリカ合衆国マサチューセッツ州ベルモ ント、コンコード アベニュー 504 (72)発明者 エマニュエル エゴ フランス国アンチーブ，ビュー シュマン ド サンジャン，36，ル マ ド ミコ クリエール エイ．１ (72)発明者 ジロラモ ガロ イタリア国アベッザノ，ビア サラガト 30 (72)発明者 ヒープ トラン アメリカ合衆国テキサス州ダラス，ウィロ ウ レーン5017 (72)発明者 カール イー．レーモンズ アメリカ合衆国テキサス州ガーランド，キ ャッスル ロック 3322 (72)発明者 アルバート シー アメリカ合衆国テキサス州プラノ，リオ グランデ ドライブ 1515，アパートメン ト ナンバー 1306 (72)発明者 マハリンガム ナンダクマール アメリカ合衆国テキサス州リチャードソ ン，ウォータービュー パークウェイ 2200，アパートメント ナンバー 2338 (72)発明者 ボブ エクルンド アメリカ合衆国テキサス州プラノ，ジョシ ュア ツリー ドライブ 1121 (72)発明者 イー − チン チェン アメリカ合衆国テキサス州リチャードソ ン，フォックスボロ ドライブ 3100
Claims (1)
- 【請求項１】 デジタル制御発振器であって、各々が共
通ノードに接続されデジタル制御語ワードの関連ビット
の状態に応答して共通ノードへ容量を与える複数のスイ
ッチドキャパシタと、共通ノードに接続された入力およ
び出力クロック信号を駆動する出力を有する出力回路
と、共通ノードに接続された入力および共通ノードを相
補電圧へ駆動する出力を有する反転帰還論理と、を含む
前記デジタル制御発振器。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3072396P | 1996-11-08 | 1996-11-08 | |
| US3686597P | 1997-02-05 | 1997-02-05 | |
| US036865 | 1997-02-05 | ||
| US030723 | 1998-02-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127142A true JPH1127142A (ja) | 1999-01-29 |
Family
ID=26706391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345670A Pending JPH1127142A (ja) | 1996-11-08 | 1997-11-10 | デジタル制御発振器 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0841754A3 (ja) |
| JP (1) | JPH1127142A (ja) |
| TW (1) | TW357453B (ja) |
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| JP2013229802A (ja) * | 2012-04-26 | 2013-11-07 | Sony Corp | 発振器、発振方法、イメージセンサ、及び、撮像装置 |
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| US6359948B1 (en) * | 1999-02-17 | 2002-03-19 | Triquint Semiconductor Corporation | Phase-locked loop circuit with reduced jitter |
| WO2003047088A2 (en) * | 2001-11-30 | 2003-06-05 | Koninklijke Philips Electronics N.V. | Frequency modulator using switched capacitors |
| JP2008516511A (ja) * | 2004-10-08 | 2008-05-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｍｏｓトランジスタによってスイッチングされるキャパシタのアレイ |
| US7672645B2 (en) | 2006-06-15 | 2010-03-02 | Bitwave Semiconductor, Inc. | Programmable transmitter architecture for non-constant and constant envelope modulation |
| US9461608B2 (en) | 2007-03-05 | 2016-10-04 | Nxp B.V. | Radio frequency filter |
| US8073092B2 (en) * | 2008-06-19 | 2011-12-06 | Microchip Technology Incorporated | Automatic synchronization of an internal oscillator to an external frequency reference |
| CN108377148B (zh) * | 2018-04-27 | 2024-03-08 | 深圳讯达微电子科技有限公司 | 一种基于开关电容阵列的锁相环环路滤波器及锁相环 |
| US10797713B1 (en) * | 2019-08-12 | 2020-10-06 | Realtek Semiconductor Corp. | High-speed high-resolution digitally-controlled oscillator and method thereof |
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|---|---|---|---|---|
| JP2985489B2 (ja) * | 1992-03-31 | 1999-11-29 | 日本電気株式会社 | 位相同期ループ |
| JP2842492B2 (ja) * | 1992-04-22 | 1999-01-06 | 三菱電機株式会社 | 位相同期ループ回路 |
| US5191301A (en) * | 1992-05-12 | 1993-03-02 | International Business Machines Corporation | Integrated differential voltage controlled ring oscillator |
| US5281927A (en) * | 1993-05-20 | 1994-01-25 | Codex Corp. | Circuit and method of controlling a VCO with capacitive loads |
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-
1997
- 1997-11-07 EP EP97119505A patent/EP0841754A3/en not_active Withdrawn
- 1997-11-10 JP JP9345670A patent/JPH1127142A/ja active Pending
- 1997-11-28 TW TW086116789A patent/TW357453B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
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