JP3905098B2 - 半導体装置の製造方法 - Google Patents
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その理由は、アナログCMOSトランジスタの微細化と、相互コンダクタンスGm、出力抵抗Rout(=dVd/dId)、1/fノイズ、閾値Vthマッチング等とがトレードオフの関係にあるからである。とは言え、低電圧、低消費電力の観点から言えば、アナログCMOSトランジスタについても微細化は正しい方向であり、短ゲート長のアナログCMOSの開発が必要となってきている。
図4(A)に示すようなMOSトランジスタでは、図4(C)に示すように、当該MOSトランジスタをアナログ素子として、その飽和領域動作で使用すると、図4(B)に示すように、反転したチャネル層のピンチオフ点がどうしても高濃度のドレイン端近傍に形成されてしまう。
出力抵抗Routの劣化を防止する方法としては、従来から、基板と同じ導電型の不純物をソース側だけにイオン注入する、所謂、ソース側のみの非対称ポケットインプラが知られている(例えば、特許文献1、非特許文献1〜4参照。)。
本発明は、上記課題を解決するためになされたものであり、MIS構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減を両立できるようにした半導体装置の製造方法の提供を目的とする。
高濃度ソース層と低濃度ソース層とを有するソース及び、高濃度ドレイン層と低濃度ドレイン層とを有するドレインとは、例えばLDD構造のソース及びドレインのことである。また、ドレイン電圧によるチャネル長変調効果CLMは(1)式で表される。
dΔL/dVds={Esat×cosh(ΔL/ξ)}−1…(1)
ξ=(3tox×Xj)1/2:チャネル微細化パラメータ
Esat:ピンチオフ点でのドレイン方向電界
ΔL:ドレイン端からピンチオフ点までの距離
Vds:ドレイン電圧
しかし、LDDを低濃度化するために、単純にLDDインプラ量を低減すると、ソースとドレイン間の寄生抵抗も増大してしまうので、相互コンダクタンスGmと、ドレイン電流Idsatとが低下してしまい、微細化の魅力を損ねてしまう。
本発明の半導体装置の製造方法は、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース側の前記半導体基板上方から当該半導体基板の前記ソースの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成することを特徴とするものである。ここで、斜めとは、半導体基板表面の鉛直線方向に対して例えば25[°]から35[°]の範囲の傾斜のことである。
図1は本発明の実施形態に係るMOSトランジスタ100の構成例を示す断面図である。このMOSトランジスタ100は、例えばCMOSアナログ回路を構成する一素子である。
図1に示すように、このN型のMOSトランジスタ100は、シリコン基板1と、このシリコン基板1に設けられた素子分離層43と、この素子分離層43によって素子分離された領域のシリコン基板1に設けられたP型のウェル拡散層(P−well)5と、ウェル拡散層5上に設けられたゲート酸化膜15と、このゲート酸化膜15上に設けられたゲート電極13と、このゲート電極13下から露出したシリコン基板1に設けられたN型のソース60及びドレイン70と、サイドウォールスペーサ33とから構成されている。
さらに、このソース60及びドレイン70に挟まれたP型のチャネル領域のうち、N−層63に隣接し、かつN−−層73に隣接しない特定部位に、P型のポケットインプラ層(P−層)80が設けられている。このP−層80は、例えばボロン等のP型不純物で構成されている。
図1に戻って、サイドウォールスペーサ33は、例えばシリコン酸化膜からなるものである。図1に示すように、このサイドウォールスペーサ33は、シリコン基板1に設けられたN−層63上と、N−−層73上とに設けられている。
図3(A)〜(D)は、MOSトランジスタ100の製造方法を示す工程図である。ここでは、最短ゲート長が0.35[μm]のCMOSプロセスを用いて、NMOSトランジスタ100を製造する場合について説明する。
そして、このヒ素等のN型不純物がイオン注入されたシリコン基板1をN2雰囲気下で950[℃]、2分間アニールしてN+層61及び71(図1参照。)を形成する。その後、図示しない層間絶縁膜と、メタル配線とを形成して、図1に示したMOSトランジスタ100を完成させる。
表1に示すように、従来とほぼ同じ閾値Vthと相互コンダクタンスGmで、出力抵抗Routを2桁以上向上した。表1において、Vthはドレイン電圧0.1[V]のリニア領域でGmが最大であるときの測定値である。また、Gmmaxはドレイン電圧Vdが0.1[V]のときの最大値(チャネル幅は1[μm]で規格化した)である。さらにRoutは、Vg=Vth+0.1[V]、Vd=1.5[V]でのdVd/dId微分値である。
また、本発明は最短ゲート長が0.35[μm]以外のCMOSプロセスにも適用でき、0.35[μm]のCMOSプロセスの場合と同様の効果を得ることができる。
5 ウェル拡散層
13 ゲート電極
15 ゲート酸化膜
33 サイドウォールスペーサ
45,47 レジストパターン
60 ソース
61 N+層(高濃度ソース層)
63 N−層(低濃度ソース層)
70 ドレイン
71 N+層(高濃度ドレイン層)
73 N−−層(低濃度ソース層)
80 P−層(ポケットインプラ層)
100 MOSトランジスタ
Claims (1)
- 半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース及びドレインと、
前記ソース及びドレインに挟まれた反対導電型のチャネル領域のうち、前記ソースに隣接し且つ前記ドレインに隣接しない特定部位に設けられた反対導電型のポケットインプラ層と、からなるMIS構造のトランジスタを備え、
前記ソースは、前記一導電型の不純物を高濃度に含む高濃度ソース層と、前記一導電型の不純物を低濃度に含み、前記高濃度ソース層の下部から当該高濃度ソース層の前記チャネル領域側の側部にかけて設けられた低濃度ソース層とを有し、
前記ドレインは、前記一導電型の不純物を高濃度に含む高濃度ドレイン層と、前記一導電型の不純物を低濃度に含み、前記高濃度ドレイン層の下部から当該高濃度ドレイン層の前記チャネル領域側の側部にかけて設けられた低濃度ドレイン層とを有し、
前記低濃度ソース層は前記低濃度ドレイン層よりも前記一導電型の不純物を高濃度に含む半導体装置の製造方法において、
前記半導体基板上に形成された前記ゲート絶縁膜上に前記ゲート電極部を形成する工程と、
前記ゲート電極部と前記ソースと前記ドレインとからなる素子領域を露出させ、前記ゲート電極部をマスクとして前記ソース側の前記半導体基板上方から当該半導体基板の前記ソースの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成する工程と、
前記素子領域を露出させ、前記ゲート電極部をマスクとして前記ソース側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成する工程と、
前記素子領域を露出させ、前記ゲート電極部をマスクとして前記ドレイン側の前記半導体基板上方から当該半導体基板の前記ドレインの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
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