JP4760052B2 - Transmission control device and sampling frequency conversion device - Google Patents

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Description

この発明は、ジッタ吸収機能を有する伝送制御装置およびこの伝送制御装置を用いたサンプリング周波数変換装置に関する。   The present invention relates to a transmission control device having a jitter absorption function and a sampling frequency conversion device using the transmission control device.

デジタルオーディオ等の分野では、各々独立したクロックに同期して動作する２つの機器間でデータの授受が行われることが多い。そのような場合、前段の機器では同機器のクロックに同期してデータ出力が行われ、後段の機器では同機器のクロックに同期してデータ入力が行われるが、両機器のクロックはジッタを有しているのが一般的である。そこで、両機器間にジッタ吸収のためのＦＩＦＯ（First-In First-Out；先入れ先出し方式のバッファ）が介挿され、データ伝送はこのＦＩＦＯを介して行われることが多い。また、このようなＦＩＦＯの使用に加えて、クロックのジッタに起因してＦＩＦＯがオーバフローあるいはアンダフローを起こさぬようＦＩＦＯ内の読み出し未了の残存データ量を監視し、残存データ量が適正値よりも増加した場合には、例えばＦＩＦＯにおけるデータ出力速度を増加させ、データ残量が適正値よりも低下した場合には、例えばＦＩＦＯにおけるデータ出力速度を低下させるＰＬＬ（Phase Locked Loop）制御が行われる場合もある。また、デジタルオーディオ等の分野では、様々なサンプリング周波数に対応した機器が提供されているため、サンプリング周波数の異なる機器同士が接続される場合も多い。そのような場合、例えば前段の機器から出力されるサンプルデータのサンプリング周波数を後段の機器のサンプリング周波数に合わせるサンプリング周波数変換装置が用いられる。特許文献１は、上述したＦＩＦＯおよびＰＬＬ制御をサンプリング周波数変換装置に適用した技術を開示している。
特開平１１−５５０７５号公報 In the field of digital audio and the like, data is often exchanged between two devices that operate in synchronization with independent clocks. In such a case, the preceding device outputs data in synchronization with the clock of the device, and the subsequent device inputs data in synchronization with the clock of the device, but the clocks of both devices have jitter. It is common to do. Thus, a FIFO (First-In First-Out) buffer for jitter absorption is inserted between both devices, and data transmission is often performed via this FIFO. In addition to using such a FIFO, the remaining data amount in the FIFO is monitored so that the FIFO does not overflow or underflow due to clock jitter. Is increased, for example, the data output speed in the FIFO is increased, and when the remaining amount of data is lower than an appropriate value, for example, PLL (Phase Locked Loop) control for decreasing the data output speed in the FIFO is performed. In some cases. In the field of digital audio and the like, devices corresponding to various sampling frequencies are provided, and thus devices with different sampling frequencies are often connected. In such a case, for example, a sampling frequency converter that matches the sampling frequency of the sample data output from the preceding device with the sampling frequency of the succeeding device is used. Patent Document 1 discloses a technique in which the above-described FIFO and PLL control are applied to a sampling frequency converter.
JP-A-11-55075

ところで、上述した従来の技術においては、ＦＩＦＯ内の残存データ量の適正値からの差分に応じてＦＩＦＯにおけるデータ出力速度またはデータ入力速度の増減を行っていたため、この差分に応じた速度の増減操作が過剰となり、これにより残存データ量の時間変動を招き、データ伝送動作が不安定になる場合がある。すなわち、データ出力速度等の調整の結果が残存データ量の増加または減少となって現れるまでにはタイムラグがあり、その間も、データ出力速度等の調整が行われるため、残存データ量が安定した状態になっても、残存データ量の変動がやや大きくなってしまうのである。   By the way, in the above-described conventional technique, the data output speed or the data input speed in the FIFO is increased or decreased according to the difference from the appropriate value of the remaining data amount in the FIFO. As a result, the remaining data amount may change over time, and the data transmission operation may become unstable. In other words, there is a time lag until the result of adjustment of the data output speed, etc. appears as an increase or decrease in the remaining data amount, and during that time, the data output speed etc. are adjusted, so the remaining data amount is stable. Even if it becomes, the fluctuation | variation of residual data amount will become a little large.

この発明は上述した事情に鑑みてなされたものであり、ＦＩＦＯ内の残存データ量を適正値に収束させるデータ出力速度またはデータ入力速度の増減操作を適度に行って、残存データ量を速やかに適正値に収束させ、安定したデータ伝送を行うことができる伝送制御装置およびこれを用いたサンプリング周波数変換装置を提供することを目的としている。   The present invention has been made in view of the above-described circumstances, and by appropriately performing a data output speed or data input speed increase / decrease operation for converging the remaining data amount in the FIFO to an appropriate value, the remaining data amount can be quickly and appropriately set. An object of the present invention is to provide a transmission control device that can converge to a value and perform stable data transmission, and a sampling frequency conversion device using the same.

この発明は、書き込み要求信号に応じて、新たに入力されるデータを記憶し、読み出し要求信号に応じて、記憶したデータを古いものから順に読み出して出力する先入れ先出し方式の記憶手段と、前記記憶手段に記憶された読み出し未了のデータの残存データ量を検出する残存データ量検出手段と、前記書き込み要求信号または読み出し要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成する可変周波数発振手段と、前記残存データ量検出手段において検出された残存データ量を現在の残存データ量として保持すると共に、現在の残存データ量より過去に検出された第１残存データ量と第２残存データ量とを保持し、前記現在の残存データ量と前記第１残存データ量と前記第２残存データ量とから前記記憶手段における残存データ量の時間的変化を示すベクトルを検出するベクトル検出手段と、前記ベクトル検出手段において検出されたベクトルと、前記現在の残存データ量とに基づいて、前記現在の残存データ量を適正値に戻す方向に修正量を決定し、当該修正量に従って前記周波数制御情報を修正する周波数制御手段とを備え、前記ベクトル検出手段は、前記残存データ量検出手段により検出される現在の残存データ量が変化する毎に、その変化後における現在の残存データ量を第１残存データ量とし、それまで保持していた前記第１残存データ量を前記第２残存データ量として保持するよう制御し、前記周波数制御手段は、前記ベクトル検出手段において検出されたベクトルが、前記現在の残存データ量＞前記第１残存データ量＞前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値を超えている場合、前記ベクトルが前記現在の残存データ量＜前記第１残存データ量＜前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値より少ない場合、前記現在の残存データ量が上限値となっている場合、前記現在の残存データ量が下限値となっている場合のいずれかの場合に限り、前記現在の残存データ量と前記適正値との差分に相当する修正量に従って、前記周波数制御情報を修正することを特徴とする伝送制御装置を提供する。また、この発明は、かかる伝送制御装置を用いたサンプリング周波数変換装置を提供する。
かかる発明によれば、残存データ量を適正値に戻すための必要最低限の周波数制御情報の修正しか行われないため、残存データ量の発散を抑制して、残存データ量を速やかに適正値に収束させることができる。従って、安定したデータ伝送が実現される。また、かかる伝送制御装置をサンプリング周波数変換装置に用いることにより、波形歪の少ない高品質のサンプリング周波数変換が実現される。 The present invention stores first input data in response to a write request signal, and reads and outputs the stored data in order from the oldest in response to a read request signal, and the storage unit The remaining data amount detecting means for detecting the remaining data amount of unread data stored in the memory and the permission signal for permitting generation of the write request signal or the read request signal are generated at a time density according to the frequency control information. The variable frequency oscillating means and the residual data amount detected by the residual data amount detecting means are held as the current residual data amount, and the first residual data amount and the second residual data detected in the past from the current residual data amount And the storage means stores the current remaining data amount, the first remaining data amount, and the second remaining data amount. Based on the vector detection means for detecting a vector indicating a temporal change in the remaining data amount, the vector detected by the vector detection means, and the current remaining data amount, the current remaining data amount is set to an appropriate value. And a frequency control means for correcting the frequency control information in accordance with the correction amount, and the vector detection means has a current residual data amount detected by the residual data amount detection means. each time changes, the current remaining data amount after the change to the first remaining data amount, and controls to hold the first remaining data amount which has been held so far as the second remaining data amount, wherein the frequency The control means is configured such that the vector detected by the vector detection means is the current remaining data amount> the first remaining data amount> the second remaining data. If the current remaining data amount exceeds the appropriate value, the vector satisfies the current remaining data amount <the first remaining data amount <the second remaining data amount. And when the current remaining data amount is less than the appropriate value, the current remaining data amount is an upper limit, or the current remaining data amount is a lower limit. The transmission control apparatus is characterized in that the frequency control information is corrected according to a correction amount corresponding to a difference between the current remaining data amount and the appropriate value . The present invention also provides a sampling frequency conversion device using such a transmission control device.
According to this invention, since only the minimum necessary frequency control information for returning the remaining data amount to an appropriate value is corrected, the remaining data amount is suppressed to a proper value by suppressing the divergence of the remaining data amount. It can be converged. Therefore, stable data transmission is realized. Further, by using such a transmission control device for a sampling frequency conversion device, high quality sampling frequency conversion with little waveform distortion can be realized.

以下、図面を参照して、本発明の最良な実施の形態について説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。このサンプリング周波数変換装置は、大別すると、伝送制御装置１００Ａと、補間部２００Ａと、インタフェース３００Ａにより構成されている。 The best mode for carrying out the present invention will be described below with reference to the drawings.
<First Embodiment>
FIG. 1 is a block diagram showing a configuration of a sampling frequency conversion apparatus according to the first embodiment of the present invention. This sampling frequency converter is roughly divided into a transmission control device 100A, an interpolation unit 200A, and an interface 300A.

補間部２００Ａは、図２に示すように、ｎ段のシフトレジスタ２０１と、補間係数発生部２０２と、畳み込み演算部２０３とを有している。ここで、シフトレジスタ２０１は、補間部２００Ａの前段部から第1のサンプリング周波数のデータを順次取り込み、取り込んだ過去n個分のデータ列を補間演算用入力データ列として保持する。   As illustrated in FIG. 2, the interpolation unit 200 </ b> A includes an n-stage shift register 201, an interpolation coefficient generation unit 202, and a convolution operation unit 203. Here, the shift register 201 sequentially fetches the data of the first sampling frequency from the preceding stage of the interpolation unit 200A, and holds the past n data strings as an input data string for interpolation calculation.

補間係数発生部２０２には、伝送制御装置１００Ａから補間比Δｔが供給される。この補間比Δｔは、補間部２００Ａにおいて生成すべきデータのサンプリング点の位相を示している。さらに詳述すると、本実施形態において、補間部２００Ａは、図３に例示するように、シフトレジスタ２０１に保持された補間演算用入力データ列Ｄ０〜Ｄｎ−１におけるデータＤｍ＋１とデータＤｍとの間に存在するデータＰｋを補間演算により求めるものであり、補間比Δｔは、時間軸上においてデータＤｍ＋１のサンプリング点とデータＤｍのサンプリング点との間のどの位置に補間演算により求めるべきデータＰｋのサンプリング点があるかを示している。補間係数発生部２０２は、例えば各種の補間比Δｔに対応した補間係数列を記憶したＲＯＭであり、伝送制御装置１００Ａから与えられる補間比Δｔに対応した補間係数列ａ０〜ａｎ−１を出力する。 The interpolation ratio generator 202 is supplied with the interpolation ratio Δt from the transmission control device 100A. This interpolation ratio Δt indicates the phase of the sampling point of data to be generated in the interpolation unit 200A. More specifically, in the present embodiment, as illustrated in FIG. 3, the interpolation unit 200 </ b > A performs data D m + 1 and data D in the interpolation calculation input data strings D 0 to D n−1 held in the shift register 201. The data P k existing between m and m is obtained by interpolation, and the interpolation ratio Δt is interpolated at any position between the sampling point of the data D m + 1 and the sampling point of the data D m on the time axis. Indicates whether there is a sampling point of the data Pk to be obtained . The interpolation coefficient generator 202 is, for example, a ROM that stores interpolation coefficient sequences corresponding to various interpolation ratios Δt. The interpolation coefficient generation unit 202 stores interpolation coefficient sequences a 0 to an n−1 corresponding to the interpolation ratio Δt given from the transmission control device 100A. Output.

畳み込み演算部２０３は、伝送制御装置１００Ａからメインクロックφに同期したデータ入力許可信号ＩＥが与えられるのに応じて、シフトレジスタ２０１に保持された補間演算用入力データ列Ｄ０〜Ｄｎ−１に補間係数発生部２０２から出力された補間係数列ａ０〜ａｎ−１を畳み込み、第2のサンプリング周波数のデータＰｋを出力する。ここで、メインクロックφは、第１のサンプリング周波数と同一の周波数を有するクロックであるが、伝送制御装置１００Ａは、このメインクロックφに同期したデータ入力許可信号ＩＥを第２のサンプリング周波数に相当する時間密度で補間部２００Ａに供給する。なお、このような時間密度でデータ入力許可信号ＩＥを発生するための構成については後述する。 The convolution operation unit 203 receives the input data string D 0 to D n−1 for interpolation calculation held in the shift register 201 in response to the data input permission signal IE synchronized with the main clock φ from the transmission control device 100A. Are interpolated with the interpolation coefficient sequence a 0 to an n−1 output from the interpolation coefficient generation unit 202, and output data P k of the second sampling frequency. Here, the main clock φ is a clock having the same frequency as the first sampling frequency, but the transmission control device 100A corresponds to the data input permission signal IE synchronized with the main clock φ as the second sampling frequency. Is supplied to the interpolation unit 200A at a time density. A configuration for generating the data input permission signal IE at such a time density will be described later.

補間演算により求めるべきデータのサンプリング点は、第２のサンプリング周波数に対応した速度で時間軸上を移動する。この結果、図３に例示するように、現在、補間演算により求めたデータＰｋの次に求めるべきデータＰｋ−１の位相がシフトレジスタ２０１に記憶されたデータＤｍの位相よりも進むことが起こりうる。この場合には、データＰｋの補間演算後、次のデータＰｋ−１の補間演算に備えて、新たなデータＤ−１が前段の装置からシフトレジスタ２０１に取り込まれ、シフトレジスタ２０１内の最も古いデータＤｎ−１は廃棄される。補間演算により求めるデータの位相を逐次進める操作は、現状の補間比Δｔに対し、第１のサンプリング周波数と第２のサンプリング周波数との比に基づいて決定される周波数制御情報ｙを加える、という操作の繰り返しにより行われる。この操作は、伝送制御装置１００Ａにより行われるものであるが、詳細は後述する。 The sampling point of the data to be obtained by the interpolation operation moves on the time axis at a speed corresponding to the second sampling frequency. As a result, as illustrated in FIG. 3, the phase of the data P k−1 to be obtained next to the data P k obtained by the interpolation operation is now advanced from the phase of the data D m stored in the shift register 201. Can happen. In this case, after the interpolation operation data P k, in preparation for the interpolation calculation of the next data P k-1, the new data D -1 is taken from the preceding apparatus to the shift register 201, the shift register 201 of The oldest data D n-1 is discarded. The operation of sequentially advancing the phase of the data obtained by the interpolation operation is an operation of adding frequency control information y determined based on the ratio of the first sampling frequency and the second sampling frequency to the current interpolation ratio Δt. Is repeated. This operation is performed by the transmission control apparatus 100A, and details will be described later.

図１における伝送制御装置１００Ａは、以上説明した補間部２００Ａから第２のサンプリング周波数のデータ列を受け取って保存し、これをインタフェース３００Ａからの読み出し要求信号ＲＲに同期したタイミングで出力する装置である。インタフェース３００Ａは、外部機器からのデータ要求信号ＬＲＣＫに応じて、読み出し要求ＲＲを伝送制御装置１００Ａに出力し、これに応じて伝送制御装置１００Ａから出力されるデータをシリアルなビット列ＳＤＯとして後段のＤＳＰに出力する装置である。   The transmission control device 100A in FIG. 1 is a device that receives and stores the data string of the second sampling frequency from the interpolation unit 200A described above, and outputs it at a timing synchronized with the read request signal RR from the interface 300A. . The interface 300A outputs a read request RR to the transmission control device 100A in response to a data request signal LRCK from an external device, and in response to this, the data output from the transmission control device 100A is converted into a serial bit string SDO at the subsequent DSP. It is the device which outputs to.

次に、伝送制御装置１００Ａの構成について説明する。
ＦＩＦＯ１０は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などにより構成される先入れ先出し形式のバッファであり、本実施形態のものは所定ビット数の入力データを最大８個記憶することができる。ＦＩＦＯ１０は、補間部２００Ａから供給されるデータＰｋを順次保存し、古いものから順にインタフェース３００Ａに出力する。書き込み制御部３０は、メインクロックφがＡＮＤゲート１０１を通過して書き込み要求信号ＷＲとして与えられたとき書き込みアドレスおよび書き込み要求信号ＷＥを生成し、ＦＩＦＯ１０に供給する。ＦＩＦＯ１０に供給される入力データＰｋは、書き込み要求信号ＷＥにより、ＦＩＦＯ１０内の書き込みアドレスによって指定されるエリアに書き込まれる。読み出し制御部４０は、インタフェース３００Ａからの読み出し要求信号ＲＲに応じて、読み出しアドレスおよび読み出し要求信号ＲＥを生成し、ＦＩＦＯ１０へ供給する。ここで、読み出しアドレスは、ＦＩＦＯ１０内に残存している読み出し未了の入力データのうち最も古いものを指定するように制御される。この読み出しアドレスにより指定された入力データは、読み出し要求信号ＲＥによりＦＩＦＯ１０から読み出され、インタフェース３００Ａに供給される。 Next, the configuration of the transmission control apparatus 100A will be described.
The FIFO 10 is a first-in first-out buffer configured by a RAM (Random Access Memory) or the like, and the present embodiment can store a maximum of eight pieces of input data having a predetermined number of bits. The FIFO 10 sequentially stores the data P k supplied from the interpolation unit 200A and outputs the data P k to the interface 300A in order from the oldest one. The write controller 30 generates a write address and a write request signal WE when the main clock φ passes through the AND gate 101 and is given as the write request signal WR, and supplies the write address and the write request signal WE to the FIFO 10. The input data P k supplied to the FIFO 10 is written in an area designated by a write address in the FIFO 10 by a write request signal WE. The read control unit 40 generates a read address and a read request signal RE according to the read request signal RR from the interface 300A, and supplies the read address and the read request signal RE to the FIFO 10. Here, the read address is controlled so as to designate the oldest input data remaining in the FIFO 10 and not yet read. The input data specified by the read address is read from the FIFO 10 by the read request signal RE and supplied to the interface 300A.

残存データ量検出部５０は、ＡＮＤゲート１０２を介してメインクロックφが与えられたとき、書き込み制御部３０が発生している書き込みアドレスと読み出し制御部４０が発生している読み出しアドレスとの差分、すなわち、現時点においてＦＩＦＯ１０に残存する読み出し未了の入力データの個数である残存データ量ΔＳを検出する回路である。ベクトル検出回路５１は、残存データ量検出部５０から出力される残存データ量ΔＳの時間的変化を表すベクトルを検出する回路である。   When the main clock φ is supplied via the AND gate 102, the remaining data amount detection unit 50 is configured to obtain a difference between a write address generated by the write control unit 30 and a read address generated by the read control unit 40. That is, this is a circuit that detects the remaining data amount ΔS that is the number of input data that has not yet been read and remains in the FIFO 10. The vector detection circuit 51 is a circuit that detects a vector representing a temporal change in the remaining data amount ΔS output from the remaining data amount detection unit 50.

ここで、ベクトル検出回路５１は、３個のポインタＶａｌｉｄ＿０、Ｖａｌｉｄ＿１およびＶａｌｉｄ＿ｐｔｒを有している。ポインタＶａｌｉｄ＿ｐｔｒには、現在の残存データ量ΔＳが格納される。このポインタＶａｌｉｄ＿ｐｔｒの値は、ポインタＶａｌｉｄ＿０と異なる値になると、ポインタＶａｌｉｄ＿０に代入され、それまでのポインタＶａｌｉｄ＿０の値はポインタＶａｌｉｄ＿１に代入される。   Here, the vector detection circuit 51 has three pointers Valid_0, Valid_1, and Valid_ptr. In the pointer Valid_ptr, the current remaining data amount ΔS is stored. When the value of the pointer Valid_ptr is different from the value of the pointer Valid_0, the value is assigned to the pointer Valid_0, and the value of the previous pointer Valid_0 is assigned to the pointer Valid_1.

従って、一般的には、Ｖａｌｉｄ＿０＞Ｖａｌｉｄ＿１の関係にあれば、ＦＩＦＯ１０の残存データ量ΔＳは増加中であり、Ｖａｌｉｄ＿０＜Ｖａｌｉｄ＿１であれば、ＦＩＦＯ１０の残存データ量ΔＳは減少中であるといえる。しかし、残存データ量ΔＳが増加状態から減少状態に転じたり、減少状態から増加状態に転じたりすることがあり、そのような変化は、ポインタＶａｌｉｄ＿０およびＶａｌｉｄ＿１のみから判断することはできない。そこで、本実施形態において、ベクトル検出回路５１は、３個のポインタＶａｌｉｄ＿０、Ｖａｌｉｄ＿１およびＶａｌｉｄ＿ｐｔｒを参照し、残存データ量ΔＳの時間的変化の態様を示すベクトルを検出するようにしている。   Therefore, generally, if Valid_0> Valid_1, the remaining data amount ΔS of the FIFO 10 is increasing, and if Valid_0 <Valid_1, the remaining data amount ΔS of the FIFO 10 is decreasing. However, the remaining data amount ΔS may change from an increasing state to a decreasing state, or from a decreasing state to an increasing state, and such a change cannot be determined from only the pointers Valid_0 and Valid_1. Therefore, in the present embodiment, the vector detection circuit 51 refers to the three pointers Valid_0, Valid_1, and Valid_ptr, and detects a vector indicating a temporal change mode of the remaining data amount ΔS.

残存データ量検出部５０から出力される残存データ量ΔＳは、ＦＩＦＯ１０内のデータの残存データ量を示すと同時に、最後に書き込まれたデータＰｋと、読み出し要求信号ＲＲによって最後に読み出されたデータＰｋとの位相差を示している。そして、上述した読み出し制御部４０と、書き込み制御部３０と、残存データ量検出部５０と、ベクトル検出回路５１と、周波数制御部６０と、可変周波数発振部７０は、この位相差を適正値に収束させるＰＬＬ８０を構成している。 The remaining data amount ΔS output from the remaining data amount detection unit 50 indicates the remaining data amount of the data in the FIFO 10 and is finally read by the last written data P k and the read request signal RR. The phase difference with data Pk is shown. The read control unit 40, the write control unit 30, the remaining data amount detection unit 50, the vector detection circuit 51, the frequency control unit 60, and the variable frequency oscillation unit 70 described above set the phase difference to an appropriate value. A converging PLL 80 is configured.

周波数制御部６０は、変換部６１、全加算器６２、ラッチ回路６３およびリミタ６４から構成されている。変換部６１は、残存データ量ΔＳを修正量ΔＴに変換するテーブルを有している。変換部６１は、このテーブルとベクトル検出回路５１からの指示に基づき、残存データ量検出部５０から出力される現在の残存データ量ΔＳを修正量ΔＴに変換する。図４は、このベクトル検出回路５１と変換部６１とにより行われる変換内容を示している。また、図５（ａ）〜（ｄ）は、「０」以外の修正量ΔＴが変換部６１から出力される場合の残存データ量ΔＳの変化の態様を示している。   The frequency control unit 60 includes a conversion unit 61, a full adder 62, a latch circuit 63, and a limiter 64. The converter 61 has a table for converting the remaining data amount ΔS into the correction amount ΔT. Based on this table and the instruction from the vector detection circuit 51, the conversion unit 61 converts the current remaining data amount ΔS output from the remaining data amount detection unit 50 into a correction amount ΔT. FIG. 4 shows the contents of conversion performed by the vector detection circuit 51 and the conversion unit 61. 5A to 5D show changes in the remaining data amount ΔS when the correction amount ΔT other than “0” is output from the conversion unit 61. FIG.

図５（ａ）に示すように、残存データ量ΔＳが増加中（Ｖａｌｉｄ＿1＜Ｖａｌｉｄ＿０＜Ｖａｌｉｄ＿ｐｔｒ）であり、かつ、残存データ量ΔＳの現在値であるポインタＶａｌｉｄ＿ｐｔｒの値が適正値である「４」を越えている場合（図４に示す例ではＶａｌｉｄ＿ｐｔｒ＝５および６）、ベクトル検出回路５１は、周波数制御情報を増加させる修正量ΔＴの出力指示を変換部６１に送る。この結果、変換部６１は、現在の残存データ量ΔＳと適正値「４」との差分に相当する大きさを有する正の修正量ΔＴを出力する。また、図５（ｃ）に示すように、現在の残存データ量ΔＳが上限である「７」に達している場合には、その時点までの残存データ量ΔＳの変化の態様とは無関係に、変換部６１は、現在の残存データ量ΔＳと適正値「４」との差分に相当する大きさを有する正の修正量ΔＴ（この例の場合、ΔＴ＝＋３）を出力する。従って、残存データ量ΔＳとして上限値「７」が検出されて正の修正量ΔＴ＝＋３が出力された後、再び上限値「７」が検出された場合には、残存データ量ΔＳは増加中であるとはいえないが、残存データ量ΔＳが上限値「７」であることのみをもって、正の修正量ΔＴ＝＋３が再び出力される。   As shown in FIG. 5A, the remaining data amount ΔS is increasing (Valid_1 <Valid_0 <Valid_ptr), and the value of the pointer Valid_ptr, which is the current value of the remaining data amount ΔS, is “4”. (Valid_ptr = 5 and 6 in the example shown in FIG. 4), the vector detection circuit 51 sends an output instruction of the correction amount ΔT to increase the frequency control information to the conversion unit 61. As a result, the converter 61 outputs a positive correction amount ΔT having a magnitude corresponding to the difference between the current remaining data amount ΔS and the appropriate value “4”. Further, as shown in FIG. 5C, when the current remaining data amount ΔS has reached the upper limit “7”, regardless of how the remaining data amount ΔS changes up to that point, The converter 61 outputs a positive correction amount ΔT (ΔT = + 3 in this example) having a magnitude corresponding to the difference between the current remaining data amount ΔS and the appropriate value “4”. Accordingly, when the upper limit value “7” is detected as the remaining data amount ΔS and the positive correction amount ΔT = + 3 is output and then the upper limit value “7” is detected again, the remaining data amount ΔS is increasing. However, only when the remaining data amount ΔS is the upper limit value “7”, the positive correction amount ΔT = + 3 is output again.

一方、図５（ｂ）に示すように、残存データ量ΔＳが減少中（Ｖａｌｉｄ＿1＞Ｖａｌｉｄ＿０＞Ｖａｌｉｄ＿ｐｔｒ）であり、かつ、残存データ量ΔＳの現在値であるポインタＶａｌｉｄ＿ｐｔｒの値が適正値である「４」より少ない場合（図４に示す例ではＶａｌｉｄ＿ｐｔｒ＝３、２および１）、ベクトル検出回路５１は、周波数制御情報を減少させる修正量ΔＴの出力指示を変換部６１に送る。この結果、変換部６１は、現在の残存データ量ΔＳと適正値「４」との差分に相当する大きさを有する負の修正量ΔＴを出力する。また、図５（ｄ）に示すように、現在の残存データ量ΔＳが下限である「０」に達している場合には、その時点までの残存データ量ΔＳの変化の態様とは無関係に、変換部６１は、負の修正量ΔＴ（この例の場合、ΔＴ＝−３）を出力する。   On the other hand, as shown in FIG. 5B, the remaining data amount ΔS is decreasing (Valid_1> Valid_0> Valid_ptr), and the value of the pointer Valid_ptr that is the current value of the remaining data amount ΔS is an appropriate value. When the number is less than 4 ”(Valid_ptr = 3, 2 and 1 in the example shown in FIG. 4), the vector detection circuit 51 sends an output instruction of the correction amount ΔT to decrease the frequency control information to the conversion unit 61. As a result, the converter 61 outputs a negative correction amount ΔT having a magnitude corresponding to the difference between the current remaining data amount ΔS and the appropriate value “4”. Further, as shown in FIG. 5D, when the current remaining data amount ΔS has reached the lower limit “0”, regardless of the manner of change in the remaining data amount ΔS up to that point, The converter 61 outputs a negative correction amount ΔT (in this example, ΔT = −3).

そして、残存データ量ΔＳが以上の挙動以外の挙動を示している場合、ベクトル検出回路５１は、周波数制御情報の現状維持を変換部６１に指示する。この場合、変換部６１は、修正量ΔＴとして「０」を出力する。
以上が残存データ量検出部５０、ベクトル検出回路５１および変換部６１によって行われる処理の詳細である。 When the remaining data amount ΔS indicates a behavior other than the above behavior, the vector detection circuit 51 instructs the conversion unit 61 to maintain the current state of the frequency control information. In this case, the conversion unit 61 outputs “0” as the correction amount ΔT.
The above is the details of the processing performed by the remaining data amount detection unit 50, the vector detection circuit 51, and the conversion unit 61.

全加算器６２およびラッチ回路６３は、修正量ΔＴに基づいて周波数制御情報ｙを修正する手段を構成している。まず、全加算器６２は、ラッチ回路６３に保持された現在の周波数制御情報ｙと変換部６１から供給される修正量ΔＴとに基づき、下記式（１）に示す演算を行う。全加算器６２の出力データである新たな周波数制御情報ｙは、ＡＮＤゲート１０３を介してメインクロックφがラッチ回路６３に与えられるとき、ラッチ回路６３によりラッチされ、リミタ６４によって、ある上限値以下に制限され、可変周波数発振部７０に供給される。
ｙ←ｙ＋ΔＴ・・・・・（１）
ラッチ回路６３は、初期設定が可能な構成となっている。このサンプリング周波数変換装置が動作を開始するとき、ラッチ回路６３には、周波数制御情報の初期値ｙとして次式で示される値が設定される。
ｙ＝定数×（ｆ１／ｆ２） ・・・・・（２）
ここで、ｆ１はサンプリング周波数変換前の第１のサンプリング周波数、ｆ２はサンプリング周波数変換後の第２のサンプリング周波数である。 The full adder 62 and the latch circuit 63 constitute means for correcting the frequency control information y based on the correction amount ΔT. First, the full adder 62 performs the calculation shown in the following equation (1) based on the current frequency control information y held in the latch circuit 63 and the correction amount ΔT supplied from the conversion unit 61. The new frequency control information y that is the output data of the full adder 62 is latched by the latch circuit 63 when the main clock φ is supplied to the latch circuit 63 via the AND gate 103, and is less than a certain upper limit value by the limiter 64. And is supplied to the variable frequency oscillator 70.
y ← y + ΔT (1)
The latch circuit 63 can be initialized. When the sampling frequency converter starts operation, the latch circuit 63 is set with a value represented by the following equation as the initial value y of the frequency control information.
y = constant × (f1 / f2) (2)
Here, f1 is a first sampling frequency before sampling frequency conversion, and f2 is a second sampling frequency after sampling frequency conversion.

可変周波数発振部７０は、全加算器７１と、ラッチ回路７２と、ＡＮＤゲート７３と、ダウンカウンタ７４と、イネーブル信号発生回路７５と、ラッチ回路７６とにより構成されている。全加算器７１は、周波数制御部６０から出力される周波数制御情報ｙとラッチ回路７２の出力データの小数部である補間比Δｔとを加算して出力する。この周波数制御情報ｙと補間比Δｔとの加算により、上述した「補間演算により求めるデータの位相を逐次進める操作」が行われる。ラッチ回路７２は、ＡＮＤゲート７３を介してメインクロックφが与えられたとき、全加算器７１の出力データをラッチして出力する。ダウンカウンタ７４には、このラッチ回路７２の出力データの整数部から「１」を減じた値がプリセットデータとして与えられる。ダウンカウンタ７４は、後述するイネーブル信号ＥＮがアサートされているとき、メインクロックφに同期して、このプリセットデータをカウント値として取り込み、以後、メインクロックφによるダウンカウントを行う。イネーブル信号発生回路７５は、例えばラッチ回路により構成されており、ダウンカウンタ７４のカウント値が「０」になったとき、メインクロックφに同期してイネーブル信号ＥＮをアサートする。なお、イネーブル信号発生回路７５は、上述したラッチ回路６３の初期設定が行われるときに同時に初期設定され、この初期設定の際にはダウンカウンタ７４のカウント値の如何に拘わらずイネーブル信号ＥＮをアサートするように構成されている。イネーブル信号ＥＮがアサートされることにより、ラッチ回路７６は、ラッチ回路７２の出力データの小数部をラッチして補間比Δｔとして補間部２００Ａに出力する。また、イネーブル信号ＥＮがアサートされているとき、ＡＮＤゲート１０１は、メインクロックφを書き込み要求信号ＷＲとして書き込み制御部３０に出力し、ＡＮＤゲート１０４はメインクロックφをデータ入力許可信号ＩＥとして補間部２００Ａに出力する。さらにＡＮＤゲート７３、１０２および１０３は、イネーブル信号ＥＮがアサートされているときに、ラッチ回路７２、残存データ量検出部５０およびラッチ回路６３にメインクロックφを供給する。ＡＮＤゲート７３を介してラッチ回路７２にメインクロックφが与えられたとき、ラッチ回路７２に格納されるデータの整数部が２以上増加する場合がある。これは、図３を参照して説明したように、この次に補間部２００Ａにおいて求めるべきデータの位相が、現在、シフトレジスタ２０１に保持されているデータＤｍの位相よりも進んでいないことを意味する。従って、その場合にはダウンカウンタ７４により数クロックのカウントダウンが行われた後、補間部２００Ａでは補間演算に必要な新たなデータを前段の装置からシフトレジスタ２０１に取り込む動作が行われる。
以上が伝送制御装置１００Ａの構成の詳細である。 The variable frequency oscillating unit 70 includes a full adder 71, a latch circuit 72, an AND gate 73, a down counter 74, an enable signal generating circuit 75, and a latch circuit 76. The full adder 71 adds the frequency control information y output from the frequency control unit 60 and the interpolation ratio Δt, which is a decimal part of the output data of the latch circuit 72, and outputs the result. By the addition of the frequency control information y and the interpolation ratio Δt, the above-described “operation for sequentially advancing the phase of data obtained by interpolation calculation” is performed. The latch circuit 72 latches and outputs the output data of the full adder 71 when the main clock φ is given through the AND gate 73. A value obtained by subtracting “1” from the integer part of the output data of the latch circuit 72 is given to the down counter 74 as preset data. The down counter 74 takes in the preset data as a count value in synchronization with the main clock φ when an enable signal EN (to be described later) is asserted, and thereafter performs down-counting with the main clock φ. The enable signal generation circuit 75 is configured by a latch circuit, for example, and asserts an enable signal EN in synchronization with the main clock φ when the count value of the down counter 74 becomes “0”. The enable signal generation circuit 75 is initialized at the same time when the above-described initial setting of the latch circuit 63 is performed, and the enable signal EN is asserted regardless of the count value of the down counter 74 at the time of the initial setting. Is configured to do. When the enable signal EN is asserted, the latch circuit 76 latches the decimal part of the output data of the latch circuit 72 and outputs it to the interpolation unit 200A as the interpolation ratio Δt. When the enable signal EN is asserted, the AND gate 101 outputs the main clock φ as the write request signal WR to the write control unit 30, and the AND gate 104 uses the main clock φ as the data input permission signal IE as an interpolation unit. Output to 200A. Further, the AND gates 73, 102 and 103 supply the main clock φ to the latch circuit 72, the remaining data amount detection unit 50 and the latch circuit 63 when the enable signal EN is asserted. When the main clock φ is supplied to the latch circuit 72 via the AND gate 73, the integer part of the data stored in the latch circuit 72 may increase by 2 or more. This is because, as described with reference to FIG. 3, the phase of data to be obtained next in the interpolation unit 200 </ b> A is not advanced from the phase of the data D m currently held in the shift register 201. means. Therefore, in this case, after the count down of several clocks is performed by the down counter 74, the interpolation unit 200A performs an operation of fetching new data necessary for the interpolation calculation from the preceding device to the shift register 201.
The above is the details of the configuration of the transmission control apparatus 100A.

次に本実施形態の動作を説明する。
このサンプリング周波数変換装置の動作が開始されるとき、初期設定動作が行われる。この初期設定動作では、伝送制御装置１００Ａ内のラッチ回路６３に前掲式（２）により与えられる周波数制御情報の初期値ｙが書き込まれる。また、初期設定動作では、イネーブル信号発生回路７５によってイネーブル信号ＥＮがアサートされる。このため、ラッチ回路６３に書き込まれた周波数制御情報ｙは、リミタ６４および全加算器７１を介してラッチ回路７２に書き込まれ、このラッチ回路７２に書き込まれた周波数制御情報ｙの整数部は、ダウンカウンタ７４にプリセットされる。その後、ダウンカウンタ７４では、メインクロックφに基づくダウンカウントが行われる。そして、ダウンカウンタ７４のカウント値が「０」になると、イネーブル信号発生回路７５によってイネーブル信号ＥＮがアサートされる。この結果、メインクロックφがＡＮＤゲート７３を介してラッチ回路７２に供給され、その時点における全加算器７１の出力データ、すなわち、周波数制御部６０から出力される周波数制御情報とラッチ回路７２の出力データの小数部との加算結果がラッチ回路７２に書き込まれる。そして、ラッチ回路７２の出力データの整数部はダウンカウンタ７４にプリセットされ、小数部は補間比Δｔとしてラッチ回路７６に書き込まれる。このような動作が繰り返される結果、周波数制御情報に応じた平均的な時間密度でイネーブル信号ＥＮが発生されるとともに周波数制御情報に応じた速度で変化する補間比Δｔが発生される。 Next, the operation of this embodiment will be described.
When the operation of the sampling frequency converter is started, an initial setting operation is performed. In this initial setting operation, the initial value y of the frequency control information given by the above equation (2) is written in the latch circuit 63 in the transmission control apparatus 100A. In the initial setting operation, the enable signal EN is asserted by the enable signal generation circuit 75. Therefore, the frequency control information y written in the latch circuit 63 is written in the latch circuit 72 via the limiter 64 and the full adder 71, and the integer part of the frequency control information y written in the latch circuit 72 is It is preset in the down counter 74. Thereafter, the down counter 74 performs a down count based on the main clock φ. When the count value of the down counter 74 becomes “0”, the enable signal EN is asserted by the enable signal generation circuit 75. As a result, the main clock φ is supplied to the latch circuit 72 via the AND gate 73, the output data of the full adder 71 at that time, that is, the frequency control information output from the frequency control unit 60 and the output of the latch circuit 72. The addition result with the decimal part of the data is written to the latch circuit 72. The integer part of the output data of the latch circuit 72 is preset in the down counter 74, and the decimal part is written in the latch circuit 76 as the interpolation ratio Δt. As a result of such an operation being repeated, an enable signal EN is generated at an average time density according to the frequency control information, and an interpolation ratio Δt that changes at a speed according to the frequency control information is generated.

メインクロックφは、イネーブル信号ＥＮが発生される度に、ＡＮＤゲート１０１および１０４を各々通過し、書き込み要求信号ＷＲおよびデータ入力許可信号ＩＥとして書き込み制御部３０および補間部２００Ａに各々与えられる。また、メインクロックφは、イネーブル信号ＥＮが発生される度に、ＡＮＤゲート１０２〜１０３を通過し、残存データ量検出部５０およびラッチ回路６３に与えられる。   Each time the enable signal EN is generated, the main clock φ passes through the AND gates 101 and 104, and is supplied to the write control unit 30 and the interpolation unit 200A as the write request signal WR and the data input permission signal IE, respectively. The main clock φ passes through the AND gates 102 to 103 every time the enable signal EN is generated, and is supplied to the remaining data amount detection unit 50 and the latch circuit 63.

補間部２００Ａでは、データ入力許可信号ＩＥが与えられたとき、その時点において記憶されている過去ｎ個の入力データに補間比Δｔに応じた補間係数列が畳み込まれ、この補間演算の結果は、第2のサンプリング周波数のデータＰｋとして出力される。 In the interpolation unit 200A, when the data input permission signal IE is given, an interpolation coefficient sequence corresponding to the interpolation ratio Δt is convolved with the past n input data stored at that time, and the result of this interpolation calculation is , And output as data Pk of the second sampling frequency.

書き込み制御部３０は、書き込み要求信号ＷＲが与えられたとき、書き込みアドレスをインクリメントして、書き込み要求信号ＷＥをＦＩＦＯ１０に供給する。この結果、補間部２００Ａの出力データがＦＩＦＯ１０における書き込みアドレスにより指定されるエリアに書き込まれる。   When the write request signal WR is given, the write control unit 30 increments the write address and supplies the write request signal WE to the FIFO 10. As a result, the output data of the interpolation unit 200A is written in the area specified by the write address in the FIFO 10.

一方、インタフェース３００Ａは、外部機器からクロックＬＲＣＫが供給されるのに応じて、読み出し要求信号ＲＲを出力する。読み出し制御部４０は、この読み出し要求信号ＲＲに応じて、ＦＩＦＯ１０に記憶された最も古いデータを指定する読み出しアドレスを読み出し要求信号ＲＥとともにＦＩＦＯ１０に供給する。この結果、最も古いデータがＦＩＦＯ１０から読み出され、インタフェース３００Ａに供給される。   On the other hand, the interface 300A outputs a read request signal RR in response to the supply of the clock LRCK from the external device. In response to the read request signal RR, the read control unit 40 supplies the read address specifying the oldest data stored in the FIFO 10 to the FIFO 10 together with the read request signal RE. As a result, the oldest data is read from the FIFO 10 and supplied to the interface 300A.

残存データ量検出部５０は、イネーブル信号ＥＮがアサートされ、ＡＮＤゲート１０２を介してメインクロックφが与えられたとき、その時点においてＦＩＦＯ１０に最後に供給された書き込みアドレスと読み出しアドレスとの差分を残存データ量ΔＳとして求める。この残存データ量ΔＳを求める動作は、イネーブル信号ＥＮがアサートされる度に行われる。残存データ量検出部５０により求められた残存データ量ΔＳは、ポインタＶａｌｉｄ＿ｐｔｒに格納される。そして、ポインタＶａｌｉｄ＿ｐｔｒの値がポインタＶａｌｉｄ＿０と異なる値になると、ポインタＶａｌｉｄ＿ｐｔｒの値がポインタＶａｌｉｄ＿０に代入され、それまでのポインタＶａｌｉｄ＿０の値はポインタＶａｌｉｄ＿１に代入される。   When the enable signal EN is asserted and the main clock φ is supplied via the AND gate 102, the remaining data amount detection unit 50 stores the difference between the write address and the read address last supplied to the FIFO 10 at that time. It is obtained as a data amount ΔS. The operation for obtaining the remaining data amount ΔS is performed every time the enable signal EN is asserted. The remaining data amount ΔS obtained by the remaining data amount detection unit 50 is stored in the pointer Valid_ptr. When the value of the pointer Valid_ptr is different from the value of the pointer Valid_0, the value of the pointer Valid_ptr is assigned to the pointer Valid_0, and the value of the pointer Valid_0 so far is assigned to the pointer Valid_1.

ベクトル検出回路５１は、ポインタＶａｌｉｄ＿ｐｔｒ、Ｖａｌｉｄ＿０およびＶａｉｌｄ＿１に基づき、周波数制御情報を増加させるか減少させるか現状値を維持させるかの指示を変換部６１に送る。変換部６１は、この指示に従い、残存データ量検出部５０から供給される残存データ量ΔＳ（＝Ｖａｌｉｄ＿ｐｔｒ）を修正量ΔＴに変換する。この結果、次のような修正量ΔＴが出力される。まず、残存データ量ΔＳが増加中であり、かつ、残存データ量ΔＳの現在値が適正値「４」を越えている場合には、現在の残存データ量ΔＳと適正値「４」との差分に相当する大きさを有する正の修正量ΔＴが出力される。また、残存データ量ΔＳが上限値「７」である場合には、正の修正量「３」が出力される。一方、残存データ量ΔＳが減少中であり、かつ、残存データ量ΔＳの現在値が適正値「４」より少ない場合には、現在の残存データ量ΔＳと適正値「４」との差分に相当する大きさを有する負の修正量ΔＴが出力される。また、残存データ量ΔＳが下限値「０」である場合には、負の修正量「−３」が出力される。そして、これら以外の場合には修正量ΔＴとして「０」が出力される。   Based on the pointers Valid_ptr, Valid_0, and Valid_1, the vector detection circuit 51 sends an instruction to the converter 61 to increase or decrease the frequency control information or maintain the current value. In accordance with this instruction, the converting unit 61 converts the remaining data amount ΔS (= Valid_ptr) supplied from the remaining data amount detecting unit 50 into a correction amount ΔT. As a result, the following correction amount ΔT is output. First, when the remaining data amount ΔS is increasing and the current value of the remaining data amount ΔS exceeds the appropriate value “4”, the difference between the current remaining data amount ΔS and the appropriate value “4”. A positive correction amount ΔT having a size corresponding to is output. When the remaining data amount ΔS is the upper limit value “7”, a positive correction amount “3” is output. On the other hand, if the remaining data amount ΔS is decreasing and the current value of the remaining data amount ΔS is smaller than the appropriate value “4”, this corresponds to the difference between the current remaining data amount ΔS and the appropriate value “4”. A negative correction amount ΔT having a magnitude to be output is output. When the remaining data amount ΔS is the lower limit value “0”, a negative correction amount “−3” is output. In other cases, “0” is output as the correction amount ΔT.

このようにして出力される修正量ΔＴとラッチ回路６３に記憶された現在の周波数制御情報ｙとが全加算器６２により加算され、ＡＮＤゲート１０３からのメインクロックφにより、新たな周波数制御情報ｙとしてラッチ回路６３に書き込まれる。この結果、正の修正量ΔＴが出力されているときには周波数制御情報ｙが増加し、負の修正量ΔＴが出力されているときには周波数制御情報ｙが減少し、修正量ΔＴとして「０」が出力されているときには周波数制御情報ｙは現状値を維持する。   The correction amount ΔT output in this way and the current frequency control information y stored in the latch circuit 63 are added by the full adder 62, and new frequency control information y is generated by the main clock φ from the AND gate 103. Is written in the latch circuit 63. As a result, when the positive correction amount ΔT is output, the frequency control information y increases, and when the negative correction amount ΔT is output, the frequency control information y decreases, and “0” is output as the correction amount ΔT. When the frequency control information is set, the frequency control information y maintains the current value.

周波数制御部６０では、このように修正量ΔＴに基づく周波数制御情報ｙの増減の調整が行われ、可変周波数発振部７０では、このような調整を経た周波数制御情報ｙに基づきイネーブル信号ＥＮが出力される。ここで、周波数制御情報ｙが増加する場合には、ダウンカウンタ７４がプリセットされてからカウント値が「０」になるまでに必要な平均的なメインクロックφの個数が増加し、イネーブル信号ＥＮの平均的な時間密度が減少する。このため、ＦＩＦＯ１０に対するデータの書き込み速度が低下する。逆に、周波数制御情報ｙが減少する場合には、イネーブル信号ＥＮの平均的な時間密度が増加するため、ＦＩＦＯ１０に対するデータの書き込み速度が上昇する。   The frequency control unit 60 adjusts the increase / decrease of the frequency control information y based on the correction amount ΔT in this way, and the variable frequency oscillation unit 70 outputs the enable signal EN based on the frequency control information y that has undergone such adjustment. Is done. Here, when the frequency control information y increases, the average number of main clocks φ required until the count value becomes “0” after the down counter 74 is preset increases, and the enable signal EN The average time density is reduced. For this reason, the data writing speed to the FIFO 10 is lowered. On the contrary, when the frequency control information y decreases, the average time density of the enable signal EN increases, so that the data writing speed to the FIFO 10 increases.

そして、ＦＩＦＯ１０におけるデータの書き込み速度（すなわち、イネーブル信号ＥＮの周波数）が読み出し速度（すなわち、読み出し要求信号ＲＲの周波数）よりも低い場合には残存データ量ΔＳが減少し、この減少過程において負の修正量ΔＴが発生されると、周波数制御情報ｙが減少し、データの書き込み速度は上昇することとなる。逆にＦＩＦＯ１０におけるデータの書き込み速度が読み出し速度よりも高い場合には残存データ量ΔＳが増加し、この増加過程において正の修正量ΔＴが発生されると、周波数制御情報ｙが増加し、データの書き込み速度は低下することとなる。このように残存データ量ΔＳの増減に応じたＰＬＬ制御が行われる結果、ＦＩＦＯ１０における書き込み速度は読み出し速度に追従し、ＦＩＦＯ１０内の残存データ量ΔＳは適正値「４」に収束することとなる。   When the data writing speed (that is, the frequency of the enable signal EN) in the FIFO 10 is lower than the reading speed (that is, the frequency of the read request signal RR), the remaining data amount ΔS is decreased. When the correction amount ΔT is generated, the frequency control information y decreases, and the data writing speed increases. Conversely, when the data writing speed in the FIFO 10 is higher than the reading speed, the remaining data amount ΔS increases. When a positive correction amount ΔT is generated in this increasing process, the frequency control information y increases, The writing speed will decrease. As a result of the PLL control corresponding to the increase / decrease of the remaining data amount ΔS, the writing speed in the FIFO 10 follows the reading speed, and the remaining data amount ΔS in the FIFO 10 converges to an appropriate value “4”.

図６は、本実施形態における残存データ量ΔＳの時間的変化の例を示すタイムチャートである。この図において、符号Ａ１によって示す区間では、残存データ量ΔＳが順次増加し、ΔＳ＝「６」となった時点において、Ｖａｌｉｄ＿１＜Ｖａｌｉｄ＿０＜Ｖａｌｉｄ＿ｐｔｒであり、かつ、Ｖａｌｉｄ＿ｐｔｒが適正値「４」より大きいという条件を満たしている。従って、この時点において、周波数制御情報ｙを増加させてＦＩＦＯ１０のデータ入力速度を低下させる正の修正量ΔＴ＝Ｖａｌｉｄ＿ｐｔｒ−適正値＝＋２が発生される。その後、正の修正量または負の修正量を発生させる条件が満たされないため、修正量ΔＴとして「０」が発生されるが、符号Ａ２によって示す時点において残存データ量ΔＳが上限値である「７」に達する。この時点において正の修正量ΔＴを発生する条件が満たされるため、ＦＩＦＯ１０のデータ入力速度を低下させる正の修正量ΔＴ＝Ｖａｌｉｄ＿ｐｔｒ−適正値＝＋３が発生される。   FIG. 6 is a time chart showing an example of a temporal change in the remaining data amount ΔS in the present embodiment. In this figure, in the section indicated by reference numeral A1, the remaining data amount ΔS sequentially increases, and when ΔS = “6”, Valid_1 <Valid_0 <Valid_ptr and Valid_ptr is greater than the appropriate value “4”. This condition is met. Therefore, at this time, a positive correction amount ΔT = Valid_ptr−proper value = + 2 is generated that increases the frequency control information y and decreases the data input speed of the FIFO 10. Thereafter, since the condition for generating the positive correction amount or the negative correction amount is not satisfied, “0” is generated as the correction amount ΔT. However, the remaining data amount ΔS is the upper limit “7” at the time indicated by the reference symbol A2. To reach. Since the condition for generating the positive correction amount ΔT is satisfied at this time, the positive correction amount ΔT = Valid_ptr−proper value = + 3 that reduces the data input speed of the FIFO 10 is generated.

図示の例では、この２度に亙る正の修正量ΔＴの発生により、適正値「４」から上方に向けて発散していた残存データ量ΔＳが適正値「４」に向けて戻される。その後、符号Ａ３によって示す区間では、符号Ａ１によって示す区間よりも緩やかな時間勾配で、残存データ量ΔＳが低下し、ΔＳ＝「３」となった時点において、Ｖａｌｉｄ＿１＞Ｖａｌｉｄ＿０＞Ｖａｌｉｄ＿ｐｔｒであり、かつ、Ｖａｌｉｄ＿ｐｔｒが適正値「４」より小さいという条件が満たされる。従って、この時点において、周波数制御情報ｙを減少させてＦＩＦＯ１０のデータ入力速度を上昇させる負の修正量ΔＴ＝Ｖａｌｉｄ＿ｐｔｒ−適正値＝−１が発生される。このとき発生される修正量ΔＴの絶対値は、先の符号Ａ１やＡ２により示されるタイミングにおいて発生された修正量ΔＴの絶対値よりも小さい。従って、このとき残存データ量ΔＳを適正値「４」に向けて戻す作用の強さ（以下、便宜上、適正値への復帰力という）は、符号Ａ１の区間の終了タイミングや符号Ａ２のタイミングにおいて発生される適正値への復帰力よりも弱い。しかし、符号Ａ３によって示す区間では、既に残存データ量ΔＳの変動の振幅は十分に減衰しているので、適正値への復帰力は、この程度の微妙なものであることが望まれる。何故ならば、残存データ量ΔＳの変動が十分に減衰した場合には、適正値への復帰力が過剰であると、却って残存データ量ΔＳを適正値「４」から発散させることとなるからである。   In the example shown in the figure, the occurrence of the positive correction amount ΔT over two times causes the remaining data amount ΔS that has been diverged upward from the appropriate value “4” to be returned toward the appropriate value “4”. Thereafter, in the section indicated by reference sign A3, when the remaining data amount ΔS decreases and ΔS = “3” with a gentler time gradient than the section indicated by reference sign A1, Valid_1> Valid_0> Valid_ptr, and , Valid_ptr is less than the appropriate value “4”. Therefore, at this time, a negative correction amount ΔT = Valid_ptr−proper value = −1 is generated to decrease the frequency control information y and increase the data input speed of the FIFO 10. The absolute value of the correction amount ΔT generated at this time is smaller than the absolute value of the correction amount ΔT generated at the timing indicated by the preceding symbols A1 and A2. Accordingly, at this time, the strength of the action of returning the remaining data amount ΔS toward the appropriate value “4” (hereinafter, referred to as a restoring force to the appropriate value for convenience) is determined at the end timing of the section A1 and the timing of the reference A2. It is weaker than the return force to the appropriate value generated. However, since the amplitude of the fluctuation of the remaining data amount ΔS is already sufficiently attenuated in the section indicated by the symbol A3, it is desirable that the restoring force to the appropriate value is as delicate as this. This is because, if the fluctuation of the remaining data amount ΔS is sufficiently attenuated, if the return force to the appropriate value is excessive, the remaining data amount ΔS is diverged from the appropriate value “4”. is there.

符号Ａ３によって示す区間以降、残存データ量ΔＳは、適正値「４」±１の範囲の振動を繰り返す（符号Ａ３およびＡ４参照）。これは、ＦＩＦＯ１０におけるデータの入力と出力のタイミングがずれているため、ＦＩＦＯ１０にデータが１個入力されたときにΔＳ＝適正値「４」＋１、ＦＩＦＯ１０からデータが１個出力されたときにΔＳ＝適正値「４」−１となるものである。この状態は、ＦＩＦＯ１０におけるデータの入力速度がデータの出力速度に完全に同期しており、ＦＩＦＯ１０の残存データ量ΔＳが安定した状態であるといえる。   After the section indicated by the symbol A3, the remaining data amount ΔS repeats the vibration in the range of the appropriate value “4” ± 1 (see the symbols A3 and A4). This is because the timing of data input and output in the FIFO 10 is shifted, so that ΔS = appropriate value “4” +1 when one piece of data is input to the FIFO 10 and ΔS when one piece of data is output from the FIFO 10. = Appropriate value “4” −1. In this state, it can be said that the data input speed in the FIFO 10 is completely synchronized with the data output speed, and the remaining data amount ΔS of the FIFO 10 is stable.

図６には示されていないが、例えばインタフェース３００Ａから供給される読み出し要求信号ＲＲの周波数が本来想定していた第２のサンプリング周波数ｆ２からずれている等の理由により周波数制御情報の初期設定値が適切な値でない場合には、残存データ量ΔＳが適正値から完全に外れ、残存データ量ΔＳとして、複数回連続して上限値「７」または下限値「０」が検出されることが起こりうる。この場合には、残存データ量ΔＳとして上限値「７」（下限値「０」）が検出される度に、正の修正量ΔＴ＝＋３（負の修正量ΔＴ＝−３）が発生される。これにより、周波数制御情報は、読み出し要求信号ＲＲの周波数に見合った適切な値に急速に近づき、以後、図６に例示するような動作により残存データ量ΔＳは適正値に収束することとなる。   Although not shown in FIG. 6, for example, the initial setting value of the frequency control information is because the frequency of the read request signal RR supplied from the interface 300A is deviated from the originally assumed second sampling frequency f2. Is not an appropriate value, the remaining data amount ΔS completely deviates from the appropriate value, and as the remaining data amount ΔS, the upper limit value “7” or the lower limit value “0” is detected continuously several times. sell. In this case, every time an upper limit value “7” (lower limit value “0”) is detected as the remaining data amount ΔS, a positive correction amount ΔT = + 3 (negative correction amount ΔT = −3) is generated. . As a result, the frequency control information rapidly approaches an appropriate value corresponding to the frequency of the read request signal RR, and thereafter, the residual data amount ΔS converges to an appropriate value by the operation illustrated in FIG.

以上のように、本実施形態によれば、残存データ量ΔＳが適正値から発散しようとする挙動を示している場合および残存データ量ΔＳが完全に発散しているときのみ残存データ量ΔＳを適正値に戻す方向の正または負の修正量ΔＴが発生され、それ以外の場合には修正量ΔＴとして「０」が発生される。このように残存データ量ΔＳを適正値に戻すための修正量ΔＴが必要な期間のみ発生されるため、残存データ量ΔＳの時間的変動を発生させることなく速やかに残存データ量ΔＳを適正値に収束させることができる。よって、波形歪の発生が少ない高品質のデータ伝送を実現することができる。   As described above, according to the present embodiment, the remaining data amount ΔS is appropriate only when the remaining data amount ΔS shows a behavior to diverge from an appropriate value and only when the remaining data amount ΔS completely diverges. A positive or negative correction amount ΔT in the direction of returning to the value is generated, and “0” is generated as the correction amount ΔT in other cases. As described above, since the correction amount ΔT for returning the remaining data amount ΔS to the appropriate value is generated only during the necessary period, the remaining data amount ΔS is quickly made the appropriate value without causing the temporal variation of the remaining data amount ΔS. It can be converged. Therefore, high-quality data transmission with less waveform distortion can be realized.

＜第２実施形態＞
図７は、この発明の第２実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。本実施形態では、伝送制御装置１００Ｂの前段にインタフェース３００Ｂが、後段に補間部２００Ｂが設けられている。インタフェース３００Ｂは、伝送制御装置１００Ｂに対し、書き込み要求信号ＷＲとともに第1のサンプリング周波数のデータＤｉｎを供給する。補間部２００Ｂは、第１実施形態における補間部２００Ａと同様な構成を有する。この補間部２００Ｂは、内蔵のシフトレジスタにＦＩＦＯ１０から取り込んだ過去一定個数のデータ列を保持し、上記第１実施形態と同様、ラッチ回路７６から供給される補間比Δｔに応じた補間用係数列をこのデータ列に畳み込み、この畳み込み演算の結果である出力データＰｋを、第２のサンプリング周波数を有する出力クロックＣＫｏｕｔに同期したタイミングで出力する。伝送制御装置１００Ｂの構成は、次の点において第１実施形態に係る伝送制御装置１００Ａと異なる。まず、書き込み制御部３０には、インタフェース３００Ｂから第１のサンプリング周波数と同一周波数の書き込み要求信号ＷＲが直接供給される。また、第１実施形態におけるＡＮＤゲート１０１および１０４に代えて、読み出し要求信号ＲＲを発生する読み出し要求信号発生部１０５が設けられており、イネーブル信号発生回路７５から出力されるイネーブル信号ＥＮがこの読み出し要求信号発生部１０５と補間部２００Ｂに供給される。ここで、補間部２００Ｂに供給されるイネーブル信号ＥＮは、第２のサンプリング周波数のデータの補間演算および出力を許可するデータ出力許可信号としての役割を果たす。それ以外は上記第１実施形態と同様である。 Second Embodiment
FIG. 7 is a block diagram showing a configuration of a sampling frequency conversion apparatus according to the second embodiment of the present invention. In the present embodiment, an interface 300B is provided at the front stage of the transmission control device 100B, and an interpolation unit 200B is provided at the rear stage. The interface 300B supplies the data Din having the first sampling frequency together with the write request signal WR to the transmission control apparatus 100B. The interpolation unit 200B has the same configuration as the interpolation unit 200A in the first embodiment. The interpolation unit 200B holds a predetermined number of past data strings fetched from the FIFO 10 in a built-in shift register, and, as in the first embodiment, an interpolation coefficient string corresponding to the interpolation ratio Δt supplied from the latch circuit 76. Is output to the data string, and output data P k as a result of the convolution operation is output at a timing synchronized with the output clock CKout having the second sampling frequency. The configuration of the transmission control device 100B is different from the transmission control device 100A according to the first embodiment in the following points. First, the write request signal WR having the same frequency as the first sampling frequency is directly supplied to the write control unit 30 from the interface 300B. Further, in place of the AND gates 101 and 104 in the first embodiment, a read request signal generating unit 105 for generating a read request signal RR is provided, and an enable signal EN output from the enable signal generating circuit 75 is the read signal. The signal is supplied to the request signal generation unit 105 and the interpolation unit 200B. Here, the enable signal EN supplied to the interpolation unit 200B serves as a data output permission signal that permits interpolation calculation and output of data at the second sampling frequency. The rest is the same as in the first embodiment.

伝送制御装置１００Ｂでは、第２のサンプリング周波数と同一周波数のメインクロックφに同期して、残存データ量ΔＳを安定化するためのＰＬＬ制御が行われ、この制御の過程において、メインクロックφに同期し、かつ、第１のサンプリング周波数に対応した時間密度でイネーブル信号ＥＮがアサートされる。補間部２００Ｂは、イネーブル信号ＥＮがアサートされた場合に、出力クロックＣＫｏｕｔに同期したタイミングで読み出し要求許可信号ＲＲＥを出力する。読み出し要求信号発生部１０５は、イネーブル信号ＥＮがアサートされた後、読み出し要求許可信号ＲＲＥが出力された場合に、読み出し要求信号ＲＲを読み出し制御部４０に出力する。これにより、読み出し制御部４０は、読み出しアドレスを「１」だけ増加させて、読み出し要求信号ＲＥを出力する。この結果、ＦＩＦＯ１０における読み出し未了のデータのうち最も古いものが読み出され、補間部２００Ｂに供給される。補間部２００Ｂでは、このようにしてＦＩＦＯ１０から供給されるデータがシフトレジスタの初段に書き込まれ、シフトレジスタ内の既存のデータは順次後段にシフトされ、最終段のデータは廃棄される。そして、出力クロックＣＫｏｕｔの発生に合わせて、シフトレジスタに保持されたデータ列と補間比Δｔに応じた補間係数列とを用いた補間演算が行われ、演算結果である第２のサンプリング周波数のデータが出力クロックＣＫｏｕｔに同期して出力される。   In the transmission control device 100B, PLL control for stabilizing the remaining data amount ΔS is performed in synchronization with the main clock φ having the same frequency as the second sampling frequency, and in synchronization with the main clock φ in the process of this control. The enable signal EN is asserted at a time density corresponding to the first sampling frequency. When the enable signal EN is asserted, the interpolation unit 200B outputs the read request permission signal RRE at a timing synchronized with the output clock CKout. The read request signal generation unit 105 outputs the read request signal RR to the read control unit 40 when the read request permission signal RRE is output after the enable signal EN is asserted. Thereby, the read control unit 40 increases the read address by “1” and outputs the read request signal RE. As a result, the oldest unread data in the FIFO 10 is read and supplied to the interpolation unit 200B. In the interpolation unit 200B, the data supplied from the FIFO 10 in this way is written in the first stage of the shift register, the existing data in the shift register is sequentially shifted to the subsequent stage, and the data in the final stage is discarded. Then, in accordance with the generation of the output clock CKout, an interpolation calculation is performed using the data string held in the shift register and the interpolation coefficient string corresponding to the interpolation ratio Δt, and the data of the second sampling frequency as the calculation result is obtained. Are output in synchronization with the output clock CKout.

上記第１実施形態では、ＦＩＦＯ１０におけるデータ入力速度をデータ出力速度に追従させるためのＰＬＬ制御が行われたが、本実施形態ではＦＩＦＯ１０におけるデータ出力速度をデータ入力速度に追従させるためのＰＬＬ制御が行われる。このＰＬＬ制御は、上記第１実施形態と同様な方法により行われる。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。   In the first embodiment, PLL control for causing the data input speed in the FIFO 10 to follow the data output speed is performed. In this embodiment, however, PLL control for causing the data output speed in the FIFO 10 to follow the data input speed is performed. Done. This PLL control is performed by the same method as in the first embodiment. Therefore, also in this embodiment, the same effect as the first embodiment is obtained.

この発明の第１実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the sampling frequency converter which is 1st Embodiment of this invention. 同実施形態における補間部の構成例を示すブロック図である。It is a block diagram which shows the structural example of the interpolation part in the same embodiment. 同補間部の動作を説明する波形図である。It is a wave form diagram explaining operation | movement of the interpolation part. 同実施形態における修正量の発生方法を示す図である。It is a figure which shows the generation method of the correction amount in the embodiment. 同実施形態において修正量として「０」以外の値が発生される場合を示す図である。It is a figure which shows the case where values other than "0" are generated as correction amount in the same embodiment. 同実施形態における残存データ量の時間的変化の例を示すタイムチャートである。It is a time chart which shows the example of the time change of the residual data amount in the embodiment. この発明の第２実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the sampling frequency converter which is 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１００Ａ，１００Ｂ…伝送制御装置、２００Ａ，２００Ｂ…補間部、２０１…シフトレジスタ、２０２…補間係数発生部、２０１…畳み込み演算部、３００Ａ，３００Ｂ…インタフェース、１０…ＦＩＦＯ、３０…書き込み制御部、４０…読み出し制御部、５０・・・残存データ量検出部、５１…ベクトル検出回路、６０…周波数制御部、７０…可変周波数発振部、８０…ＰＬＬ（位相同期ループ）。 DESCRIPTION OF SYMBOLS 100A, 100B ... Transmission control apparatus, 200A, 200B ... Interpolation part, 201 ... Shift register, 202 ... Interpolation coefficient generation part, 201 ... Convolution operation part, 300A, 300B ... Interface, 10 ... FIFO, 30 ... Write control part, 40 ... Reading control unit, 50 ... Remaining data amount detection unit, 51 ... Vector detection circuit, 60 ... Frequency control unit, 70 ... Variable frequency oscillation unit, 80 ... PLL (phase locked loop).

Claims (3)

書き込み要求信号に応じて、新たに入力されるデータを記憶し、読み出し要求信号に応じて、記憶したデータを古いものから順に読み出して出力する先入れ先出し方式の記憶手段と、
前記記憶手段に記憶された読み出し未了のデータの残存データ量を検出する残存データ量検出手段と、
前記書き込み要求信号または読み出し要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成する可変周波数発振手段と、
前記残存データ量検出手段において検出された残存データ量を現在の残存データ量として保持すると共に、現在の残存データ量より過去に検出された第１残存データ量と第２残存データ量とを保持し、前記現在の残存データ量と前記第１残存データ量と前記第２残存データ量とから前記記憶手段における残存データ量の時間的変化を示すベクトルを検出するベクトル検出手段と、
前記ベクトル検出手段において検出されたベクトルと、前記現在の残存データ量とに基づいて、前記現在の残存データ量を適正値に戻す方向に修正量を決定し、当該修正量に従って前記周波数制御情報を修正する周波数制御手段とを備え、
前記ベクトル検出手段は、前記残存データ量検出手段により検出される現在の残存データ量が変化する毎に、その変化後における現在の残存データ量を第１残存データ量とし、それまで保持していた前記第１残存データ量を前記第２残存データ量として保持するよう制御し、
前記周波数制御手段は、前記ベクトル検出手段において検出されたベクトルが、前記現在の残存データ量＞前記第１残存データ量＞前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値を超えている場合、前記ベクトルが前記現在の残存データ量＜前記第１残存データ量＜前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値より少ない場合、前記現在の残存データ量が上限値となっている場合、前記現在の残存データ量が下限値となっている場合のいずれかの場合に限り、前記現在の残存データ量と前記適正値との差分に相当する修正量に従って、前記周波数制御情報を修正することを特徴とする伝送制御装置。 First-in first-out storage means for storing newly input data in response to a write request signal, and reading and outputting stored data in order from the oldest in response to a read request signal;
A remaining data amount detecting means for detecting a remaining data amount of unread data stored in the storage means;
Variable frequency oscillation means for generating a permission signal for permitting generation of the write request signal or the read request signal at a time density according to frequency control information;
The residual data amount detected by the residual data amount detection means is held as the current residual data amount, and the first residual data amount and the second residual data amount detected in the past from the current residual data amount are held. A vector detecting unit for detecting a vector indicating a temporal change in the remaining data amount in the storage unit from the current remaining data amount, the first remaining data amount, and the second remaining data amount;
Based on the vector detected by the vector detection means and the current remaining data amount, a correction amount is determined in a direction to return the current remaining data amount to an appropriate value, and the frequency control information is determined according to the correction amount. A frequency control means to correct,
Whenever the current remaining data amount detected by the remaining data amount detecting unit changes, the vector detecting unit sets the current remaining data amount after the change as the first remaining data amount and holds it until then. Controlling to retain the first remaining data amount as the second remaining data amount ;
The frequency control means indicates that the vector detected by the vector detection means indicates that the current remaining data amount> the first remaining data amount> the second remaining data amount and the current remaining data amount is If the value exceeds the appropriate value, the vector indicates that the current remaining data amount <the first remaining data amount <the second remaining data amount, and the current remaining data amount is less than the appropriate value. In the case where the current remaining data amount is an upper limit, the current remaining data amount and the appropriate value are limited only in any case where the current remaining data amount is a lower limit. A transmission control apparatus for correcting the frequency control information according to a correction amount corresponding to a difference between the frequency control information and the frequency control information . 補間手段と、伝送制御手段とを具備し、
前記補間手段は、
第１のサンプリング周波数のデータを順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、
前記伝送制御手段により発生される補間比に応じた補間係数と前記補間演算用入力データ保持手段に保持された補間演算用入力データ列とを用いた補間演算により第２のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、
前記伝送制御手段は、
書き込み要求信号に応じて、前記補間手段から出力される第２のサンプリング周波数のデータを記憶し、読み出し要求信号に応じて、記憶したデータを古いものから順に読み出して出力する先入れ先出し方式の記憶手段と、
前記記憶手段に記憶された読み出し未了のデータの残存データ量を検出する残存データ量検出手段と、
前記書き込み要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成するとともに前記周波数制御情報に応じた速度で変化する前記補間比を発生する可変周波数発振手段と、
前記残存データ量検出手段において検出された残存データ量を現在の残存データ量として保持すると共に、現在の残存データ量より過去に検出された第１残存データ量と第２残存データ量とを保持し、前記現在の残存データ量と前記第１残存データ量と前記第２残存データ量とから前記記憶手段における残存データ量の時間的変化を示すベクトルを検出するベクトル検出手段と、
前記ベクトル検出手段において検出されたベクトルと、前記現在の残存データ量とに基づいて、前記現在の残存データ量を適正値に戻す方向に修正量を決定し、当該修正量に従って前記周波数制御情報を修正する周波数制御手段とを備え、
前記ベクトル検出手段は、前記残存データ量検出手段により検出される現在の残存データ量が変化する毎に、その変化後における現在の残存データ量を第１残存データ量とし、それまで保持していた前記第１残存データ量を前記第２残存データ量として保持するよう制御し、
前記周波数制御手段は、前記ベクトル検出手段において検出されたベクトルが、前記現在の残存データ量＞前記第１残存データ量＞前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値を超えている場合、前記ベクトルが前記現在の残存データ量＜前記第１残存データ量＜前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値より少ない場合、前記現在の残存データ量が上限値となっている場合、前記現在の残存データ量が下限値となっている場合のいずれかの場合に限り、前記現在の残存データ量と前記適正値との差分に相当する修正量に従って、前記周波数制御情報を修正することを特徴とするサンプリング周波数変換装置。 Interpolating means, transmission control means,
The interpolation means includes
Interpolation calculation input data holding means for sequentially taking in data of the first sampling frequency and holding it as an interpolation calculation input data string;
Data of the second sampling frequency is generated by an interpolation calculation using an interpolation coefficient corresponding to the interpolation ratio generated by the transmission control means and the interpolation calculation input data string held in the interpolation calculation input data holding means. And an interpolation calculation means for outputting,
The transmission control means includes
First-in first-out storage means for storing data of the second sampling frequency output from the interpolation means in response to a write request signal, and reading out and outputting the stored data in order from the oldest in response to a read request signal; ,
A remaining data amount detecting means for detecting a remaining data amount of unread data stored in the storage means;
A variable frequency oscillating means for generating the permission signal for permitting generation of the write request signal at a time density according to frequency control information and generating the interpolation ratio that changes at a speed according to the frequency control information;
The residual data amount detected by the residual data amount detection means is held as the current residual data amount, and the first residual data amount and the second residual data amount detected in the past from the current residual data amount are held. A vector detecting unit for detecting a vector indicating a temporal change in the remaining data amount in the storage unit from the current remaining data amount, the first remaining data amount, and the second remaining data amount;
Based on the vector detected by the vector detection means and the current remaining data amount, a correction amount is determined in a direction to return the current remaining data amount to an appropriate value, and the frequency control information is determined according to the correction amount. A frequency control means to correct,
Whenever the current remaining data amount detected by the remaining data amount detecting unit changes, the vector detecting unit sets the current remaining data amount after the change as the first remaining data amount and holds it until then. Controlling to retain the first remaining data amount as the second remaining data amount ;
The frequency control means indicates that the vector detected by the vector detection means indicates that the current remaining data amount> the first remaining data amount> the second remaining data amount and the current remaining data amount is If the value exceeds the appropriate value, the vector indicates that the current remaining data amount <the first remaining data amount <the second remaining data amount, and the current remaining data amount is less than the appropriate value. In the case where the current remaining data amount is an upper limit, the current remaining data amount and the appropriate value are limited only in any case where the current remaining data amount is a lower limit. A sampling frequency converter for correcting the frequency control information in accordance with a correction amount corresponding to the difference between the sampling frequency converter and the sampling frequency converter. 補間手段と、伝送制御手段とを具備し、
前記補間手段は、
第１のサンプリング周波数のデータを前記伝送制御手段から順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、
前記伝送制御手段により発生される補間比に応じた補間係数と前記補間演算用入力データ保持手段に保持された前記補間演算用入力データ列とを用いた補間演算により、第２のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、
前記伝送制御手段は、
書き込み要求信号に応じて、第１のサンプリング周波数のデータを前段の装置から取り込んで記憶し、読み出し要求信号に応じて、記憶したデータを古いものから順に読み出して出力する先入れ先出し方式の記憶手段と、
前記記憶手段に記憶された読み出し未了のデータの残存データ量を検出する残存データ量検出手段と、
前記読み出し要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成するとともに前記周波数制御情報に応じた速度で変化する前記補間比を発生する可変周波数発振手段と、
前記残存データ量検出手段において検出された残存データ量を現在の残存データ量として保持すると共に、現在の残存データ量より過去に検出された第１残存データ量と第２残存データ量とを保持し、前記現在の残存データ量と前記第１残存データ量と前記第２残存データ量とから前記記憶手段における残存データ量の時間的変化を示すベクトルを検出するベクトル検出手段と、
前記ベクトル検出手段において検出されたベクトルと、前記現在の残存データ量とに基づいて、前記現在の残存データ量を適正値に戻す方向に修正量を決定し、当該修正量に従って前記周波数制御情報を修正する周波数制御手段とを備え、
前記ベクトル検出手段は、前記残存データ量検出手段により検出される現在の残存データ量が変化する毎に、その変化後における現在の残存データ量を第１残存データ量とし、それまで保持していた前記第１残存データ量を前記第２残存データ量として保持するよう制御し、
前記周波数制御手段は、前記ベクトル検出手段において検出されたベクトルが、前記現在の残存データ量＞前記第１残存データ量＞前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値を超えている場合、前記ベクトルが前記現在の残存データ量＜前記第１残存データ量＜前記第２残存データ量であることを示し且つ前記現在の残存データ量が前記適正値より少ない場合、前記現在の残存データ量が上限値となっている場合、前記現在の残存データ量が下限値となっている場合のいずれかの場合に限り、前記現在の残存データ量と前記適正値との差分に相当する修正量に従って、前記周波数制御情報を修正することを特徴とするサンプリング周波数変換装置。 Interpolating means, transmission control means,
The interpolation means includes
Interpolation calculation input data holding means for sequentially fetching data of the first sampling frequency from the transmission control means and holding the data as an interpolation calculation input data string;
The data of the second sampling frequency is obtained by interpolation using the interpolation coefficient corresponding to the interpolation ratio generated by the transmission control means and the input data string for interpolation calculation held in the input data holding means for interpolation calculation. Interpolating means for generating and outputting
The transmission control means includes
In response to the write request signal, the first sampling frequency data is fetched from the preceding apparatus and stored, and in response to the read request signal, the stored data is read out and output in order from the oldest data,
A remaining data amount detecting means for detecting a remaining data amount of unread data stored in the storage means;
A variable frequency oscillating means for generating a permission signal for permitting generation of the read request signal at a time density according to frequency control information and generating the interpolation ratio that changes at a speed according to the frequency control information;
The residual data amount detected by the residual data amount detection means is held as the current residual data amount, and the first residual data amount and the second residual data amount detected in the past from the current residual data amount are held. A vector detecting unit for detecting a vector indicating a temporal change in the remaining data amount in the storage unit from the current remaining data amount, the first remaining data amount, and the second remaining data amount;
Based on the vector detected by the vector detection means and the current remaining data amount, a correction amount is determined in a direction to return the current remaining data amount to an appropriate value, and the frequency control information is determined according to the correction amount. A frequency control means to correct,
Whenever the current remaining data amount detected by the remaining data amount detecting unit changes, the vector detecting unit sets the current remaining data amount after the change as the first remaining data amount and holds it until then. Controlling to retain the first remaining data amount as the second remaining data amount ;
The frequency control means indicates that the vector detected by the vector detection means indicates that the current remaining data amount> the first remaining data amount> the second remaining data amount and the current remaining data amount is If the value exceeds the appropriate value, the vector indicates that the current remaining data amount <the first remaining data amount <the second remaining data amount, and the current remaining data amount is less than the appropriate value. In the case where the current remaining data amount is an upper limit, the current remaining data amount and the appropriate value are limited only in any case where the current remaining data amount is a lower limit. A sampling frequency converter for correcting the frequency control information in accordance with a correction amount corresponding to the difference between the sampling frequency converter and the sampling frequency converter.
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