JP4758678B2 - 半導体装置 - Google Patents

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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/81801—Soldering or alloying
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
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    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
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    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
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Description

本発明は、半導体装置技術に関し、特に、半導体実装技術に関するものである。
半導体実装技術については、例えば特開２００３−２８２８１１号公報（特許文献１参照）の段落０００５には、同一回路基板の同一面に半導体ベアチップと、ボールグリッドアレイ端子を持つ半導体部品とを実装し、上記半導体ベアチップと回路基板との対向面間に熱硬化性樹脂を介在させ、上記半導体部品と回路基板との対向面間に樹脂を注入した半導体実装モジュール構成が開示されている。
また、例えば特開２００２−３０５２８５号公報（特許文献２参照）の段落００５５には、同一基板の同一面にＷＰＰ（ウエハプロセスパッケージ）半導体素子とＣＳＰ（チップサイズパッケージ）半導体素子とを実装し、ＷＰＰ半導体素子と基板との間のみにアンダーフィルを形成したＭＣＭ（マルチチップモジュール）構成が開示されている。
特開２００３−２８２８１１号公報（段落０００５、図８(e)） 特開２００２−３０５２８５号公報（段落００５５、図１６および図１７）
ところで、本発明者は、同一基板の同一面に、マイクロプロセッサが形成されたＷＰＰ構成の半導体部品と、メモリが形成されたＣＳＰ構成の半導体部品とを実装することにより全体として１つのシステムを構築する半導体製品の実装技術について検討した。以下は、本発明者によって検討された技術であり、その概要は以下のとおりである。
本発明者が検討したＷＰＰ構成の半導体部品は、半導体チップの主面に配線層および再配線層を介して複数のバンプ電極が配置されており、その複数のバンプ電極を介して上記基板に実装されている。この場合、複数のバンプ電極の隣接ピッチおよび径が小さいので、信頼性を確保する観点から半導体部品と基板との間にアンダーフィルと称する絶縁性樹脂を介在させている。
一方、上記ＣＳＰ構成の半導体部品は、配線基板に実装された半導体チップが樹脂により封止された構成を有しており、その配線基板の電極形成面に配置された複数のバンプ電極を介して上記基板に実装されている。この場合、複数のバンプ電極の隣接ピッチや径が、上記ＷＰＰ構成の半導体部品の複数のバンプ電極の隣接ピッチや径に比べて大きいので、一般的には半導体部品と基板との間にアンダーフィルを介在させていない。
しかし、例えば上記半導体製品の選別試験において、上記半導体製品を試験用ソケットに収容し、試験用ソケットの蓋を閉めると、相対的に高いＣＳＰ構成の半導体部品はその上面を上記蓋に強く押される結果、ＣＳＰ構成の半導体部品のバンプ電極に大きな荷重が掛かる。また、上記半導体製品の放熱構成としてＣＳＰ構成の半導体部品とＷＰＰ構成の半導体部品との各々の上面に放熱体を接触させて押さえ付ける構成もあるが、その場合も相対的に高いＣＳＰ構成の半導体部品のバンプ電極に大きな荷重が掛かる。
また、上記半導体製品の温度サイクル試験において、ＣＳＰ構成の半導体部品では構成部品の熱膨張係数差に起因してバンプ電極に応力が集中する結果、バンプ電極に損傷が生じたり、これに対向する基板の配線に断線不良が生じたりする問題もある。また、メモリが形成されているＣＳＰ構成の半導体部品は、その動作時の発熱量がＷＰＰ構成の半導体部品よりも高いため、上記応力に起因するバンプ電極の損傷や配線断線不良等の問題が生じ易い。
そこで、本発明者は、ＣＳＰ構成の半導体部品のバンプ電極の信頼性を確保するために、ＷＰＰ構成の半導体部品と基板との間に介在されているアンダーフィルと同じアンダーフィルをＣＳＰ構成の半導体部品と基板との間に注入した。しかし、その場合に、ＣＳＰ構成の半導体部品と基板との間のアンダーフィルがＣＳＰ構成の半導体部品から剥離し、その剥離部分を通じてバンプ電極材料が流れ、隣接するバンプ電極間で短絡不良が生じる、いわゆる半田フラッシュの問題が生じることを見出した。
そこで、本発明の目的は、同一基板の同一面に、高さの異なるバンプ電極を介して実装されたパッケージ構成の異なる半導体部品を有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、インタポーザ基板と、第１の熱膨張係数を備えた第１半導体チップを有し、かつ前記インタポーザ基板に、複数の第１バンプを介して実装された第１半導体部品と、前記第１の熱膨張係数よりも高い第２の熱膨張係数を備えた配線基板、前記配線基板に搭載された第２半導体チップ、および前記第２半導体チップを封止する樹脂封止部を有し、かつ前記インタポーザ基板に、複数の第２バンプを介して実装された第２半導体部品と、第３の熱膨張係数を備え、かつ前記インタポーザ基板と前記第１半導体部品との間に介在された第１アンダーフィルと、前記第３の熱膨張係数よりも高い第４の熱膨張係数を備え、かつ前記インタポーザ基板と前記第２半導体部品との間に介在された第２アンダーフィルと、を含み、前記第１半導体部品は、前記配線基板を有していないものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、基板の第１面に、高さの異なるバンプ電極を介して実装されたパッケージ構成の異なる半導体部品を有する半導体装置において、基板と各々の半導体部品との間に異なるアンダーフィルを介在させたことにより、その半導体装置の信頼性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図１は本実施の形態の半導体装置の主面の全体平面図、図２は図１の半導体装置の裏面の全体平面図、図３は図１の半導体装置を図１の矢印Ａの方向から見た側面図、図４は図１の半導体装置を図１の矢印Ｂの方向から見た側面図、図５は図４の領域Ｃの拡大断面図である。
本実施の形態の半導体装置は、１つのインターポーザ基板（基板）１上に、パッケージ構成が異なる半導体部品２，３を実装することにより全体として１つのシステムを構成したＳｉＰ（System in Package）である。
インターポーザ基板１は、例えば６層の多層配線構成のプリント配線基板により形成されている。インターポーザ基板１の絶縁層は、例えばガラスエポキシ樹脂により形成され、配線は、例えば銅（Ｃｕ）により形成されている。インターポーザ基板１は、その厚さ方向に沿って互いに反対側になる主面（第１面）および裏面（第２面）を有している。インターポーザ基板１の主面および裏面の平面形状は、例えば正方形状であり、その縦横の寸法Ｄ１，Ｄ２は、例えば２３ｍｍ程度である。インターポーザ基板１の厚さＤ３（図３参照）は、例えば１．１ｍｍ程度である。
このインターポーザ基板１の主面上には、１つの半導体部品（第１半導体部品）２と、２つの半導体部品（第２半導体部品）３とが実装されている。図１の上段側の半導体部品２は、図１の左右方向のほぼ中央に配置されている。半導体部品２の平面寸法は、例えば７．２７ｍｍ×７．２４ｍｍ程度である。この半導体部品２には、例えばマイクロプロセッサ等のようなロジック回路が形成されている。半導体部品２の外周には、半導体部品２とインターポーザ基板１との対向面間に介在させたアンダーフィル４ａがはみ出し、半導体部品２の外周側面の一部を覆っている。
一方、図１の下段側の２つの半導体部品３は、図１の左右方向に沿って並んで配置されている。各半導体部品３の平面寸法は、上記半導体部品２の平面寸法よりも大きく、例えば１０ｍｍ×１２ｍｍ程度である。この２つの半導体部品３の各々には、例えば５１２Ｍｂｉｔ（メガビット）の記憶容量のＤＤＲ（Double Data Rate） ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のようなメモリ回路が形成されている。この２つの半導体部品３は、上記半導体部品２から互いに等距離になるように配置されている。これにより、半導体部品２のマイクロプロセッサと、各々の半導体部品３のＤＤＲ ＳＤＲＡＭとの間でのデータ転送速度が等しくなるようになっている。各半導体部品３の外周には、各半導体部品３とインターポーザ基板１との各々の対向面間に介在させたアンダーフィル４ｂがはみ出し、半導体部品３の外周側面の一部を覆っている。後述のように、このアンダーフィル４ｂは、上記半導体部品２側で使用されているアンダーフィル４ａとは異なるものが使用されている。なお、半導体部品２，３はモールドされず、外部に露出された状態とされている。
インターポーザ基板１の裏面には複数（例えば４８４個）のバンプ電極（第３バンプ）５が配置されている。この複数のバンプ電極５の隣接ピッチ（互いに隣接するバンプ電極５の中心から中心までの距離）Ｄ４（図２参照）は、例えば０．８ｍｍ程度である。図２の左右方向および上下方向の一端のバンプ電極５から他端のバンプ電極５までの距離Ｄ５，Ｄ６は、例えば０．８×２５＝２０ｍｍ程度である。バンプ電極５の高さＤ７（図３および図５参照）は、例えば０．４０ｍｍ±０．０５程度、バンプ電極５の直径Ｄ８（図５参照）は、例えば０．４７ｍｍ程度である。半導体装置の最も厚い箇所の厚さ（バンプ電極５の底面から半導体部品３の上面までの長さ）Ｄ９（図３参照）は、例えば最大で２．７５ｍｍ程度である。
各バンプ電極５は、例えば錫（Ｓｎ）−３銀（Ａｇ）−０．５銅（Ｃｕ）等のような無鉛半田または３７鉛（Ｐｂ）−６３錫（Ｓｎ）の半田により形成されており、図５に示すように、インターポーザ基板１の裏面のソルダーレジスト６に開口された開口部を通じてランド８ａと接合され電気的に接続されている。このランド８ａは、インターポーザ基板１の上記多層配線と電気的に接続されている。ランド８ａの直径Ｄ１０は、例えば０．４ｍｍ程度である。
なお、インターポーザ基板１の裏面電極は、バンプ電極５に代えて、平らな電極パッドをアレイ状に配置した、いわゆるＬＧＡ（Land Grid Array）構成にしても良い。
次に、上記半導体部品２について図６〜図１０により詳細に説明する。図６は図１のＹ１線−Ｙ１線の断面図、図７は図６の領域Ｄの拡大断面図、図８は図６の領域Ｅの拡大断面図、図９は半導体部品２の主面の全体平面図、図１０は図９の半導体部品２の主面のバンプ電極とその近傍の要部拡大断面図である。
半導体部品２は、ＷＰＰ（Wafer Process Package）構成の半導体部品である。すなわち、半導体部品２は、半導体ウエハ（以下、ウエハという）の主面に、通常の素子形成工程および多層配線層形成工程を経て複数の半導体チップを形成した後、ウエハの主面上に、再配線層形成工程を経て再配線を形成するとともにパッケージングを行い、さらにその後、ダイシング工程を経てウエハから個々の半導体チップを切り出すことで形成されている。
このような半導体部品２は、図８に示すように、半導体チップ（以下、チップという；第１半導体チップ）２Ａと、チップ２Ａの主面上に形成された多層配線層（配線層）２Ｂと、多層配線層２Ｂ上に形成された再配線層２Ｃとを有している。
チップ２Ａは、例えば平面矩形状のｎ型またはｐ型のシリコン（Ｓｉ）単結晶の薄板からなる。チップ２Ａの平面的な寸法Ｄ２０（図９参照）は、例えば７．２４ｍｍ程度、寸法Ｄ２１は、例えば７．２７ｍｍ程度である。このチップ２Ａの主面の素子分離部で囲まれる活性領域には、例えばＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のような素子が形成されている。なお、チップ２Ａの熱膨張係数は、例えば３ｐｐｍ程度である。
上記多層配線２Ｂは、絶縁膜と配線とがチップ２Ａの厚さ方向（チップ２Ａの主面に直交する方向）に沿って交互に堆積されることで形成されている。この絶縁膜は、例えば酸化シリコン（ＳｉＯ２）や窒化シリコン（Ｓｉ３Ｎ４）により形成されている。また、配線は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）または銅（Ｃｕ）により形成されている。この配線によって所望の素子同士を電気的に接続することにより、チップ２Ａの主面に上記ロジック回路が形成されている。多層配線層２Ｂの最上層には、表面保護膜１０が形成されている。表面保護膜１０は、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜が積層された積層膜により形成されている。この表面保護膜１０の一部には開口部が形成されており、そこからボンディングパッド（以下、パッドという）ＢＰが露出されている。パッドＢＰは、多層配線層２Ｂの配線を通じて上記ロジック回路と電気的に接続されている。
上記再配線層２Ｃは、表面保護膜１０を覆うように堆積された絶縁膜１１と、絶縁膜１１上に形成された再配線１２と、絶縁膜１１上に再配線１２を覆うように堆積された表面保護膜１３とを有している。絶縁膜１１および表面保護膜１３は、例えばポリイミド系樹脂により形成されている。再配線１２は、微細なパッドＢＰと、大きなバンプ電極との寸法上の整合をとるために、パッドＢＰをチップ２Ａの主面内の広い領域に引き出す機能を有している。再配線１２は、絶縁膜１１に開口された開口部を通じて上記パッドＢＰと電気的に接続されている。また、再配線１２は、主導体膜１２ａと、メッキ層１２ｂとの積層構成を有している。絶縁膜１１に接する主導体膜１２ａは、例えば銅（Ｃｕ）からなり、主導体膜１２ａに接するメッキ層１２ｂは、例えばニッケルからなる。表面保護膜１３の一部には再配線１２のメッキ層１２ｂの一部が露出されるような開口部が形成されており、そのメッキ層１２ｂの露出面には、例えば金（Ａｕ）からなるメッキ層１５が施されている。このメッキ層１５には、バンプ電極（第１バンプ）１８が接合されている。すなわち、バンプ電極１８は、再配線１２を通じてパッドＢＰと電気的に接続され、さらに多層配線層２Ｂの配線を通じて上記ロジック回路と電気的に接続されている。なお、チップ２Ａの側面一部および裏面は露出されている。
このような半導体部品２は、図６〜図８に示すように、上記バンプ電極１８を介してインターポーザ基板１の主面上に実装されている。バンプ電極１８は、例えばＳｎ−１Ａｇ−０．５Ｃｕのような無鉛半田からなり、図９に示すように、チップ２Ａの主面に複数（例えば４３２個）個並んで配置されている。バンプ電極１８の隣接ピッチＤ２２は、例えば０．２６ｍｍ程度である。各バンプ電極１８の直径Ｄ２３（図１０参照）は、例えば０．１１ｍｍ程度、高さＤ２４は、例えば０．０８ｍｍ程度である。再配線１２のランド１２ｃの直径Ｄ２５は、例えば０．１ｍｍ程度である。半導体部品２の総厚Ｄ２６は、例えば０．２８ｍｍまたは０．４ｍｍ程度である。
上記のように半導体部品２とインターポーザ基板１との対向面間には、バンプ電極１８が介在されているので、寸法Ｄ２７（図７参照）のギャップが形成されている。寸法Ｄ２７は、例えば４０μｍ程度である。そして、この半導体部品２とインターポーザ基板１との対向面間には、上記アンダーフィル４ａが充填されている。すなわち、アンダーフィル４ａは、バンプ電極１８、半導体部品２の上記表面保護膜１３（例えばポリイミド系樹脂）およびインターポーザ基板１の主面に接触した状態で、隣接するバンプ電極１８間に充填されている。
このようなアンダーフィル４ａは、例えばエポキシ系樹脂のようなベース材料に硬化剤やフィラーが添加されることで形成されている。硬化剤としては、例えばアミンが使用されている。また、フィラーの量は、６２ｗｔ％程度である。アンダーフィル４ａのガラス転移温度Ｔｇは、例えば１４０℃、ヤング率Ｅ１は、例えば９ＧＰａ、熱膨張係数αは、例えば３０ｐｐｍまたは９０ｐｐｍである。
このように、ＷＰＰ構成の半導体部品２とインターポーザ基板１との対向面間に上記アンダーフィル４ａを充填したことにより、ＷＰＰ構成の半導体部品２のバンプ電極１８での応力集中に起因する損傷や配線断線不良あるいは半田フラッシュに起因する短絡不良を抑制または防止できる。すなわち、ＷＰＰ構成の半導体部品２のバンプ電極１８での信頼性を向上させることができる。
次に、上記半導体部品３について図６、図７および図１１〜図１３により詳細に説明する。図１１は図１のＸ１線−Ｘ１線の断面図、図１２は半導体部品３の主面の全体平面図、図１３は図１２の半導体部品３の主面のバンプ電極とその近傍の要部拡大断面図である。
半導体部品３は、ＣＳＰ（Chip Size Package）構成の半導体部品である。すなわち、半導体部品３は、チップサイズと同等かあるいは僅かに大きな平面サイズを持つパッケージ構成とされている。このような半導体部品３は、図１１に示すように、チップ（第２半導体チップ）３Ａと、チップ３Ａの主面上に形成された多層配線層と、チップ３Ａを実装する配線基板２０と、チップ３Ａを封止する樹脂封止部２１とを有している。
チップ３Ａは、例えば平面矩形状のｎ型またはｐ型のシリコン（Ｓｉ）単結晶の薄板からなる。チップ３Ａの平面的な寸法Ｄ３０（図１２参照）は、例えば１０ｍｍ程度、寸法Ｄ３１は、例えば１２ｍｍ程度である。このチップ３Ａの主面には、例えば複数のＭＩＳ・ＦＥＴおよびメモリセルのような素子が形成されている。また、チップ３Ａの主面上には上記多層配線層が形成されている。この多層配線層の構成は、上記チップ２Ａで説明したのと同じである。この多層配線層の配線によって所望の素子同士を電気的に接続することにより、チップ３Ａの主面に上記メモリ回路が形成されている。この多層配線層の最上層の表面保護膜の一部にも開口部が形成されており、そこからパッドが露出されている。このパッドは、多層配線層の配線を通じて上記メモリ回路と電気的に接続されている。なお、チップ３Ａには、上記チップ２Ａで説明した再配線層は無い。
チップ３Ａは、その主面を配線基板２０の裏面に向けた状態で接着シート２２を介して配線基板２０に接着されている。配線基板２０は、多層配線構成のプリント配線基板により形成されている。配線基板２０の平面中央には、その主裏面間を貫通する開口部２０ａが形成されており、その開口部２０ａからは上記チップ３Ａの複数のパッドが露出されている。チップ３Ａのパッドは、ボンディングワイヤ（以下、ワイヤという）ＢＷを介して配線基板２０の主面の電極に電気的に接続されている。この配線基板２０の主面の電極は、配線基板２０の配線を通じて配線基板２０の主面に配置された複数のランド２０ｂ（図１３参照）に電気的に接続されている。この複数のランド２０ｂには、バンプ電極（第２バンプ）２３が接合され電気的に接続されている。すなわち、バンプ電極２３は、配線基板２０のランド２０ｂ、配線および電極を通じてワイヤＢＷに接続され、このワイヤＢＷを通じてチップ３Ａのパッドおよび配線に接続され、チップ３Ａの上記メモリ回路に電気的に接続されている。なお、ワイヤＢＷおよびそれが接続されるパッド等は、例えばエポキシ系樹脂からなる樹脂封止部２４により封止されている。また、チップ３Ａの側面および裏面は、例えばエポキシ系樹脂からなる樹脂封止部２１により封止されている。また、配線基板２０の熱膨張係数は、例えば１０〜２０ｐｐｍ程度である。
このような半導体部品３は、図６、図７および図１１に示すように、上記バンプ電極２３を介してインターポーザ基板１の主面上に実装されている。バンプ電極２３は、例えばＳｎ−３Ａｇ−０．５Ｃｕのような無鉛半田からなり、図１２に示すように、半導体部品３の主面に複数（例えば６０個）並んで配置されている。半導体部品３の短方向におけるバンプ電極２３の隣接ピッチＤ３２は、例えば０．８ｍｍ程度、半導体部品３の短方向の端部から端部までのバンプ電極２３間の寸法Ｄ３３は、例えば０．８×８＝６．４ｍｍ程度である。半導体部品３の長手方向におけるバンプ電極２３の隣接ピッチＤ３４は、例えば１．０ｍｍ程度である。各バンプ電極２３の直径Ｄ３５（図１３参照）は、上記半導体部品２のバンプ電極１８の直径Ｄ２３よりも大きく、例えば０．４５ｍｍ程度である。また、各バンプ電極２３の高さＤ３６（図１３参照）は、上記半導体部品２のバンプ電極１８の高さＤ２４よりも大きく、例えば０．３６ｍｍ程度である。配線基板２０のランド２０ｂの直径Ｄ３７は、例えば０．４ｍｍ程度である。半導体部品３の総厚Ｄ３８は、半導体部品２の総厚よりも厚く、例えば最大で１．２ｍｍ程度である。
上記のように半導体部品３とインターポーザ基板１との対向面間には、バンプ電極２３が介在されているので、寸法Ｄ３９（図７参照）のギャップが形成されている。この半導体部品３とインターポーザ基板１との対向面間のギャップの寸法Ｄ３９は、上記半導体部品２とインターポーザ基板１との対向面間のギャップの寸法Ｄ２７よりも大きく、例えば２８０μｍ程度である。そして、この半導体部品３とインターポーザ基板１との対向面間には、上記アンダーフィル４ｂが充填されている。すなわち、アンダーフィル４ｂは、バンプ電極２３、半導体部品３の上記配線基板２０の主面のソルダーレジスト（例えばエポキシ系樹脂）およびインターポーザ基板１の主面に接触した状態で、隣接するバンプ電極２３間に充填されている。
このようなアンダーフィル４ｂは、上記半導体部品２とインターポーザ基板１との対向面間に充填されたアンダーフィル４ａと同様に、例えばエポキシ系樹脂のようなベース材料に硬化剤（アミン等）やフィラーが添加されることで形成されているが、上記アンダーフィル４ａとは異なるものが使用されている。アンダーフィル４ｂのフィラーの量は、例えば６０ｗｔ％程度である。アンダーフィル４ｂのガラス転移温度Ｔｇは、例えば１５１℃、ヤング率Ｅ１は、例えば７．１ＧＰａである。アンダーフィル４ｂの熱膨張係数αは、上記アンダーフィル４ａの熱膨張係数よりも大きく、例えば３８ｐｐｍまたは１０２ｐｐｍである。また、配線基板２０の主面のソルダーレジストに対するアンダーフィル４ｂの接着強度は、アンダーフィル４ａのそれよりも高いものが使用されている。
このように、本実施の形態では、ＣＳＰ構成の半導体部品３とインターポーザ基板１との対向面間に上記アンダーフィル４ｂを充填したことにより、ＣＳＰ構成の半導体部品３のバンプ電極２３での応力集中に起因する損傷や配線断線不良を抑制または防止することができる。
また、半導体部品３とインターポーザ基板１との対向面間に、半導体部品３とはパッケージ構成の異なる上記半導体部品２とインターポーザ基板１との対向面間に充填したアンダーフィル４ａを充填した場合、例えば半導体装置をバンプ電極５を介してマザーボードに実装するための熱処理に起因して、半導体部品３とインターポーザ基板１との対向面間のアンダーフィル４ａが剥離し半田フラッシュが生じる場合がある。特にバンプ電極５の材料として無鉛半田を使用している場合は、バンプ電極５の溶融温度が高くなるので、上記半田フラッシュの問題が顕著になる。これに対して、本実施の形態では、ＣＳＰ構成の半導体部品３とインターポーザ基板１との対向面間に、上記アンダーフィル４ａよりも、熱膨張係数が高く、配線基板２０の主面のソルダーレジストに対する接着力の高い等、上記アンダーフィル４ａとは異なる特性を持つアンダーフィル４ｂを充填したことにより、上記半田フラッシュに起因する隣接バンプ電極２３間の短絡不良を抑制または防止できる。すなわち、ＣＳＰ構成の半導体部品３のバンプ電極２３での信頼性を向上させることができる。したがって、本実施の形態によれば、同一のインターポーザ基板１の同一面上に、高さの異なるバンプ電極１８，２３を介して実装された異なるパッケージ構成の半導体部品２，３を有する半導体装置の信頼性を向上させることができる。
次に、本実施の形態の半導体装置の組立方法の一例を図１４〜図１９により説明する。図１４〜図１６は本実施の形態の半導体装置の組立工程中の側面図、図１７は本実施の形態の半導体装置の組立工程の選別工程時の説明図、図１８は図１７の選別工程時の半導体装置の主面の全体平面図である。
まず、図１４に示すように、インターポーザ基板１の主面上に半導体部品２，３を実装する。この工程では、半導体部品２，３のバンプ電極１８，２３とインターポーザ基板１のランドとを位置合わせして半導体部品２，３をインターポーザ基板１の主面上に載せた後、熱処理を施すことによりバンプ電極１８，２３を溶融してインターポーザ基板１の主面のランドに接合する。
続いて、インターポーザ基板１の裏面のランドに半田ボールを載せた後、熱処理を施すことにより半田ボールを溶融してインターポーザ基板１の裏面のランドに接合する。これにより、図１５に示すように、インターポーザ基板１の裏面に複数のバンプ電極５を形成する。
続いて、洗浄処理等を施した後、図１６に示すように、半導体部品２，３とインターポーザ基板１との各々の対向面間にアンダーフィル４ａ，４ｂを充填する。アンダーフィル４ａ，４ｂの注入時には、インターポーザ基板１をホットプレートにより、例えば例えば１２０℃程度の温度で加熱する。これにより、アンダーフィル４ａ，４ｂの流動性を向上させることができる。その後、所望の温度で熱処理（ベーク処理）することによりアンダーフィル４ａ，４ｂを硬化させる。
次いで、インターポーザ基板１または半導体部品２，３にレーザ等を用いてマーク等を付けた後、半導体装置の選別工程に移行する。選別工程では、図１７の上段に示すように、選別試験装置のソケット２８ａの蓋２８ｂを開けて、半導体装置をソケット２８ａに装着し、半導体装置のバンプ電極５をソケット２８ａのソケット電極に電気的に接続する。
続いて、図１７の下段に示すように、ソケット２８ａの蓋２８ｂをしっかりと閉める。この時、図１７の上段および図１８に示すように、蓋２８ｂが半導体装置の半導体部品３の上面（裏面）に当たり半導体部品３を押しつけるようになるが、半導体部品３とインターポーザ基板１との対向面間にアンダーフィル４ｂが充填されていることにより、バンプ電極２３やこれに対向する配線部分を機械的な力から保護することができる。なお、図１８には、蓋２８ｂが接する部分にハッチングを付した。また、図１７は図１８のＹ２−Ｙ２線に相当する箇所の断面を示している。
続いて、半導体装置をソケット２８ａに装着した状態で、例えば１２５℃程度の高温下において半導体装置に対してバーンインテストを行い、半導体装置の良否を判定する。ところで、ＣＳＰ構成の半導体部品３はそれ単体で先に選別工程を行う場合があるので、その場合は、インターポーザ基板１の主面にＷＰＰ構成の半導体部品２のみを実装した状態で上記の選別試験を行うこともできる。しかし、その場合、インターポーザ基板１の主面において、ＣＳＰ構成の半導体部品３のバンプ電極２３が接合されるランドが露出された状態となるのでバーンインテスト時にランドの表面が酸化し、半導体部品３をインターポーザ基板１の主面上に実装する時にバンプ電極２３を上手く接合することができなくなる場合がある。これに対して、本実施の形態では、インターポーザ基板１の主面上に半導体部品２，３を実装した後に上記選別試験を行うので、上記のような不具合が生じるのを回避できる。したがって、半導体装置の歩留まりや信頼性を向上させることができる。このようにして図１等に示した半導体装置を組み立てる。
次に、図１９は半導体装置の実装後の一例の断面図である。本実施の形態の半導体装置は、バンプ電極５を介してマザーボード３０の主面上に実装されている。半導体装置の実装時の処理温度は、例えば２６０℃程度、処理時間は、例えば２０秒程度である。この際、本実施の形態では、ＣＳＰ構成の半導体部品３とインターポーザ基板１との対向面間に、上記アンダーフィル４ｂを充填したことにより、上記半田フラッシュを抑制または防止できるので、半田ブラッシュに起因する隣接バンプ電極２３間の短絡不良を抑制または防止できる。
この半導体装置の半導体部品２，３の上面上には放熱シート（放熱体）３１を介して筐体３２が設置されている。放熱シート３１は、半導体部品２のチップ２Ａの裏面に接しているとともに、半導体部品３の封止樹脂部２１の上面に接している。半導体装置の動作時に半導体部品２，３で生じた熱は、放熱シート３１を介して筐体３２に放散されるようになっている。ここで、半導体部品３は、その上面高さが半導体部品２の上面高さよりも高いので、放熱シート３１から強く押し付けられるが、本実施の形態では、ＣＳＰ構成の半導体部品３とインターポーザ基板１との対向面間に上記アンダーフィル４ｂを充填したことにより、バンプ電極２３やこれに対向する配線部分を機械的な力から保護することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の主面（第１面）の全体平面図である。 図１の半導体装置の裏面（第２面）の全体平面図である。 図１の半導体装置を図１の矢印Ａの方向から見た側面図である。 図１の半導体装置を図１の矢印Ｂの方向から見た側面図である。 図４の領域Ｃの拡大断面図である。 図１のＹ１線−Ｙ１線の断面図である。 図６の領域Ｄの拡大断面図である。 図６の領域Ｅの拡大断面図である。 図１の第１半導体部品の主面の全体平面図である。 図９の第１半導体部品の主面のバンプ電極とその近傍の要部拡大断面図である。 図１のＸ１線−Ｘ１線の断面図である。 第２半導体部品の主面の全体平面図である。 図１２の第２半導体部品の主面のバンプ電極とその近傍の要部拡大断面図である。 図１の半導体装置の組立工程中の側面図である。 図１４に続く半導体装置の組立工程中の側面図である。 図１５に続く半導体装置の組立工程中の側面図である。 図１の半導体装置の組立工程の選別工程時の説明図である。 図１７の選別工程時の半導体装置の主面の全体平面図である。 図１の半導体装置の実装後の一例の断面図である。
符号の説明
１ インターポーザ基板
２ 半導体部品（第１半導体部品）
２Ａ 半導体チップ（第１半導体チップ）
２Ｂ 多層配線層（配線層）
２Ｃ 再配線層
３ 半導体部品（第２半導体部品）
３Ａ 半導体チップ（第２半導体チップ）
４ａ アンダーフィル
４ｂ アンダーフィル
５ バンプ電極（第３バンプ）
６ ソルダーレジスト
８ａ，８ｂ ランド
１０ 表面保護膜
１１ 絶縁膜
１２ 再配線
１２ａ 主導体膜
１２ｂ メッキ層
１３ 表面保護膜
１５ メッキ層
１８ バンプ電極（第１バンプ）
２０ 配線基板
２０ａ 開口部
２０ｂ ランド
２１ 樹脂封止部
２２ 接着シート
２３ バンプ電極（第２バンプ）
２４ 樹脂封止部
２８ａ ソケット
２８ｂ 蓋
３０ マザーボード
３１ 放熱シート
３２ 筐体
ＢＰ ボンディングパッド
ＢＷ ボンディングワイヤ

Claims (5)

  1. インタポーザ基板と、
    第１の熱膨張係数を備えた第１半導体チップを有し、かつ前記インタポーザ基板に、複数の第１バンプを介して実装された第１半導体部品と、
    前記第１の熱膨張係数よりも高い第２の熱膨張係数を備えた配線基板、前記配線基板に搭載された第２半導体チップ、および前記第２半導体チップを封止する樹脂封止部を有し、かつ前記インタポーザ基板に、複数の第２バンプを介して実装された第２半導体部品と、
    第３の熱膨張係数を備え、かつ前記インタポーザ基板と前記第１半導体部品との間に介在された第１アンダーフィルと、
    前記第３の熱膨張係数よりも高い第４の熱膨張係数を備え、かつ前記インタポーザ基板と前記第２半導体部品との間に介在された第２アンダーフィルと、
    を含み、
    前記第１半導体部品は、前記配線基板を有していないことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記複数の第２バンプのピッチの方が、前記複数の第１バンプのピッチよりも大きいことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記複数の第２バンプの高さは、前記複数の第１バンプの高さよりも高いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第１半導体チップにはロジック回路が形成されており、前記第２半導体チップにはメモリ回路が形成されており、
    動作時における前記第２半導体チップの発熱量は、動作時における前記第１半導体チップの発熱量よりも高いことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記インタポーザ基板は、厚さ方向に沿って互いに反対側になる第１面および第２面を有し、
    前記第１半導体部品は、前記インタポーザ基板の前記第１面上に実装され、
    前記第２半導体部品は、前記インタポーザ基板の前記第１面上において前記第１半導体部品の隣に実装され、
    前記第２半導体部品の実装高さは、前記第１半導体部品の実装高さよりも高く、
    前記インタポーザ基板の前記第２面には、複数の第３バンプが接合されていることを特徴とする半導体装置。
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