JP4518992B2 - 半導体チップパッケージ及びその製造方法 - Google Patents
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Description
(半導体チップパッケージの構成)
まず、図1〜図3を参照して、この発明の第1の実施の形態の構成例につき説明する。ここでは半導体チップパッケージの例として、いわゆるピエゾ抵抗素子を備えたピエゾ型加速度センサチップを含む加速度センサチップパッケージを例にとって説明する。
ここで、この発明の半導体チップパッケージに適用して好適な第1半導体チップの構成例(1)につき、図2及び図3を参照して説明する。
次に、この発明の半導体チップパッケージに適用して好適な第1半導体チップの構成例(2)につき、図4、図5(A)及び(B)を参照して説明する。
次に、図1〜5を参照して、上述した半導体チップパッケージ10の製造方法について説明する。
(半導体チップパッケージの構成)
図6(A)及び(B)を参照して、この発明の第2の実施の形態の構成例につき説明する。
20:第1半導体チップ
20a:上面
20b:下面
21:フレーム部
21a:フレーム部上面
21b:フレーム部下面
22:第1バンプ
22a:ダミーバンプ
22b:頂面
23:開口部
24:ガラス板
25:可動構造体
26a:梁部
26b:可動部
27:検出素子
28:フレーム部電極パッド
29:閉環状の接着材
30:第2半導体チップ
30a:第1表面
30b:第2表面
32:第2バンプ
40:基板(セラミックヘッダ)
40a:第1主表面
40aa:端縁領域
40ab:内側領域
40b:第2主表面
40X:基材
40Xa:表面
40Xb:裏面
41:第1配線層
42:電極パッド
42a:第1半導体チップ接続用パッド
42b:第2半導体チップ接続用パッド
43:第1絶縁膜
43a:表面
44:外部端子
45:第2配線層
46:第2絶縁膜
46b:表面
47:スルーホール
48:埋込みコンタクト
49:側壁部
49a:凹部
50:第1封止部
60:第2封止部
116:封止基板
130:保護カバー
140:閉空間
Claims (11)
- 上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されている複数の第1バンプを有するMEMSチップである第1半導体チップと、
第1表面及び該第1表面と対向する第2表面を有しており、前記第1表面側に、該第1表面の端縁に沿って配列されている複数の第2バンプを有する第2半導体チップと、
第1主表面及び該第1主表面と対向する第2主表面を有し、前記第1及び第2半導体チップが、前記第1主表面側に、互いに並列に搭載される基板であって、前記第1主表面側に設けられていて、前記第1又は第2バンプと対向して直接的に接続されている複数の電極パッド及び該電極パッドと接続されており、前記第2主表面側に設けられている外部端子を有する当該基板と、
前記フレーム部及び前記基板間の間隙を、複数の前記第1バンプの配列を囲んで封止している閉環状の第1封止部と、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部及び前記第1主表面を覆って封止している第2封止部と
を具え、
前記第1半導体チップの前記第1バンプは、前記電極パッドと電気的に接続されない、1個又は2個以上のダミーバンプをさらに含んでいる
ことを特徴とする半導体チップパッケージ。 - 前記第1半導体チップは、前記上面から前記下面に至る開口部を画成する前記フレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められており、前記梁部により可動に支持されている前記可動部を含む前記可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されている複数の前記第1バンプを有する加速度センサチップであることを特徴とする請求項1に記載の半導体チップパッケージ。
- 前記第1半導体チップは、前記第1バンプの一部分を露出させかつ前記下面の端縁部に沿って前記下面に設けられている閉環状の接着材をさらに有しており、
前記第1封止部の代わりに、前記接着材が前記フレーム部及び前記基板を接着して形成する接着材封止部と、
前記第1半導体チップ、前記第2半導体チップ、前記接着材封止部及び前記第1主表面を覆って封止している第2封止部と
を具えていることを特徴とする請求項1に記載の半導体チップパッケージ。 - 前記第2半導体チップは、前記第1半導体チップの動作を制御する制御チップであることを特徴とする請求項1〜3のいずれか一項に記載の半導体チップパッケージ。
- 前記基板は、前記第1主表面の端縁領域であって、前記電極パッドの配列よりも外側である領域に、前記第1主表面に対して垂直方向に直立して、前記第1主表面の内側領域を囲んで凹部を画成する側壁部をさらに有しているセラミックヘッダであることを特徴とする請求項1〜4のいずれか一項に記載の半導体チップパッケージ。
- 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められており、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されており、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されていて、電気的には機能しないダミーバンプを1個又は2個以上含む複数の第1バンプを有している、MEMSチップであることを特徴とする半導体チップ。
- 前記第1バンプの一部分を露出させかつ前記フレーム部の前記上面の端縁に沿って設けられている閉環状の接着材をさらに具えていることを特徴とする請求項6に記載の半導体チップ。
- 上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されている複数の第1バンプを有するMEMSチップである第1半導体チップを準備する工程と、
第1表面及び該第1表面と対向する第2表面を有していて、前記第1表面側に、該第1表面の端縁に沿って配列されている複数の第2バンプを有する第2半導体チップを準備する工程と、
第1主表面及び該第1主表面と対向する第2主表面を有し、前記第1主表面側に設けられていて、前記第1又は第2バンプと対向して直接的に接続される複数の電極パッド及び該電極パッドと接続されている前記第2主表面側に設けられている外部端子を有する基板を準備する工程と、
前記基板上に、該基板の電極パッドと前記第1又は第2バンプとを接続し、前記第1及び第2半導体チップを、前記第1主表面側に、互いに並列に搭載する工程と、
前記第1半導体チップの前記フレーム部及び前記基板間の間隙を、複数の前記第1バンプの配列を囲む閉環状の第1封止部を形成して、封止する工程と、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部及び前記第1主表面を覆う第2封止部を形成して封止する工程と
を含み、
前記第1半導体チップを準備する工程で準備される前記第1半導体チップの前記第1バンプは、前記電極パッドと電気的に接続されない、1個又は2個以上のダミーバンプをさらに含んでいる
ことを特徴とする半導体チップパッケージの製造方法。 - 上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されている複数の第1バンプ、及び該第1バンプの一部分を露出させかつ前記上面の端縁に沿って前記上面に設けられている閉環状の接着材を有する第1半導体チップを準備する工程と、
第1表面及び該第1表面と対向する第2表面を有していて、前記第1表面側に、該第1表面の端縁に沿って配列されている複数の第2バンプを有する第2半導体チップを準備する工程と、
第1主表面及び該第1主表面と対向する第2主表面を有し、前記第1主表面側に設けられており、前記第1又は第2バンプと対向して直接的に接続される複数の電極パッド及び該電極パッドと接続されており、前記第2主表面側に設けられている外部端子を有する基板を準備する工程と、
前記基板上に、該基板の電極パッドと前記第1又は第2バンプとを接続し、前記第1及び第2半導体チップを、前記第1主表面側に、互いに並列に搭載する工程であって、前記第1半導体チップを、前記閉環状の接着材が前記フレーム部及び前記基板を接着する閉環状の接着材封止部となるよう搭載する工程と、
前記第1半導体チップ及び前記基板の間隙であって、前記接着材封止部が画成する領域を除き、前記第1半導体チップ、前記第2半導体チップ、前記接着材封止部及び前記第1主表面を覆う第2封止部を形成して封止する工程と
を含み、
前記第1半導体チップを準備する工程で準備される前記第1半導体チップの前記第1バンプは、前記電極パッドと電気的に接続されない、1個又は2個以上のダミーバンプをさらに含んでいる
ことを特徴とする半導体チップパッケージの製造方法。 - 前記第1半導体チップを準備する工程は、前記上面から前記下面に至る開口部を画成する前記フレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている前記可動部を含む前記可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されている複数の前記第1バンプを有する加速度センサチップを準備する工程であることを特徴とする請求項8又は9に記載の半導体チップパッケージの製造方法。
- 前記基板を準備する工程は、前記第1主表面の端縁領域であって、前記電極パッドの配列よりも外側である領域に、前記第1主表面に対して垂直方向に直立して、前記第1主表面の内側領域を囲んで凹部を画成する側壁部をさらに有しているセラミックヘッダを準備する工程であることを特徴とする請求項8〜10のいずれか一項に記載の半導体チップパッケージの製造方法。
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