JP2006277785A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 多値データと共に書かれる２値データの信頼性向上を図った不揮発性半導体記憶装置を提供する。
【解決手段】 しきい値電圧により規定されるデータを記憶するメモリセルが配列されたメモリセルアレイを有する不揮発性半導体記憶装置において、前記メモリセルアレイの第１の領域に複数の書き込みステップで多値データが書き込まれ、前記メモリセルアレイの第２の領域に前記多値データと同じ複数の書き込みステップでかつそれらのビットデータに従ってしきい値レベルが制御される第１論理状態と第２論理状態により定義される２値データが書き込まれる。
【選択図】 図１

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが直列接続された、単位セル面積の小さいＮＡＮＤセルユニットを用いてメモリセルアレイが構成される。従って、ＮＯＲ型フラッシュメモリと比べて、大きな記憶容量を実現することが容易である。

近年、更に大容量のＮＡＮＤ型フラッシュメモリを実現するために、一つのメモリセルが多ビット記憶を行う多値記憶方式が種々提案されている（例えば、特許文献１，２参照）。

ＮＡＮＤ型フラッシュメモリでは、データ読み出し時、ＮＡＮＤブロック内の選択ワード線には選択セルがデータに応じてオン又はオフになる読み出し電圧を与え、残りの非選択ワード線には、セルデータによらずセルをオンさせる読み出しパス電圧Ｖｒｅａｄを与える。これにより、センスアンプ回路は、選択セルのオン又はオフをビット線を介して検出することができ、データを判別することができる。

通常のフラッシュメモリでは、データは、メモリセルのしきい値電圧レベルにより規定されるから、多値記憶を行う場合には多くのしきい値レベルが用いられる。上述の読み出しパス電圧Ｖｒｅａｄは、セルの取りうる最上位しきい値レベルより高いことが必要であるが、多値のしきい値レベル数が多くなる程、しきい値レベル間のマージンや最上位しきい値レベルと読み出し電圧Ｖｒｅａｄとの間のマージンが小さくなる。

従って、多値データ書き込みに際しては、多値データのうちの最上位しきい値レベルが読み出しパス電圧より確実に低くなるように制御することが必要である。特に、特許文献１におけるように、最下位しきい値レベルから最上位しきい値レベルまで上昇させる書き込みステップを含む多値データ書き込み方式の場合には、書き込みしきい値レベル制御が難しい。
特開２００１−９３２８８号公報 特開２０００−１９５２８０号公報

この発明は、多値データと共に書かれる２値データの信頼性向上を図った不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、しきい値電圧により規定されるデータを記憶するメモリセルが配列されたメモリセルアレイを有し、前記メモリセルアレイの第１の領域に複数の書き込みステップで多値データが書き込まれ、前記メモリセルアレイの第２の領域に前記多値データと同じ複数の書き込みステップでかつそれらのビットデータに従ってしきい値レベルが制御される第１論理状態と第２論理状態により定義される２値データが書き込まれる。

この発明によれば、多値データと共に書かれる２値データの信頼性向上を図った不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

この実施の形態のＮＡＮＤ型フラッシュメモリでは、メモリセルアレイが、同時に選択可能な多値データ（例えば８値データ）記憶を行う第１の領域と、２値データ記憶を行う第２の領域とに分けられる。第１の領域は通常データ領域であり、第２の領域は例えば、通常データ領域の書き換え禁止、制限或いは許可等の情報を記憶するための、ユーザー自身が書き込むことのできるフラグデータ領域である。

図１は、その様なフラッシュメモリにおける、８値データ記憶が行われる通常データ領域と、これと同時に選択可能で２値データ記憶が行われるフラグデータ領域のそれぞれのデータしきい値電圧分布と、データビット割り付け及び書き込み法を示している。

全メモリセルは、消去状態では最下位しきい値レベルＬ０の状態にある。通常データ領域には、しきい値レベルＬ０〜Ｌ７により規定される８値データが、３つの書き込みステップで書かれる。これに対してフラグデータ領域には、通常データ領域と同じ３つの書き込みステップを経るが、そのうち最初の２ステップはダミー書き込みとする。そして、通常データ領域と同じ３つの書き込みステップでのビットデータに従ってしきい値レベルが決まる第１論理状態と第２論理状態により定義される２値データが書き込まれる。具体的には、最下位しきい値レベルＬ０を第１論理データとし、レベルＬ５を第２論理データとする２値データが書き込まれる。

図１では、２値データの第２論理状態がレベルＬ５の場合を示しているが、ダミー書き込みステップの書き込みデータを選ぶことにより、他のしきい値レベルを第２論理状態とすることができる。第２論理データは、最上位しきい値レベルＬ７を除いて、８値データの中間レベルより高いレベルＬ４−Ｌ６のいずれかが選択されればよい。

通常データ領域の第３ページ書き込みにおいては、最下位レベルＬ０から最上位レベルＬ７へと書き込まれるセルがある。これと同じ書き込みステップを１回利用すれば、フラグデータ領域の第２論理データとして最上位レベルＬ７が書くことは可能である。

しかしこのような大きなしきい値変動を伴う書き込み法では、フラグデータの第２論理状態が読み出しパス電圧Ｖｒｅａｄを越える危険がある。通常データ領域に比べて、フラグデータの信頼性がより強く求められるとすれば、このようなフラグデータ書き込み法は好ましくない。

これに対して上述のように、フラグデータ書き込みに、通常データ領域におけると同様の３ステップを用いて、そのうち２ステップをダミー書き込みとすることにより、２値データの第２論理状態を最上位しきい値よりは低い、上位レベル側のＬ４−Ｌ６のいずれかに設定することができる。これにより、フラグデータの信頼性を確保することができる。

以下、実施の形態のＮＡＮＤ型フラッシュメモリの詳細を説明する。

図２は、実施の形態によるＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示している。メモリセルアレイ１は、図３に示すように、ＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数個（図３の場合、３２個）の直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１，Ｓ２を有する。

メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックＢＬＫを構成する。図３では一つのブロックＢＬＫを示しているが、通常ビット線の方向に複数のブロックが配列される。

ロウデコーダ２はワード線駆動回路を含み、メモリセルアレイ１のワード線選択及び駆動を行う。センスアンプ回路３は、メモリセルアレイ１のビット線に接続されてデータ読み出しを行う機能及び、読み出しデータや書き込みデータを保持するデータラッチ機能を有する。カラムデコーダ４はメモリセルアレイ１のビット線選択を行う。

データ読み出し時、センスアンプ回路３に読み出されたデータは、データバス９を介し、Ｉ／Ｏバッファ５を介して外部入出力端子Ｉ／Ｏに出力される。データ書き込み時、外部コントローラから入出力端子Ｉ／Ｏに供給される書き込みデータは、Ｉ／Ｏバッファ５を介し、データバス９を介してセンスアンプ回路３にロードされる。

入出力端子Ｉ／Ｏからバッファ５を介して供給されるコマンド“Ｃｏｍ”は制御信号発生回路（内部コントローラ）７でデコードされる。コントローラ７には、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。内部コントローラ７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。

入力端子Ｉ／Ｏからバッファ５を介して供給されるアドレス“Ａｄｄ”はアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ４に転送される。

動作モードに応じて、電源電圧より高い種々の高電圧を発生するために、制御電圧発生回路８が設けられている。制御電圧発生回路８はコントローラ７により制御される。

センスアンプ回路３は、図３に示すように、１ページのデータ読み出し及び書き込みを一括して行うための複数のセンスユニットＳＡＵを備える。各センスユニットＳＡＵは、メモリセルアレイ１の隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとで共有される。偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとはビット線選択トランジスタＱｅ，Ｑｏによりいずれか一方が選択されてセンスユニットＳＡＵに接続され、他方はシールド線として用いられる。これにより、微細化したメモリセルアレイでのビット線間の容量結合の影響が低減される。

この共有センスアンプ方式では、１ワード線と全偶数番ビット線により選択されるメモリセルの集合が一つのセクタを構成し、１ワード線と全奇数番ビット線により選択されるメモリセルの集合が他のセクタを構成する。１セクタが物理的に同時にアクセスされる範囲である１ページを構成する。４値記憶の場合には、１セクタ（１ページ）に二つのサブページデータ（上位ページと下位ページデータ）が書かれる。８値記憶の場合には、１セクタに３つのサブページデータ（上位ページ、中間ページ及び下位ページデータ）が書かれる。１６値記憶の場合には、１セクタに４つのサブページデータが書かれる。

図４は、この実施の形態のメモリセルアレイ１がワード線ＷＬの方向に通常データ領域とフラグデータ領域を持つことを示している。フラグデータは、例えばページ毎に或いはブロック毎に通常データ領域の書き換えが許されるか否かをユーザー自身が設定することができかつ、確認読み出しすることができる情報である。

フラグデータの信頼性を保証するためには例えば、これを複数ビットの多数決が採られるようにすることが好ましい。またフラグデータが、書き換え許可乃至禁止の情報の他に適当な付加情報を含んでもよい。

図５は、センスアンプ回路３内の一つのセンスユニットＳＡＵの具体的な構成を示している。ノードＴＤＣは、ビット線電圧をセンスするためのセンスノードであると共に、データを一時記憶するデータ記憶ノードでもある。ノードＴＤＣは、これに接続された電荷保持用キャパシタＣ１及びブースト用キャパシタＣ２とともに、データ一時記憶回路１１を構成している。

ノードＴＤＣは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線に接続される。図３に示す共有センスアンプ方式の場合、クランプ用トランジスタＱ１とビット線ＢＬｅ，ＢＬｏとの間にビット線選択回路が配置され、トランジスタＱ１は、ビット線ＢＬｅ，ＢＬｏの一方に接続されることになる。

クランプ用トランジスタＱ１は、読み出し時ビット線電圧をクランプして、ノードＴＤＣに転送する働きをする。ノードＴＤＣには、ビット線及びこのノードＴＤＣをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。

ノードＴＤＣは、転送用ＮＭＯＳトランジスタＱ３，Ｑ４を介してそれぞれデータラッチ１２，１３のデータ記憶ノードＰＤＣ，ＳＤＣに接続されている。データラッチ１２は、読み出しデータ及び書き込みデータを保持するデータ記憶回路である。データラッチ１３は、データラッチ１２とデータ線ＤＱ，ＤＱｎとの間に配置されて、書き込みデータや読み出しデータを一時保持するために用いられるデータキャッシュである。

データラッチ１３のノードは、カラム選択信号ＣＳＬにより駆動される選択ゲートトランジスタＱ５，Ｑ６を介して、データバス９のデータ線対ＤＱ，ＤＱｎに接続されている。

データ書き込みは、所定のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。書き込みベリファイはビット毎に行われ、このベリファイ結果によって次のサイクルの書き込みデータを決定する必要がある。

ドレインに電圧ＶＰＲＥが与えられるＮＭＯＳトランジスタＱ１１のゲートは、書き込み時にデータラッチ１２のノードＰＤＣが保持する書き込みデータを一時待避させて保持するためのデータ記憶ノードＤＤＡとなる。データラッチ１２のノードＰＤＣの書き込みデータは転送用ＮＭＯＳトランジスタＱ１４を介してデータ記憶ノードＤＤＡに転送される。電圧ＶＰＲＥは、選択的にＶｄｄ又はＶｓｓとなる。

ＮＭＯＳトランジスタＱ１１とデータ記憶ノードＴＤＣとの間に介在させたＮＭＯＳトランジスタＱ１７とにより、データ記憶ノードＴＤＣのデータを、データ記憶ノードＤＤＡのデータに応じて設定することが可能になる。即ちこのＮＭＯＳトランジスタＱ１１，Ｑ１７により、書き込み時に次サイクルの書き込みデータを記憶ノードＴＤＣに書き戻すための書き戻し回路が構成されている。

この実施の形態の多値記憶では、現に書き込みを行っているページの書き込みベリファイ制御のために、既に書かれているそれより下位のページデータを参照することが必要になる。８値記憶の場合には、第１ページ（下位ページ）、第２ページ（中間ページ）、及び第３ページ（上位ページ）という３ページの書き込みが行われるが、第２ページ書き込みには第１ページデータを参照することが必要であり、第３ページ書き込みには、第１及び第２ページデータを参照することが必要になる。

この様な要求に応えるために、センスユニットＳＡＵには、上述した書き込みデータを一時保持するデータ記憶ノードＤＤＡに対して、更に二つのＮＭＯＳトランジスタＱ１２，Ｑ１３のゲートがデータ記憶ノードＤＤＢ，ＤＤＣとして併設されている。これらのデータ記憶ノードＤＤＢ，ＤＤＣに、データラッチ１２に読み出されたページデータを転送するために、転送用ＮＭＯＳトランジスタＱ１５，Ｑ１６が配置されている。またトランジスタＱ１２，Ｑ１３とノードＴＤＣの間に転送用ＮＭＯＳトランジスタＱ１８，Ｑ１９を介在させている。

これらのデータ記憶ノードＤＤＡ，ＤＤＢ，ＤＤＣに保持されたデータに従い、またトランジスタＱ１１，Ｑ１２，Ｑ１３のドレイン電圧ＶＰＲＥの選択に従って、ベリファイ読み出し時にデータノードＴＤＣを強制的に放電し（即ち“Ｌ”レベルに設定し）、或いは充電する（即ち“Ｈ”レベルに設定する）といった制御が可能になる。

データラッチ１２には、ベリファイチェック回路１４が接続されている。データラッチ１２の一つのノードにゲートが接続されたＮＭＯＳトランジスタＱ２２がチェック用トランジスタであり、そのソースはチェック信号ＣＨＫ１により制御されるＮＭＯＳトランジスタＱ２１を介して接地され、ドレインは併設された転送用ＮＭＯＳトランジスタＱ２３，Ｑ２４を介して１ページ分のセンスユニットに共通の共通信号線ＣＯＭに接続されている。ＮＭＯＳトランジスタＱ２３，Ｑ２４はそれぞれ、チェック信号ＣＨＫ２及びノードＴＤＣによりゲートが制御される。

ベリファイ読み出しの結果、“０”書き込みが不十分の場合にのみ、データラッチ１２のノードＰＤＣが“Ｌ”（＝“０”）となる書き戻しが行われる。即ち、１ページの書き込みが完了すると、データラッチ１２がオール“１”となるようにベリファイ制御される。

データ書き込み時、ベリファイ読み出し後に１ページ分のセンスユニット内でこのベリファイチェック回路１４がオンになる。あるセンスユニットで書き込みが完了していなければ、ベリファイチェック回路１４は、予め“Ｈ”に充電された共通信号線ＣＯＭを放電させる。１ページ分のデータラッチ１２がオール“１”状態になると、共通信号線ＣＯＭが放電されることなく“Ｈ”を保ち、これが書き込み完了を示すパスフラグとなる。

次に、実施の形態の多値データ記憶の詳細動作を説明するに先立って、データ書き込み及び読み出しの基本動作を図５のセンスユニットＳＡＵに即して説明する。多値記憶の場合も２値データ“０”，“１”の書き込み及び読み出しが基本となるからである。

メモリセルアレイのブロックは、書き込みに先立って一括消去される。消去動作は、選択ブロック内の全ワード線をＶｓｓに設定した状態で、メモリセルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを与えることにより行われる。

これにより選択ブロック内の全メモリセルは、浮遊ゲートの電子が放出され、しきい値電圧の低い消去状態（負のしきい値電圧状態）になる。この消去状態を通常データ“１”状態とする。データ消去は、消去電圧印加と、消去状態を確認するベリファイの繰り返しにより行われる。

データ書き込みは、メモリセルの浮遊ゲートに電子を注入しそのしきい値電圧を上昇させる“０”書き込み動作により行われる。書き込みデータ“１”は、その様な電子注入を生じない書き込み禁止動作として扱われる。

この実施の形態のＮＡＮＤ型フラッシュメモリの場合、書き込み時、ビット線を介して選択セルのチャネルを書き込みデータに応じてＶｄｄ−Ｖｔ（“１”書き込み、即ち書き込み禁止の場合），Ｖｓｓ（“０”書き込みの場合）に設定した状態で、選択されたワード線に２０Ｖ程度の書き込み電圧Ｖｐｇｍを与える。これにより、“０”書き込みセルではチャネルから浮遊ゲートに電子が注入されて、しきい値電圧が上昇する。

書き込み時のチャネル電位制御は、センスユニットＳＡＵのデータラッチ１２に保持した書き込みデータに基づいて行われる。即ち、書き込みデータ“０”，“１”に応じて、データラッチ１２のノードＰＤＣには“Ｌ”，“Ｈ”データがロードされる。これらの書き込みデータによって、選択セルのチャネルにＶｓｓ，Ｖｄｄ−Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）が転送される。

書き込み時、非選択ワード線には、１０Ｖ程度の書き込みパス電圧Ｖｐａｓｓが与えられる。これにより、非選択セルではチャネルが容量結合により昇圧されて、電子注入が生じないようにされる。

データ読み出しは、選択ワード線に読み出し電圧を与え、残りの非選択ワード線にはセルデータによらずセルがオンする読み出しパス電圧Ｖｒｅａｄを与えて、選択セルのオン又はオフを、ビット線を介して検出することにより行われる。そのためにまず、ＮＡＮＤセルの選択ゲートトランジスタがオフの状態で、クランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、ビット線を所定電位にプリチャージする。その後、ビット線プリチャージ動作を停止し、上述したバイアスが与えられたＮＡＮＤセルユニットをビット線に接続する。

これにより、セルのしきい値電圧が読み出し電圧より低い場合（データ“１”の場合）、ビット線が放電され、しきい値電圧が読み出し電圧より高い場合（データ“０”の場合）、ビット線は放電されない。このビット線放電動作後のビット線電位の差を、クランプ用トランジスタＱ１に所定のセンス用電圧を与えることによって、ノードＴＤＣで検出する。即ちデータ“０”，“１”は、データ“Ｈ”，“L”として検出されて、データラッチ１２に保持される。

データ書き込みは実際には、書き込みデータを所定しきい値分布に設定するために、上述した書き込み電圧印加と、書き込み状態を確認する書き込みベリファイ読み出しとを繰り返すことにより、行われる。書き込みベリファイは、選択ワード線に書き込みデータのしきい値電圧分布の下限値に等しいベリファイ読み出し電圧を与える他、通常の読み出し動作と同様である。

書き込みベリファイの結果、書き込みが不十分なセルがあれば、再度書き込み電圧印加を行う。このベリファイ制御のために、データラッチ１２が保持する書き込みデータは、例えばデータ記憶ノードＤＤＡに保持される。そしてベリファイ読み出しの結果によって、次のサイクルで書き込み不十分のセルに対してのみ再度“０”書き込みが行われるように、データラッチ１２の書き込みデータが書き換えられる。

結局、書き込みベリファイでは、全ての“０”書き込みが行われると、１ページ分のセンスユニットのデータラッチ１２がオール“１”状態になるように、データラッチ１２の書き込みデータが制御される。ベリファイチェック回路１４はその状態を検出して、書き込み完了を判定するために設けられている。

以上の基本動作を前提として、次に具体的な実施の形態のフラッシュメモリの動作を説明する。

［８値データ記憶の場合］
通常データ領域が８値データ記憶を行うものとして、その８値データはこの実施の形態の場合図１に示すように、最下位しきい値レベルＬ０（消去状態）から最上位しきい値レベルＬ７までの８レベルで表され、それらに３ビットデータが割り付けられる。第３ページ（上位ページ）データビットを“ｘ”、第２ページ（中間ページ）データビットを“ｙ”、第１ページ（下位ページ）データビットを“ｚ”として、８値データは（ｘｙｚ）で表される。データ書き込みは、第１ページ、第２ページ、第３ページの順に行われる。

第１ページ書き込みは、消去状態のレベルＬ０のセルに対して、書き込みデータ“０”，“１”を与える。書き込みデータ“０”の場合しきい値電圧をレベルＬ１に上昇させ、書き込みデータ“１”の場合現状維持である。レベルＬ１を決めるのは、その分布下限値に設定されたベリファイ電圧ＶＲ１である。これにより、下位ページ“０”，“１”が書かれる。

第２ページ書き込みは、レベルＬ１のセルに対する選択的な“０”書き込み（レベルＬ２への書き込み）と、レベルＬ０に対する選択的な“０”書き込み（レベルＬ３への書き込み）とからなる。この二種の第２ページ書き込みは、書き込み電圧印加動作は同時であるが、書き込みベリファイが異なる条件で行われる。即ち、ベリファイ電圧ＶＲ２，ＶＲ３を用いてレベルＬ２，Ｌ３を確認する書き込みベリファイが異なるタイミングでなされる。

第３ページ書き込みは、レベルＬ３，Ｌ２，Ｌ１，Ｌ０のセルに対する選択的な“０”書き込み（それぞれレベルＬ４，Ｌ５，Ｌ６，Ｌ７の書き込み）として行われる。この４種の第３ページ書き込みも、書き込み電圧印加動作は同時であり、ベリファイ電圧が異なる条件、即ちベリファイ電圧ＶＲ４，ＶＲ５，ＶＲ６，ＶＲ７を用いた書き込みベリファイが行われる。

フラグデータ領域には、通常データ領域の第１ページ書き込みと同時に、消去状態セルに選択的にレベルＬ１への“０”書き込みを行う。このレベルＬ１のデータはダミーデータである。

更に通常データ領域の第２ページ書き込みの一つである、レベルＬ１からレベルＬ２への“０”書き込みと同じ条件の“０”書き込みにより、レベルＬ１の全セルデータをレベルＬ２に上昇させる。このレベルＬ２のデータもダミーデータである。

最後に通常データ領域の第３ページ書き込みの一つである、レベルＬ２からレベルＬ５への“０”書き込みと同じ条件の“０”書き込みで、レベルＬ２の全セルデータをレベルＬ５に上昇させる。

以上により、通常データ領域と同じ書き込みシーケンスを用いて、フラグデータ領域にはレベルＬ０とＬ５の二値データが書かれる。図１に示すように、最上位レベルＬ７の上に読み出しパス電圧Ｖｒｅａｄが設定されるから、フラグデータ領域の２値データレベルは確実に読み出しパス電圧Ｖｒｅａｄより低く設定され、従ってフラグデータの信頼性が高いものとなる。

次に通常データ領域とフラグデータ領域を同時に書き込む各ページ書き込みの詳細を、図６〜図８を参照して説明する。図６〜図８では、便宜上、各ページの書き込みシーケンスを互いに独立したものとして示している。実際の適用に当たっては、全ページデータをメモリチップにロードした後、第１ページ書き込みから第３ページ書き込みまで連続して行うという、シーケンスが用いられる。

図６は、第１ページ書き込みのシーケンスを示している。コマンド入力及びアドレス入力に続いて、書き込みデータ（通常データ及びフラグデータを含む）をセンスユニットＳＡＵのデータラッチ１２にロードして（ステップＳ１）、書き込み準備が完了する。データラッチ１２の書き込みデータは、ベリファイ制御のために、データ記憶ノードＤＤＡに転送されて保持される。

データラッチ１２の保持する書き込みデータに基づいて、前述のように選択セルのチャネル電位制御が行われ、選択ワード線に書き込み電圧が印加されて、書き込み動作が行われる（ステップＳ２）。

書き込み電圧印加後、書き込みベリファイが行われる（ステップＳ３）。この書き込みベリファイは、通常データ領域、フラグデータ領域共に、ベリファイ読み出し電圧ＶＲ１を用いて、レベルＬ１への“０”書き込みを確認する動作である。

ベリファイ読み出しでは、“０”書き込み対応セルでは、データノードＴＤＣは“Ｈ”レベルとなり、“１”書き込み（書き込み禁止）セルの場合、及び“０”書き込み不十分の場合、データノードＴＤＣが“Ｌ”となる。これに対してデータノードＤＤＡのデータをデータノードＴＤＣに書き戻すことにより、データノードＴＤＣは、“０”書き込みが不十分の場合のみ“Ｌ”レベルに設定することができる。

即ち“１”，“０”書き込みデータは、データノードＤＤＡにそれぞれ“Ｈ”，“Ｌ”データとして保持されている。トランジスタＱ１１のドレイン電圧をＶＰＲＥ＝Ｖｄｄとし、トランジスタＱ１７をオンにして書き戻しを行うと、“１”書き込みと“０”書き込み十分の場合、ＴＤＣ＝“Ｈ”となり、“０”書き込みが不十分の場合のみ、ＴＤＣ＝“Ｌ”となる。

このデータノードＴＤＣの状態が、次の書き込みサイクルの書き込みデータとしてデータラッチ１２に転送される。その書き込みデータは、再びデータ記憶ノードＤＤＡに転送保持されて、書き込みが行われる。

書き込みが完了したか否かを判定するステップＳ４は、１ページ分のデータラッチ１２がオール“１”になったか否かを検出するステップである。ＮＯであれば、書き込み電圧印加と書き込みベリファイが繰り返される。１ページ全ての書き込みが完了すると、ベリファイチェック回路１４によってこの１ページのオール“１”状態が検出され、書き込みシーケンスは終了する。

図７は、第２ページ書き込みのシーケンスであり、書き込みデータがロードされると（ステップＳ１１）、その書き込みデータは、データラッチ１２からデータ記憶ノードＤＤＡに転送保持される。

第２ページ書き込みは、図１で説明したように、既に書かれている第１ページデータを参照して異なる書き込み条件を用いることが必要になる。そこで、既に書かれている第１ページデータをセルアレイからデータラッチ１２に読み出す内部データロードが行われる（ステップＳ１２）。この読み出された第１ページデータは例えば、データ記憶ノードＤＤＢに転送保持される。

そして、データ記憶ノードＤＤＡが保持する書き込みデータに従って、第２ページ書き込みが行われる（ステップＳ１３）。書き込みベリファイは、ベリファイ電圧ＶＲ２を用いた第１ベリファイステップＳ１４と、ベリファイ電圧ＶＲ３を用いた第２ベリファイステップＳ１５とを要する。

第１ベリファイステップＳ１４は、第１ページデータが“０”であって、レベルＬ２への“０”書き込みを確認するものであり、フラグデータの書き込みベリファイもこの条件で行われる。この第１ベリファイステップＳ１４では、ベリファイ電圧ＶＲ２を用いるので、第２ベリファイステップＳ１５でベリファイ電圧ＶＲ３により確認すべきデータは、ベリファイ対象から外す必要がある。そのために、データ記憶ノードＤＤＢに保持した第１ページデータが用いられる。

この第２ベリファイステップで確認すべきデータをベリファイ対象から外す動作は、具体的には、データ記憶ノードＤＤＢに保持した第１ページデータにより、ベリファイ読み出し後のデータノードＴＤＣを強制的に放電させて、“Ｌ”レベル（即ち“１”データ）にする動作として行われる。このデータノードＴＤＣの強制放電動作のためには、データ記憶ノードＤＤＢに、“０”，“１”データを“Ｌ”，“Ｈ”データとして保持し、トランジスタＱ１２のドレイン電圧をＶＰＲＥ＝Ｖｓｓに設定して、トランジスタＱ１８をオンにすることで行われる。

セルアレイからデータノードＴＤＣへの読み出しデータは、“１”， “０”データがそれぞれ、“Ｌ”，“Ｈ”となるから、上述したＴＤＣ強制放電動作のためにデータ記憶ノードＤＤＢが保持する第１ページデータは、セルアレイの読み出しデータとは論理反転する必要がある。この読み出しデータの論理反転は、次のようにして可能である。

まず読み出しデータをそのまま一旦データ記憶ノードＤＤＢに転送保持し、データノードＴＤＣを“Ｈ”レベル（＝Ｖｄｄ）にプリチャージした後、トランジスタＱ１２のドレイン電圧をＶＰＲＥ＝Ｖｓｓとして、データ記憶ノードＤＤＢのデータに応じてデータノードＴＤＣを放電させる。このデータノードＴＤＣのデータを、再度データラッチ１２に転送し、データ記憶ノードＤＤＢに転送保持する。これにより、読み出しデータを論理反転させたデータを、データ記憶ノードＤＤＢに保持させることができる。

第１ベリファイステップＳ１４の後、レベルＬ３への“０”書き込みを確認する第２ベリファイステップＳ１５が行われる。この第２ベリファイステップは、データ記憶ノードＤＤＡが保持する書き込みデータに従って、しきい値レベルＬ３に達していない書き込み不十分なセルに対してのみ再度“０”書き込みとする書き戻しが行われる。

そして、１ページ分のデータラッチ１２がオール“１”になったか否かを判定する書き込み完了判定を行い（ステップＳ１６）、書き込み完了が判定されるまで、以上の書き込みと書き込みベリファイを繰り返す。

図８は、第３ページ書き込みのシーケンスを示している。このシーケンスでは、既に書かれている第１ページ及び第２ページを参照して異なる書き込み条件を用いることが必要になる。そこで、第３ページ書き込みデータロード（ステップＳ２１）の後、既に書かれている第２ページデータ、第ページデータを順次セルアレイから読み出す内部データロードが行われる（ステップＳ２２及びＳ２３）。

例えば、第３ページ書き込みデータは、データ記憶ノードＤＤＡに転送保持され、第２ページデータ及び第１ページデータはそれぞれ、データ記憶ノードＤＤＢ及びＤＤＣに転送保持される。

以上で書き込み準備が完了し、次にデータ記憶ノードＤＤＡが保持する書き込みデータに従ってセルチャネル電位制御が行われ、書き込み電圧印加動作が行われる（ステップＳ２４）。

書き込みベリファイは、第１及び第２ページデータの状態に応じて、ベリファイ電圧ＶＲ４，ＶＲ５，ＶＲ６及びＶＲ７を用いた４ステップＳ２５，Ｓ２６，Ｓ２７及びＳ２８が必要となる。第１ベリファイステップＳ２５は、（ｙｚ）＝（０１）なるレベルＬ３のセルに対する選択的な“０”書き込み（レベルＬ４書き込み）を、ベリファイ電圧ＶＲ４を用いて確認するものである。第２ベリファイステップＳ２６は、（ｙｚ）＝（００）なるレベルＬ２のセルに対する選択的な“０”書き込み（レベルＬ５書き込み）を、ベリファイ電圧ＶＲ５を用いて確認するものである。フラグデータ領域の第３ページ書き込みはこの条件である。

第３ベリファイステップＳ２７は、（ｙｚ）＝（１０）なるレベルＬ１のセルに対する選択的な“０”書き込み（レベルＬ６書き込み）を、ベリファイ電圧ＶＲ６を用いて確認するものである。第４ベリファイステップＳ２８は、（ｙｚ）＝（１１）なるレベルＬ０のセルに対する選択的な“０”書き込み（レベルＬ７書き込み）を、ベリファイ電圧ＶＲ７を用いて確認するものである。

第１ベリファイステップＳ２５では、レベルＬ５−Ｌ７への“０”書き込みをベリファイ対象から外すことが必要である。このために、データ記憶ノードＤＤＢ及びＤＤＣが記憶する第２及び第１ページデータ即ち、（ｙｚ）＝（１１），（１０）及び（００）に従って、ベリファイ読み出しされたデータノードＴＤＣを強制放電させる動作が行われる。

その詳細動作説明は省くが、先の第２ページ書き込みベリファイの場合と同様に、第２及び第１ページデータは必要に応じてレベル反転させてデータ記憶ノードＤＤＢ及びＤＤＣ等に保持する。そしてそれらのデータの組み合わせに従って、ベリファイ読み出し時のデータノードＴＤＣを強制的に“Ｌ”にする動作が行われる。

以下同様に、第２ベリファイステップＳ２６では、レベルＬ５を書き込む“０”書き込みのみをベリファイ対象とし、第３ベリファイステップＳ２７では、レベルＬ６を書き込む“０”書き込みのみをベリファイ対象とするように、既書き込みページデータ（ｙｚ）によるベリファイ制御が行われる。第４ベリファイステップＳ２８では、既書き込みデータによらず、レベルＬ７を書き込む“０”書き込みのみが対象となる。

これらのベリファイステップの後、書き込み完了判定が行われ（ステップＳ２９）、書き込みが完了するまで、書き込み電圧印加とベリファイが繰り返される。以上により、フラグデータ領域には、レベルＬ０とＬ５をデータ“１”と“０”とする２値データが書かれる。

通常データ領域の８値データは、第３ページ、第２ページ、第１ページの順に読み出される。第３ページデータは、レベルＬ３とＬ４の間に設定された読み出し電圧Ｒ４を用いて、読み出すことができる。フラグデータ領域の２値データは、この第３ページデータと同じ読み出し条件で読み出すことができる。

セルアレイからセンスユニットまでの読み出し動作は、１セクタ単位（１ページ単位）で同時に、従って通常データ領域もフラグデータ領域も同時に行われる。しかし、読み出しデータの外部入出力端子への出力動作としては、カラム選択によって、フラグデータのみを出力することができる。即ちカラム制御によって、通常データ領域のデータ書き換えが許容されているかどうかを示すフラグ情報のみを外部に読み出すことが可能である。

通常データ領域の第２ページデータ読み出しには、２回の読み出し動作を必要とする。即ち第３ページデータが“１”であるセルについて、レベルＬ１とＬ２の間設定された読み出し電圧Ｒ２を用いた第１の読み出し動作で、“１”データとして読み出されるレベルＬ０及びＬ１を第２ページデータ＝“１”とし、“０”データとして読み出されるレベルＬ２及びＬ３を第２ページデータ＝“０”とする。また第３ページデータが“０”であるセルについて、レベルＬ５とＬ６の間に設定された読み出し電圧Ｒ６を用いた第２の読み出し動作で、“１”データとして読み出されるレベルＬ４及びＬ５を第２ページデータ＝“０”とし、“０”データとして読み出されるレベルＬ６及びＬ７を第２ページデータ＝“１”とする。

第３ページデータ読み出しには、次の４回の読み出し動作を必要とする。即ち、（ｘｙ）＝（１１）のセルに対して、レベルＬ０，Ｌ１の間に設定された読み出し電圧Ｒ１を用いてこれらのレベル間を分離する第１読み出し動作、（ｘｙ）＝（１０）のセルに対して、レベルＬ２，Ｌ３の間に設定された読み出し電圧Ｒ３を用いてこれらのレベル間を分離する第２読み出し動作、（ｘｙ）＝（００）のセルに対して、レベルＬ４，Ｌ５の間に設定された読み出し電圧Ｒ５を用いてこれらのレベル間を分離する第３読み出し動作、及び（ｘｙ）＝（０１）のセルに対して、レベルＬ６，Ｌ７の間に設定された読み出し電圧Ｒ７を用いてこれらのレベル間を分離する第４読み出し動作である。

図９は、フラグデータ領域の別の書き込み法を示している。第１ページ書き込みは、“１”書き込み（書き込み禁止）とし、消去状態のしきい値レベルＬ０を維持する。第２ページ書き込みは、通常データ領域でのレベルＬ０からＬ３への“０”書き込みと同じ条件で“０”書き込みを行う。このレベルＬ３はダミーデータとなる。

第３ページ書き込みは、通常データ領域でのレベルＬ３からＬ４への“０”書き込みと同じ条件で、レベルＬ３の全セルをレベルＬ４にする“０”書き込みを行う。これにより、フラグデータ領域に、レベルＬ０とＬ４をそれぞれデータ“１”と“０”とする２値データが書かれる。

このフラグデータ領域の２値データの上位レベルはＬ４であり、図１の例より更に低くなる。またこの２値データは、通常データ領域の第３ページデータと同じ読み出し電圧Ｒ４を用いた読み出し動作で読み出すことができる。

図１０は、フラグデータ領域の更に別の書き込み法を示している。第１ページ書き込みは、通常データ領域での“０”書き込みと同じ条件で“０”書き込みを行う。この書き込みレベルＬ１はダミーデータとなる。第２ページ書き込みは、“１”書き込み（書き込み禁止）とし、しきい値レベルＬ１を維持する。

第３ページ書き込みは、通常データ領域でのレベルＬ１からＬ６への“０”書き込みと同じ条件で、レベルＬ１の全セルをレベルＬ６にする“０”書き込みを行う。これにより、フラグデータ領域に、レベルＬ０とＬ６をそれぞれデータ“１”と“０”とする２値データが書かれる。

このフラグデータ領域の２値データの上位レベルはＬ６であり、図１の例よりは高いが、レベルＬ７の下にあり、読み出し電圧Ｖｒｅａｄとの間のマージンは十分である。またこの２値データも、通常データ領域の第３ページデータと同じ読み出し電圧Ｒ４を用いた読み出し動作で読み出すことができる。

［４値データ記憶の場合］
通常データ領域が４値データ記憶を行う場合、そのデータビット割り付けと書き込み法は図１１のようになる。図１１にはこのときのフラグデータ領域のデータ状態と書き込み法を併せて示している。

４値データは、最下位しきい値電圧レベルＬ０から、レベルＬ１，Ｌ２及びＬ３までの４レベルにより記憶される。これらの４レベルＬ０，Ｌ１，Ｌ２及びＬ３に対して、第２ページ（上位ページ）データ“ｙ”と第１ページ（下位ページ）データ“ｚ”により表される４値データ（ｙｚ）が、（１１），（１０），（００）及び（０１）のように割り付けられる。

４値データ書き込みは、第１ページ書き込み、第２ページ書き込みの順に行われる。その書き込み法は、８値データの場合のそれと同じであるので、詳細説明は省く。

フラグデータ領域の２値データ書き込みは、４値データ書き込みの第１ページ書き込みと同じ条件でのレベルＬ０からＬ１への“０”書き込み（ダミー書き込み）と、そのダミー書き込みセルに対する、第２ページデータ書き込みの一つであるレベルＬ１からＬ２への“０”書き込みと同じ条件での“０”書き込みとにより行われる。

４値記憶の場合、図１１に示すように、読み出しパス電圧Ｖｒｅａｄは、最上位しきい値レベルＬ３の上に設定される。フラグデータ領域の２値データは、レベルＬ０，Ｌ２をそれぞれ“１”，“０”とするものであり、読み出しパス電圧Ｖｒｅａｄに対するマージンを十分に大きくとることができる。
［１６値データ記憶の場合］
通常データ領域が１６値データ記憶を行う場合、そのデータビット割り付けと書き込み法は図１２のようになる。図１３にはこのときのフラグデータ領域のデータ状態と書き込み法を示している。

１６値データは、最下位しきい値電圧レベルＬ０から、レベルＬ１−Ｌ１５までの１６レベルにより記憶される。これらの１６レベルＬ０−Ｌ１５に対して、４ページデータが割り付けられる。即ち、レベルＬ０−Ｌ１５について、第４ページデータ“ｗ”、第３ページデータ“ｘ”、第２ページデータ“ｙ”、第１ページデータ“ｚ”により表される１６値データ（ｗｘｙｚ）が、そのレベルの低い方から順に、（１１１１），（１１１０），（１１００），（１１０１），（１００１），（１０００），（１０１０），（１０１１），（００１１），（００１０），（００００），（０００１），（０１０１），（０１００），（０１１０），（０１１１）のように割り付けせられる。

１６値データは、第１ページ、第２ページ、第３ページ、第４ページの順に書き込まれる。その書き込み法は、先に説明した８値記憶のそれをそのまま拡張したものである。即ち第１ページから第３ページ書き込みまでは、先の８値データの場合と同じであり、これらに更に第４ページ書き込みが加わる。

第４ページ書き込みは、８つの書き込みモードを持つ。即ち、レベルＬ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４及びＬ１５の書き込み状態を確認するためのベリファイ電圧ＶＲ８，ＶＲ９，ＶＲ１０，ＶＲ１１，ＶＲ１２，ＶＲ１３，ＶＲ１４，ＶＲ１５を用いた“０”書き込みベリファイが必要となる。そして、第４ページ書き込みベリファイの制御には、既に書かれている第１乃至第３ページデータを読み出して参照することが必要になる。

この１６値データの読み出し動作は、次のようになる。第４ページデータは、しきい値レベルＬ７とＬ８の間に設定された読み出し電圧Ｒ８を用いて読み出される。第３ページデータは、しきい値レベルＬ３とＬ４の間に設定された読み出し電圧Ｒ４を用いた第１の読み出しと、しきい値レベルＬ１１とＬ１２の間に設定された読み出し電圧Ｒ１２を用いた第２の読み出しとにより読み出される。

第２ページデータは、しきい値レベルＬ１とＬ２の間に設定された読み出し電圧Ｒ２を用いた第１の読み出し、しきい値レベルＬ５とＬ６の間に設定された読み出し電圧Ｒ６を用いた第２の読み出し、しきい値レベルＬ９とＬ１０の間に設定された読み出し電圧Ｒ１０を用いた第３の読み出し、及びしきい値レベルＬ１３とＬ１４の間に設定された読み出し電圧Ｒ１４を用いた第４の読み出しにより読み出される。

第１ページデータは、しきい値レベルＬ０とＬ１の間に設定された読み出し電圧Ｒ１を用いた第１の読み出し、しきい値レベルＬ２とＬ３の間に設定された読み出し電圧Ｒ３を用いた第２の読み出し、しきい値レベルＬ４とＬ５の間に設定された読み出し電圧Ｒ５を用いた第３の読み出し、しきい値レベルＬ６とＬ７の間に設定された読み出し電圧Ｒ７を用いた第４の読み出し、しきい値レベルＬ８とＬ９の間に設定された読み出し電圧Ｒ９を用いた第５の読み出し、しきい値レベルＬ１０とＬ１１の間に設定された読み出し電圧Ｒ１１を用いた第６の読み出し、しきい値レベルＬ１２とＬ１３の間に設定された読み出し電圧Ｒ１３を用いた第７の読み出し、及びしきい値レベルＬ１４とＬ１５の間に設定された読み出し電圧Ｒ１５を用いた第８の読み出しにより読み出される。

またこの場合の２値データは、第４ページデータ読み出しと同じ条件、即ち読み出し電圧Ｒ８を用いて読み出される。

図５に示したセンスユニットＳＡＵは、８値データ書き込みまで対応できるものとして示しており、１６値データ記憶に適用するためには、データ記憶ノードＤＤＡ，ＤＤＢ，ＤＤＣの他に更にもう一つのデータ記憶ノードを併設することが必要である。

１６値データの第４ページ読み出しは、しきい値レベルＬ７とＬ８の間に設定された読み出し電圧Ｒ８を用いて行われる。第３ページ読み出しには、第４ページデータを参照して、レベルＬ３とＬ４の間に設定された読み出し電圧Ｒ４を用いた読み出しと、レベルＬ１１とＬ１２の間に設定された読み出し電圧Ｒ１２を用いた読み出しの２回の読み出し動作を要する。

第２ページ読み出しには、第３，４ページデータを参照して、レベルＬ１とＬ２の間に設定された読み出し電圧Ｒ２を用いた読み出し、レベルＬ５とＬ６の間に設定された読み出し電圧Ｒ６を用いた読み出し、レベルＬ９とＬ１０の間に設定された読み出し電圧Ｒ１０を用いた読み出し、レベルＬ１３とＬ１４の間に設定された読み出し電圧Ｒ１４を用いた読み出しの４回の読み出し動作を要する。

更に第１ページ読み出しには、読み出し電圧Ｒ１，Ｒ３，Ｒ５，Ｒ７，Ｒ９，Ｒ１１，Ｒ１３及びＲ１５を用いた８回の読み出し動作を必要とする。

通常データ領域が図１２に示す１６値データの場合、フラグデータ領域には図１３に示すように、通常データ領域の第１乃至第４ページ書き込みと同じ書き込みステップを経て、２値データを書き込む。第１ページの“０”書き込みでレベルＬ１を書き込み、第２ページの一つの“０”書き込みと同じ条件でレベルＬ１のセルにレベルＬ２を書き込み、第３ページの一つの“０”書き込みと同じ条件でレベルＬ２のセルにレベルＬ５を書き込む。ここまでは、図１で説明した８値記憶の場合と同じである。

この後更に第４ページの一つの“０”書き込みと同じ条件、即ちレベルＬ５のセルにベリファイ電圧ＶＲ１１を用いて選択的にレベルＬ１１を書き込むのと同じ条件で、フラグデータ領域ではレベルＬ５の全セルにレベルＬ１１を書き込む。以上のように、第１乃至第３ページの“０”書き込みによるレベルＬ１，Ｌ２，Ｌ５をダミーデータとして、最終的にレベルＬ１１を２値データ“０”として書き込む。消去状態Ｌ０が２値データ“１”である。

フラグデータ領域の読み出しは、通常データ領域の第４ページデータ読み出しと同じ条件、即ちしきい値レベルＬ７とＬ８の間に設定された読み出し電圧Ｒ８を用いた読み出し動作となる。
［書き込みデータ制御］
図１の８値データ記憶の場合について代表的に説明した書き込みシーケンスは、便宜上ページ毎に独立したものとして、図６〜図８に示した。しかし実際のデータ書き込みは、８値データ記憶の場合、３ページ分の書き込みデータを１ページずつメモリチップに順次ロードした後、３ページ分の書き込みが連続的に実行される。

フラグデータ領域は２値データであるので、外部から供給すべき書き込みデータは１ページ分のみである。しかしこの実施の形態においては、図１で説明したようにフラグデータも３ページデータとしてメモリチップに与えることが必要となる。２値データである外部のフラグデータを、あたかも８値データのように３ページデータに変換する操作は、例えばメモリチップに書き込みデータを供給する外部コントローラにおいて行うことができる。

図１４はその様な外部コントローラでの書き込みデータ操作例を示している。外部コントローラに供給される書き込みデータは、データ分離部２１で通常データとフラグデータとに分離される。前述のように、通常データ領域とフラグデータ領域とがカラムアドレスにより区別されているとすれば、このデータ分離はカラムアドレスに従って行うことができる。

通常データは、ページ単位で順次にフラッシュメモリチップに供給される。第１，第２及び第３ページデータは、メモリチップではデータラッチ１３にロードされた後、例えばデータ記憶ノードＤＤＡ，ＤＤＢ，ＤＤＣに転送されて一時保持される。

フラグデータとして外部から供給されるのは、図１の例でいえば例えば第３ページデータに相当する２値データである。従って、データ判定部２２で第３ページデータであるか否かが判断され、第３ページデータであれば、データ保持部２３に一旦保持される。

フラグデータには第１及び第２ページデータはない（即ちオール“１”状態）から、このデータ判定部２３は、“０”データがあるか否かで判定することができる。そして、第１及び第２ページデータは、データ生成部２４において第３ページデータを参照して、生成する。

具体的にデータ生成部２４は、フラグデータ対応のオール“１”データの所定のビットを“０”に反転させればよい。即ちフラグデータの第１及び第２ページデータに相当するオール“１”データ部分について、第３ページデータの“０”に対応するビットを“０”に反転させれば、図１に示した例におけるフラグデータの第１及び第２ページデータが得られる。こうして得られる３ページ分のフラグデータが、フラッシュメモリチップに順次供給されることになる。

なお、通常データ領域とフラグデータ領域とはカラムアドレスで区別されるから、一括消去の後、互いに独立に書き込みを行うことができる。即ち、通常データ領域のみの書き込みには、フラグデータ領域をオール“１”データ状態（書き込み禁止状態）にすればよく、フラグデータ領域のみの書き込みには、通常データ領域をオール“１”データ状態（書き込み禁止状態）とすればよい。

実施の形態によるフラッシュメモリの通常データ領域（８値データ）とフラグデータ領域（２値データ）のしきい値電圧分布、データビット割り付け及び書き込み法を示す図である。 実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同メモリセルアレイの通常データ領域とフラグデータ領域を示す図である。 同フラッシュメモリのセンスユニット構成を示す図である。 同フラッシュメモリの８値記憶の場合の第１ページ書き込みのシーケンスを示す図である。 同じく第２ページ書き込みのシーケンスを示す図である。 同じく第３ページ書き込みのシーケンスを示す図である。 フラグデータ領域の２値データの他の書き込み法を示す図である。 フラグデータ領域の２値データの他の書き込み法を示す図である。 他の実施の形態によるフラッシュメモリの通常データ領域（４値データ）とフラグデータ領域（２値データ）のしきい値電圧分布、データビット割り付け及び書き込み法を示す図である。 他の実施の形態によるフラッシュメモリの通常データ領域（１６値データ）のしきい値電圧分布、データビット割り付け及び書き込み法を示す図である。 同実施の形態によるフラッシュメモリのフラグデータ領域（２値データ）のしきい値電圧分布、データビット割り付け及び書き込み法を示す図である。 外部コントローラによる書き込みデータ制御法を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…入出力バッファ、６…アドレスレジスタ、７…内部コントローラ、８…制御電圧発生回路、９…データバス、ＭＣ０−ＭＣ３１…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＮＵ…ＮＡＮＤセルユニット、ＷＬ０−ＷＬ３１…ワード線、ＢＬｅ，ＢＬｏ…ビット線、ＳＡＵ…センスユニット、１１…データ一時記憶回路、１２，１３…データラッチ、１４…ベリファイチェック回路、ＰＤＣ，ＳＤＣ，ＴＤＣ，ＤＤＡ，ＤＤＢ，ＤＤＣ…データ記憶ノード。

Claims (8)

1. しきい値電圧により規定されるデータを記憶するメモリセルが配列されたメモリセルアレイを有する不揮発性半導体記憶装置において、
   前記メモリセルアレイの第１の領域に複数の書き込みステップで多値データが書き込まれ、
   前記メモリセルアレイの第２の領域に前記多値データと同じ複数の書き込みステップでかつそれらのビットデータに従ってしきい値レベルが制御される第１論理状態と第２論理状態により定義される２値データが書き込まれる
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記２値データの第１論理状態と第２論理状態のしきい値レベルは、前記多値データのしきい値レベル分布の中央値を挟むように設定され、２値データ読み出しは、多値データの最上位ページデータ読み出しに適用される読み出し電圧を用いて行われる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記多値データは、低い方から順にＬ０，Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６及びＬ７のしきい値レベルで規定される、３ページデータからなる８値データであって、消去状態で全てのセルはしきい値レベルＬ０にあり、
   第１の領域の８値データは、第１ページ書き込みでレベルＬ０のセルに選択的にレベルＬ１が書き込まれ、第２ページ書き込みでレベルＬ０とＬ１にあるセルに選択的にそれぞれレベルＬ３とＬ２が書き込まれ、第３ページ書き込みでレベルＬ０，Ｌ１，Ｌ２及びＬ３にあるセルに選択的にそれぞれレベルＬ７，Ｌ６，Ｌ５及びＬ４が書き込まれ、
   第２の領域の２値データは、レベルＬ０を第１論理状態とし、８値データのための最初の第１及び第２ページ書き込みをダミー書き込みステップとする第１乃至第３ページ書き込みによってレベルＬ０のセルに選択的にレベルＬ４，Ｌ５，Ｌ６のいずれかが第２論理状態として書き込まれる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１の領域の８値データは、
   第３ページデータが、しきい値レベルＬ３とＬ４の間に設定された読み出し電圧を用いて読み出され、
   第２ページデータが、第３ページデータを参照して、しきい値レベルＬ１とＬ２の間に設定された読み出し電圧を用いた第１の読み出しとしきい値レベルＬ５とＬ６の間に設定された読み出し電圧を用いた第２の読み出しとにより読み出され、
   第１ページデータが、第２及び第３ページデータを参照して、しきい値レベルＬ０とＬ１の間に設定された読み出し電圧を用いた第１の読み出し、しきい値レベルＬ２とＬ３の間に設定された読み出し電圧を用いた第２の読み出し、しきい値レベルＬ４とＬ５の間に設定された読み出し電圧を用いた第３の読み出し、及びしきい値レベルＬ６とＬ７の間に設定された読み出し電圧を用いた第４の読み出しにより読み出され、
   前記第２の領域の２値データは、前記第１の領域の第３ページデータ読み出しと同じ条件で読み出される
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記多値データは、低い方から順にＬ０，Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４及びＬ１５のしきい値レベルで規定される、４ページデータからなる１６値データであって、消去状態で全てのセルはしきい値レベルＬ０にあり、
   第１の領域の１６値データは、第１ページ書き込みでレベルＬ０のセルに選択的にレベルＬ１が書き込まれ、第２ページ書き込みでレベルＬ０とＬ１にあるセルに選択的にそれぞれレベルＬ３とＬ２が書き込まれ、第３ページ書き込みでレベルＬ０，Ｌ１，Ｌ２及びＬ３にあるセルに選択的にそれぞれレベルＬ７，Ｌ６，Ｌ５及びＬ４が書き込まれ、第４ページ書き込みでレベルＬ０，Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６及びＬ７にあるセルに選択的にそれぞれレベルＬ１５，Ｌ１４，Ｌ１３，Ｌ１２，Ｌ１１，Ｌ１０，Ｌ９及びＬ８が書き込まれ、
   第２の領域の２値データは、レベルＬ０を第１論理状態とし、１６値データのための最初の第１乃至第３ページ書き込みをダミー書き込みステップとする第１乃至第４ページ書き込みによってレベルＬ０のセルに選択的にレベルＬ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４のいずれかが第２論理状態として書き込まれる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記第１の領域の１６値データは、
   第４ページデータが、しきい値レベルＬ７とＬ８の間に設定された読み出し電圧を用いて読み出され、
   第３ページデータが、しきい値レベルＬ３とＬ４の間に設定された読み出し電圧を用いた第１の読み出しと、しきい値レベルＬ１１とＬ１２の間に設定された読み出し電圧を用いた第２の読み出しとにより読み出され、
   第２ページデータが、しきい値レベルＬ１とＬ２の間に設定された読み出し電圧を用いた第１の読み出し、しきい値レベルＬ５とＬ６の間に設定された読み出し電圧を用いた第２の読み出し、しきい値レベルＬ９とＬ１０の間に設定された読み出し電圧を用いた第３の読み出し、及びしきい値レベルＬ１３とＬ１４の間に設定された読み出し電圧を用いた第４の読み出しにより読み出され、
   第１ページデータが、しきい値レベルＬ０とＬ１の間に設定された読み出し電圧を用いた第１の読み出し、しきい値レベルＬ２とＬ３の間に設定された読み出し電圧を用いた第２の読み出し、しきい値レベルＬ４とＬ５の間に設定された読み出し電圧を用いた第３の読み出し、しきい値レベルＬ６とＬ７の間に設定された読み出し電圧を用いた第４の読み出し、しきい値レベルＬ８とＬ９の間に設定された読み出し電圧を用いた第５の読み出し、しきい値レベルＬ１０とＬ１１の間に設定された読み出し電圧を用いた第６の読み出し、しきい値レベルＬ１２とＬ１３の間に設定された読み出し電圧を用いた第７の読み出し、及びしきい値レベルＬ１４とＬ１５の間に設定された読み出し電圧を用いた第８の読み出しにより読み出され、
   前記第２の領域の２値データは、前記第１の領域の第４ページデータ読み出しと同じ条件で読み出される
   ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 前記メモリセルアレイは、直列接続された複数のメモリセルを有するＮＡＮＤセルユニットを配列して構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. 前記第２の領域の２値データは、前記第１の領域のデータ書き換えが許可されるか否かを知らせるフラグデータである
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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